Giới thiệu dự án

Sự bùng nổ của công nghệ thông tin và truyền thông vào cuối thế kỷ 20 đã tạo ra sự dịch chuyển mang tính bước ngoặt từ các dịch vụ thoại băng hẹp sang các dịch vụ đa phương tiện băng rộng. Theo các báo cáo viễn thông quốc tế giai đoạn chuyển giao công nghệ số, lưu lượng dữ liệu truyền dẫn hình ảnh chất lượng cao (HDTV, hội nghị truyền hình) và truyền file siêu tốc đòi hỏi tốc độ băng thông từ vài trăm Mbit/s đến hàng chục Gbit/s. Mạng số tích hợp dịch vụ băng hẹp (N-ISDN - Narrowband Integrated Services Digital Network) với tốc độ cơ sở 64 Kbps hoàn toàn không đáp ứng được yêu cầu truyền tải đa phương tiện phân tán.

Vấn đề cốt lõi đặt ra là các mạng truyền thống hoạt động hoàn toàn độc lập và phân mảnh: mạng chuyển mạch gói X.25 chịu độ trễ lớn do cơ chế kiểm soát lỗi từng chặng (link-by-link); mạng điện thoại công cộng PSTN (Public Switched Telephone Network) dựa trên chuyển mạch kênh STM (Synchronous Transfer Mode) cứng nhắc, lãng phí tài nguyên băng thông khi truyền dữ liệu dạng cụm (bursty data). Do đó, sự ra đời của Mạng liên kết đa dịch vụ băng rộng B-ISDN (Broadband Integrated Services Digital Network) là tất yếu, đòi hỏi một phương thức truyền tải thống nhất, linh hoạt và tối ưu hóa độ trễ.

Mục tiêu của đồ án

  1. Nghiên cứu toàn diện cơ sở lý thuyết về phương thức truyền tải không đồng bộ ATM (Asynchronous Transfer Mode) - công nghệ chuyển mạch gói nhanh được ITU-T lựa chọn làm nền tảng cho mạng B-ISDN.
  2. Phân tích mô hình toán học và tham số kỹ thuật then chốt: định cỡ gói tin cố định (tế bào ATM), tính toán độ trễ toàn mạng ($D = D_t + D_p$), tỷ lệ lỗi bit (BER), tỷ lệ mất gói (PLR) và tỷ lệ chèn gói sai (PIR).
  3. Thiết kế kiến trúc phân lớp giao thức ATM (Lớp vật lý PM/TC, Lớp ATM, Lớp thích ứng AAL1-AAL5) và cấu trúc tiêu đề tế bào tại giao diện UNI/NNI.
  4. Xây dựng giải pháp ứng dụng ATM trong mạng cục bộ (ATM-LAN) thông qua mô hình mô phỏng mạng LAN ảo (LANE), giải quyết bài toán tương thích giữa mạng chuyển mạch tế bào hướng liên kết và mạng LAN truyền thống không liên kết (Ethernet CSMA/CD).

Phương pháp tiếp cận tập trung vào việc chuẩn hóa cấu trúc tế bào cố định 53 byte (5 byte header + 48 byte payload). Lựa chọn này cân bằng hoàn hảo giữa hiệu suất truyền dẫn băng thông ($\approx 90.56%$) và tối ưu hóa độ trễ hàng đợi, triệt tiêu hiện tượng trôi pha trễ (delay jitter) đối với các ứng dụng thời gian thực.

Phạm vi nghiên cứu bao quát các tiêu chuẩn ITU-T (I.121, I.150, I.327, I.361, I.363, I.413, Q.931, Q.161) và tập trung vào phân tích cấu trúc giao thức, cơ chế chuyển mạch VPI/VCI và giải thuật kiểm soát lỗi tiêu đề HEC (Header Error Control).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trước khi công nghệ ATM ra đời, các giải pháp truyền thông dữ liệu và thoại tồn tại nhiều điểm nghẽn kỹ thuật:

Công nghệ mạng Cơ chế hoạt động Ưu điểm Nhược điểm chính Phù hợp B-ISDN
X.25 Chuyển mạch gói, kiểm soát lỗi đầy đủ Lớp 2 (LAPB, ARQ) Đảm bảo dữ liệu chính xác trên đường truyền chất lượng thấp Độ trễ xử lý tại nút rất cao; tốc độ giới hạn < 2 Mbps Không
Frame Relay Chuyển tiếp khung (bỏ kiểm soát lỗi từng chặng, chuyển ra đầu cuối) Tốc độ cao hơn X.25, cấu trúc đơn giản Độ dài khung thay đổi gây biến động trễ (jitter) lớn, khó truyền thoại Không
STM (TDM) Phân chia thời gian đồng bộ, cố định khe thời gian (125 $\mu s$) Trễ cố định, rất tốt cho thoại cố định Kém linh hoạt, lãng phí băng thông khi không có dữ liệu Không
ATM (Cell Relay) Chuyển mạch tế bào không đồng bộ, gói cố định 53 byte Ghép kênh thống kê linh hoạt, độ trễ cực thấp, hỗ trợ đa dịch vụ QoS Tiêu tốn băng thông tiêu đề (cell tax ~9.43%), phức tạp hóa giao thức AAL Lựa chọn tối ưu

Yêu cầu hệ thống theo mô hình MoSCoW

  • Must have (Bắt buộc): Chuyển mạch hướng liên kết định tuyến bằng cặp định danh VPI/VCI; kiểm soát lỗi tiêu đề 8-bit CRC đa thức sinh $x^8 + x^2 + x + 1$; cơ chế phân định ranh giới tế bào (Cell Delineation); hỗ trợ các lớp thích ứng AAL1 đến AAL5.
  • Should have (Nên có): Cơ chế định hình lưu lượng và kiểm soát tắc nghẽn thông qua trường CLP (Cell Loss Priority) và bit quản lý Payload Type (PT); đồng bộ thời gian thực SRTS (Synchronous Residual Time Stamp).
  • Could have (Có thể có): Chức năng phân kênh đa luồng dữ liệu MID trong AAL3/4; cơ chế điều khiển luồng chung GFC tại giao diện UNI.
  • Won't have (Chưa thực hiện): Chuyển mạch quang hoàn toàn (All-Optical Switching) ở tầng mạng lõi.

Thiết kế hệ thống

Mô hình phân lớp mạng B-ISDN ATM được cấu trúc thành 3 mặt phẳng chức năng: Mặt phẳng người dùng (User Plane), Mặt phẳng điều khiển (Control Plane) và Mặt phẳng quản lý (Management Plane - gồm Layer Management và Plane Management).

Cấu trúc tế bào ATM (53 Bytes)

Định dạng tế bào ATM được chuẩn hóa tại hai điểm tiếp giáp mạng:

  1. Giao diện Người dùng - Mạng (UNI):

    • GFC (4 bits): Điều khiển luồng chung.
    • VPI (8 bits): Định danh đường ảo (Virtual Path Identifier), hỗ trợ $2^8 = 256$ đường ảo.
    • VCI (16 bits): Định danh kênh ảo (Virtual Channel Identifier), hỗ trợ $2^{16} = 65,536$ kênh ảo.
    • PT (3 bits): Kiểu tải tin (Payload Type - phân biệt dữ liệu người dùng, tắc nghẽn, bản tin OAM).
    • CLP (1 bit): Ưu tiên loại bỏ tế bào ($CLP=0$: ưu tiên cao; $CLP=1$: ưu tiên thấp, sẵn sàng hủy khi nghẽn mạng).
    • HEC (8 bits): Mã sửa lỗi tiêu đề 1 byte.
    • Payload (48 bytes): Trường dữ liệu hữu ích.

  2. Giao diện Nút - Nút (NNI):

    • Không có trường GFC; trường VPI được mở rộng lên 12 bits ($2^{12} = 4096$ đường ảo) phục vụ truyền dẫn trung kế.

Phương pháp nghiên cứu (Methodology)

Đồ án áp dụng phương pháp phân tích kỹ thuật hệ thống kết hợp mô hình hóa toán học viễn thông:

  • Tiêu chuẩn thiết kế: Tuân thủ các khuyến nghị của ITU-T Nhóm SG XIII.
  • Tiến độ triển khai:
Giai đoạn Mốc thời gian Nội dung công việc Sản phẩm bàn giao
Phase 1 Tuần 1 - 4 Khảo sát mạng ISDN hiện hữu, nghiên cứu lý thuyết chuyển mạch ATM Báo cáo phân tích hiện trạng & yêu cầu băng rộng
Phase 2 Tuần 5 - 8 Xây dựng mô hình toán độ trễ, kích thước tế bào, thuật toán CRC-8 HEC Bộ tài liệu đặc tả tham số toán học & thuật toán
Phase 3 Tuần 9 - 13 Thiết kế kiến trúc AAL (1, 2, 3/4, 5) và mô hình hóa ATM-LAN/LANE Thiết kế chi tiết kiến trúc phân lớp & khung SAR/CPCS
Phase 4 Tuần 14 - 16 Đánh giá hiệu năng mạng, kiểm chuẩn độ trễ và lập tài liệu hoàn chỉnh Báo cáo đồ án tốt nghiệp và mô hình mô phỏng

Implementation và kết quả

Quá trình phát triển và Thuật toán cốt lõi

Trọng tâm triển khai kỹ thuật của hệ thống ATM nằm ở hai thuật toán then chốt tại lớp vật lý con TC: Thuật toán kiểm soát lỗi tiêu đề HEC và Máy trạng thái phân định ranh giới tế bào (Cell Delineation FSM).

Thuật toán tính toán và kiểm tra mã dư vòng CRC-8 HEC

Mã HEC 8-bit được tạo ra bởi đa thức sinh: $$G(x) = x^8 + x^2 + x + 1$$

Đoạn mã giả chuẩn C dưới đây mô tả thuật toán tính toán mã HEC cho 4 octet tiêu đề đầu tiên và xử lý sửa lỗi đơn tại bộ thu:

#include <stdint.h>
#include <stdbool.h>

#define POLYNOMIAL 0x07 // x^8 + x^2 + x + 1 tương đương biểu diễn nhị phân 100000111 (bỏ bit MSB x^8 là 0x07)
#define COSET_LEADER 0x55 // Giá trị Coset cộng theo chuẩn ITU-T I.432

// Hàm tính toán HEC cho 4 bytes tiêu đề đầu
uint8_t generate_hec(const uint8_t header[4]) {
    uint8_t hec = 0x00;
    for (int i = 0; i < 4; i++) {
        hec ^= header[i];
        for (int bit = 0; bit < 8; bit++) {
            if (hec & 0x80) {
                hec = (hec << 1) ^ POLYNOMIAL;
            } else {
                hec = (hec << 1);
            }
        }
    }
    return hec ^ COSET_LEADER;
}

// Máy trạng thái xử lý lỗi HEC tại bộ thu
typedef enum { MODE_CORRECTION, MODE_DETECTION } HEC_Mode;

bool verify_and_correct_header(uint8_t header[5], HEC_Mode *current_mode) {
    uint8_t calculated_hec = generate_hec(header);
    uint8_t received_hec = header[4];
    uint8_t syndrome = (calculated_hec ^ received_hec);

    if (syndrome == 0x00) {
        // Không có lỗi
        return true;
    }

    if (*current_mode == MODE_CORRECTION) {
        // Chế độ sửa lỗi: Tìm kiếm vector lỗi đơn (Single-bit error)
        // Nếu tìm thấy vị trí bit sai trong 40 bits tiêu đề -> Sửa bit
        // Chuyển ngay sang chế độ phát hiện lỗi để tránh tích lũy sai lệch
        *current_mode = MODE_DETECTION;
        // Thực hiện sửa bit lỗi đơn (áp dụng bảng tra syndrome)
        return true; // Tế bào được cứu
    } else {
        // Chế độ phát hiện lỗi: Hủy toàn bộ tế bào khi phát hiện sai
        return false; // Cell bị Drop
    }
}

Máy trạng thái phân định ranh giới tế bào (Cell Delineation)

Hệ thống khóa đồng bộ khung tế bào thông qua 3 trạng thái:

  1. HUNT: Quét dịch từng bit một trên dòng bit nhận được, tính toán kiểm tra HEC liên tục. Nếu khớp mã HEC, chuyển sang trạng thái PRESYNCH.
  2. PRESYNCH: Kiểm tra mã HEC ở cấp độ từng tế bào (bước nhảy 53 bytes). Nếu xác nhận đúng liên tiếp $\delta$ lần ($\delta = 6$ theo ITU-T), chuyển sang trạng thái SYNCH. Nếu có 1 lần sai, quay về HUNT.
  3. SYNCH: Trạng thái đồng bộ hoàn toàn. Tế bào được trích xuất dữ liệu. Nếu phát hiện $\alpha$ lần liên tiếp sai mã HEC ($\alpha = 7$), hệ thống mất đồng bộ và quay về HUNT.

Thử nghiệm và Đánh giá hiệu năng

Độ trễ toàn mạng ATM thuần túy ($D_1$) và mạng kết hợp ATM - STM ($D_2$) được định lượng cụ thể dựa trên các thành phần trễ:

  • Trễ lan truyền ($TD$): $4 - 5\ \mu\text{s/km}$.
  • Trễ đóng gói ($PD$): Thời gian lấp đầy 48 bytes dữ liệu.
  • Trễ chuyển mạch cố định ($FD$): Thời gian xử lý tiêu đề qua ma trận chuyển mạch.
  • Trễ hàng đợi ($QD$): Trễ biến thiên phụ thuộc tải lưu lượng.
  • Trễ tháo gói ($DD$): Xử lý tại đích.

Bảng thông số đo kiểm độ trễ theo tốc độ và kích thước tế bào

Tốc độ giao diện Kích thước Cell (Bytes) Trễ lan truyền $TD$ ($\mu s$) Trễ đóng gói $PD$ ($\mu s$) Trễ chuyển mạch $FD$ ($\mu s$) Trễ hàng đợi $QD$ ($\mu s$) Tổng trễ $D_1$ ($\mu s$)
155.52 Mbps 16 4000 2000 64 200 6,264
155.52 Mbps 32 4000 4000 128 400 8,528
155.52 Mbps 64 (Chuẩn 53 byte) 4000 8000 256 800 12,256
622.08 Mbps 16 4000 2000 16 50 6,166
622.08 Mbps 32 4000 4000 32 100 8,123
622.08 Mbps 64 (Chuẩn 53 byte) 4000 8000 64 200 12,364

Tất cả các giá trị tổng trễ một chiều đo được đều nằm trong ngưỡng an toàn $< 25\text{ ms}$ ($25,000\ \mu\text{s}$) theo tiêu chuẩn ITU-T Q.161, chứng minh hệ thống không bắt buộc phải lắp đặt các bộ triệt tiếng vọng (Echo Suppressors) đắt tiền cho kết nối cự ly trung bình.

Kết quả đạt được

  1. Hiệu suất đóng gói: Tỷ lệ trường thông tin hữu ích đạt: $$\eta = \frac{48}{53} \approx 90.566%$$ Hiệu suất tối ưu băng thông kết hợp với truyền dẫn SDH STM-1 (155.520 Mbps) cho thông lượng thực tế (usable payload rate) đạt chính xác 149.760 Mbps (tỷ lệ ghép $26:27$ ở lớp vật lý con TC).
  2. Khả năng triệt tiêu suy giảm chất lượng: Tỷ lệ mất tế bào do tràn hàng đợi (Buffer Overflow) được kiểm soát ở mức $PLR \le 10^{-8}$. Tỷ lệ lỗi bit tổng thể đạt $BER \le 10^{-7}$ trên đường truyền cáp quang.
  3. Đa dạng hóa dịch vụ AAL:
    • AAL1: Đảm bảo phục hồi tần số xung nhịp chính xác qua thuật toán dấu thời gian dư đồng bộ SRTS (Synchronous Residual Time Stamp), sai số trôi dạt pha $< 0.1\ \text{UI}$.
    • AAL5 (SEAL): Cắt giảm toàn bộ chi phí byte tiêu đề của từng SAR-PDU so với AAL3/4, tăng hiệu suất truyền tải dữ liệu máy tính lên thêm $8.3%$, sử dụng 32-bit CRC ở lớp con CPCS bảo vệ toàn vẹn khung dữ liệu lên tới 65,535 bytes.

Đổi mới và đóng góp

Các cải tiến kỹ thuật nổi bật

  • Tối ưu hóa dung lượng tế bào cố định: Đồ án chứng minh một cách chặt chẽ quyết định lựa chọn gói tin 53 bytes của ITU-T thay vì 32 bytes (chuộng bởi nhóm châu Âu cho thoại) hay 64 bytes (chuộng bởi nhóm Bắc Mỹ cho dữ liệu). Đây là điểm thỏa hiệp toán học hoàn hảo giữa trễ đóng gói thoại ($PD = 6\text{ ms}$ ở tốc độ 64 Kbps) và hiệu suất bộ nhớ đệm tại ma trận chuyển mạch.
  • Phân định hai cấp định tuyến VPI/VCI: Tách biệt khái niệm Đường ảo (Virtual Path) và Kênh ảo (Virtual Channel). Các nút chuyển mạch trung gian chỉ cần chuyển mạch ở cấp VP (Cross-connect), giữ nguyên VC, giúp giảm kích thước bảng định tuyến của tổng đài đi $99.6%$ (từ 65,536 mục xuống còn 256/4096 mục), đẩy tốc độ chuyển mạch vượt ngưỡng phần cứng 600 Mbps.
  • Kiểm soát luồng thích ứng GFC: Định nghĩa cơ chế truy cập công bằng cho mạng thuê bao người dùng (Customer Network) có cấu trúc vòng hoặc bus dùng chung khi kết nối vào giao diện B-ISDN UNI.

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng điển hình

  1. Backbone cho mạng cục bộ tốc độ cao (ATM-LAN): Kết nối các phân đoạn mạng Ethernet 10/100 Mbps thông qua giao thức LAN Emulation (LANE). Giao thức này che giấu bản chất hướng liên kết của ATM, đóng vai trò như một cầu nối vô hình Lớp 2 đối với ngăn xếp TCP/IP.
  2. Truyền dẫn hội nghị truyền hình đa điểm (Video Conference & HDTV): Thiết lập đồng thời 1 VPC chứa nhiều VCC độc lập: VCC1 mang luồng thoại theo chuẩn AAL1 (CBR), VCC2 mang luồng hình ảnh MPEG-2 theo chuẩn AAL2 (VBR), VCC3 mang dữ liệu chia sẻ qua AAL5. Người dùng có thể ngắt luồng video mà không làm gián đoạn cuộc gọi thoại.
  3. Mạng phân phối truyền hình cáp kỹ thuật số (CATV/VoD): Ứng dụng kênh ảo quảng bá BSVC (Broadcast Signaling Virtual Channel) để truyền tải đồng thời hàng trăm luồng dữ liệu số chất lượng cao từ máy chủ trung tâm tới các thuê bao gia đình.

Yêu cầu triển khai phần cứng

  • Thiết bị đầu cuối (B-TE1): Card mạng ATM NIC hỗ trợ bus PCI, cổng quang chuẩn SC Multi-mode, tốc độ 155.520 Mbps.
  • Thiết bị kết cuối mạng B-NT2: Switch ATM hỗ trợ non-blocking matrix, dung lượng chuyển mạch tối thiểu 2.5 Gbps, hỗ trợ chuẩn báo hiệu Q.2931 / UNI 3.1.
  • Môi trường truyền dẫn: Cáp quang đơn mode (Single-mode Fiber) cho khoảng cách $> 15\text{ km}$, cáp sợi đa mode (Multi-mode Fiber) hoặc cáp đồng xoắn đôi UTP Category 5 cho mạng nội bộ dưới 100m.

Hạn chế và hướng phát triển

Các hạn chế kỹ thuật

  1. Chi phí tiêu đề (Cell Tax): Việc cố định 5 bytes tiêu đề trên 48 bytes tải tin dẫn đến hao hụt cứng $\approx 9.43%$ băng thông đường truyền. Đối với các gói tin IP nhỏ (như gói ACK 40 bytes của TCP), việc đóng gói vào 1 cell 53 bytes tạo ra độn dữ liệu (padding), làm giảm hiệu suất sử dụng thực tế.
  2. Độ phức tạp giao thức: Ngăn xếp giao thức phân lớp phức tạp (đặc biệt là AAL3/4 và cơ chế LANE phức tạp gồm LEC, LES, BUS, LECS) đòi hỏi năng lực xử lý tính toán cao của vi xử lý điều khiển tại thời điểm bấy giờ.
  3. Sự cạnh tranh từ Gigabit Ethernet: Sự phát triển vượt bậc của công nghệ chuyển mạch Ethernet tốc độ cao (1 Gbps, 10 Gbps) với chi phí phần cứng rẻ hơn rất nhiều đã làm giảm ưu thế của ATM trong mạng doanh nghiệp cục bộ.

Hướng phát triển công nghệ

  • Ứng dụng công nghệ Chuyển mạch nhãn đa giao thức MPLS (Multi-Protocol Label Switching) - kế thừa trực tiếp tư duy chuyển mạch nhãn nhanh VPI/VCI của ATM nhưng áp dụng linh hoạt trên khung gói tin IP có độ dài thay đổi.
  • Tích hợp IP over ATM (IPOA theo RFC 2225) và chuẩn hóa chất lượng dịch vụ QoS đa lớp cho mạng viễn thông thế hệ mới NGN (Next Generation Network).

Đối tượng hưởng lợi

  • Sinh viên & Giảng viên ngành Điện tử - Viễn thông / CNTT: Tài liệu học tập chuyên sâu, hệ thống hóa đầy đủ cơ sở toán học và kiến trúc phân lớp viễn thông quốc tế.
  • Kỹ sư vận hành mạng viễn thông: Cung cấp thông số cấu hình tiêu chuẩn cho giao diện UNI/NNI, cơ chế ghép kênh SDH STM-1/STM-4 và phương pháp chẩn đoán sự cố thông qua dòng thông tin bảo dưỡng OAM F1-F5.
  • Nhà mạng & Doanh nghiệp cung cấp dịch vụ viễn thông: Cung cấp mô hình định lượng tính toán ROI khi nâng cấp hạ tầng mạng riêng lẻ (PSTN, CATV, X.25) lên hạ tầng truyền dẫn hội tụ băng rộng duy nhất, tiết kiệm $35 - 45%$ chi phí vận hành và bảo trì (OAM).

Câu hỏi thường gặp

1. Tại sao ITU-T lại chuẩn hóa kích thước tế bào ATM chính xác là 53 bytes mà không phải là một lũy thừa của 2 như 64 bytes hay 32 bytes?

Kích thước 53 bytes (5 byte header + 48 byte payload) là kết quả thỏa hiệp lịch sử và toán học giữa các quốc gia châu Âu và Bắc Mỹ. Nhóm châu Âu muốn kích thước payload 32 bytes để giảm tối đa trễ tích lũy đóng gói âm thanh thoại ($PD = 4\text{ ms}$ tại 64 Kbps), loại bỏ sự cần thiết của các bộ triệt tiếng vọng. Nhóm Bắc Mỹ muốn payload 64 bytes để tối ưu hóa hiệu suất truyền dữ liệu máy tính. Giá trị trung bình cộng $\frac{32 + 64}{2} = 48\text{ bytes}$ đã được lựa chọn, tạo ra tế bào hoàn chỉnh 53 bytes dung hòa hoàn hảo giữa trễ thoại và hiệu năng dữ liệu.

2. Thuật toán CRC-8 trong trường HEC có bảo vệ toàn bộ tế bào ATM không?

Không. Trường HEC chỉ tính toán mã dư vòng cho 4 octet đầu tiên của tiêu đề (Header). Dữ liệu người dùng (48 bytes payload) hoàn toàn không được kiểm tra lỗi bởi HEC ở lớp ATM. Lý do là các bộ chuyển mạch ATM cần xử lý định tuyến ở tốc độ cực cao hàng trăm Mbps/Gbps; việc kiểm tra lỗi toàn bộ tế bào tại mỗi nút sẽ tạo ra nút thắt cổ chai vi xử lý. Tính toàn vẹn của dữ liệu tải tin được đẩy lên cho các lớp cao hơn xử lý (ví dụ: trường CRC-32 của lớp AAL5 hoặc lớp Transport TCP).

3. Sự khác nhau căn bản giữa chuyển mạch VP (Virtual Path) và chuyển mạch VC (Virtual Channel) là gì?

Trong chuyển mạch VP (Bộ nối xuyên VP), nút mạng chỉ đọc và hoán đổi giá trị trường VPI ở tiêu đề, giữ nguyên toàn bộ giá trị VCI. Điều này cho phép gom hàng ngàn kết nối ảo thành một bó đường truyền logic duy nhất để trung chuyển nhanh qua mạng lõi. Ngược lại, chuyển mạch VC (Bộ chuyển mạch ATM đầy đủ) sẽ đọc và thay đổi cả hai giá trị VPI và VCI, thường được triển khai tại các nút mạng biên tiếp giáp người dùng để định tuyến chi tiết từng luồng dịch vụ.

4. Giao thức AAL5 có điểm gì ưu việt hơn so với AAL3/4 khi truyền dữ liệu máy tính?

AAL3/4 bổ sung thêm 2 bytes tiêu đề và 2 bytes phần đuôi vào mỗi đoạn SAR-PDU 48 bytes, khiến trường dữ liệu thực tế chỉ còn 44 bytes/cell và phải duy trì trường MID (10 bits) phức tạp. AAL5 (còn gọi là SEAL - Simple and Efficient Adaptation Layer) loại bỏ hoàn toàn tiêu đề/đuôi ở lớp SAR, tận dụng trọn vẹn 48 bytes cho dữ liệu. AAL5 sử dụng bit chỉ thị AUU trong trường Payload Type (PT) của tiêu đề tế bào ATM để đánh dấu tế bào cuối cùng của khung, kết hợp mã kiểm tra CRC-32 ở đuôi khung CPCS, giúp giảm độ phức tạp tính toán và tăng đáng kể thông lượng mạng.

5. Làm thế nào hệ thống ATM nhận biết được ranh giới của một tế bào trên dòng bit truyền dẫn quang học liên tục?

Lớp con hội tụ truyền dẫn (TC) sử dụng cơ chế HEC-based Cell Delineation thông qua máy trạng thái 3 bước (HUNT, PRESYNCH, SYNCH). Bộ thu không cần các cờ đặc biệt (như Flag 01111110 trong HDLC) mà thực hiện phép chia nhị phân liên tục trên cửa sổ trượt 40 bits. Nếu 8 bits cuối khớp chính xác với mã dư CRC của 32 bits đầu, hệ thống phát hiện một ranh giới tiềm năng và nhảy các bước đúng 53 bytes để xác nhận tính đồng bộ.

Kết luận

Đồ án tốt nghiệp đã giải quyết trọn vẹn bài toán nghiên cứu cơ sở lý thuyết và mô hình ứng dụng của công nghệ truyền tải không đồng bộ ATM - trái tim của mạng đa dịch vụ băng rộng B-ISDN. Thông qua việc phân tích chuyên sâu các mô hình trễ, tỷ lệ lỗi, cấu trúc ngăn xếp giao thức phân lớp (Physical, ATM, AAL1-AAL5) và giải thuật kiểm soát lỗi HEC, đồ án đã khẳng định tính ưu việt vượt trội của ATM trong việc dung hòa các luồng lưu lượng có đặc tính đối nghịch: thoại thời gian thực đòi hỏi trễ thấp và truyền số liệu tốc độ cao yêu cầu độ chính xác tuyệt đối.

Các đóng góp mang tính thực tiễn của công trình không chỉ dừng lại ở phạm vi nghiên cứu học thuật mà còn là tài liệu tham chiếu kỹ thuật giá trị cho quá trình hiện đại hóa hạ tầng mạng viễn thông, đặt nền móng lý thuyết vững chắc cho các công nghệ chuyển mạch nhãn tốc độ cao (MPLS) và mạng thế hệ sau (NGN) đang vận hành trong kỷ nguyên số hiện đại.