Giới thiệu dự án
Ngành công nghiệp vi mạch bán dẫn toàn cầu đang chứng kiến sự tăng trưởng vượt bậc với quy mô dự kiến vượt mốc 1.000 tỷ USD vào năm 2030 (theo Semiconductor Industry Association - SIA). Trong kỷ nguyên của Internet vạn vật (IoT), trí tuệ nhân tạo (AI) tại biên (Edge AI) và các thiết bị nhúng di động, nhu cầu tối ưu hóa hiệu năng, giảm diện tích chip (die area) và triệt tiêu công suất tiêu tán tĩnh ($P_{static}$) trở thành tiêu chuẩn cốt lõi trong thiết kế vi mạch tích hợp (VLSI/ASIC).
Quá trình thiết kế và chế tạo mạch tích hợp (Integrated Circuit - IC) thực tế đòi hỏi chi phí đúc chip (tape-out mask cost) cực kỳ đắt đỏ, dao động từ hàng trăm nghìn đến hàng triệu USD cho mỗi lần thử nghiệm, cùng rủi ro chu kỳ quay vòng thiết kế kéo dài. Do đó, việc ứng dụng các công cụ tự động hóa thiết kế điện tử (Electronic Design Automation - EDA) như Synopsys HSPICE và Microwind để mô phỏng, phân tích đặc tính điện động học và kiểm tra layout vật lý trước khi bước vào quy trình sản xuất bán dẫn (Foundry Tape-out) là yêu cầu sống còn.
Vấn đề kỹ thuật trọng tâm nằm ở khâu giao tiếp trung gian giữa hệ thống thập phân của con người và hệ nhị phân thuần túy của các bộ xử lý kỹ thuật số (ALU, MCU, DSP). Mạch chuyển đổi mã thập phân sang mã nhị phân BCD (Decimal-to-BCD Encoder) giữ vai trò khối logic đầu vào quan trọng, đòi hỏi độ trễ lan truyền (propagation delay $t_{pd}$) ở cấp độ nano-giây (ns), khả năng chống nhiễu cao (noise margin) và mức tiêu thụ điện năng tối thiểu.
+-----------------------------------+
[D0..D9] -------->| DECIMAL-TO-BCD ENCODER (CMOS 90nm)|-------> [A0..A3] (4-bit BCD)
(10 Input Pulses) | - Subcircuits: NOT, OR2, OR4, OR5| VDD = 1.0V, VSS = 0.0V
+-----------------------------------+
Mục tiêu cụ thể của dự án:
- Thiết kế hoàn chỉnh mạch nguyên lý chuyển đổi mã BCD 10 ngõ vào ($D_0 - D_9$) sang 4 ngõ ra ($A_3, A_2, A_1, A_0$) ở cấp độ bóng bán dẫn (transistor-level schematic) trên tiến trình CMOS 90nm.
- Tối ưu hóa kích thước hình học Transistor (Transistor Sizing) với tỷ lệ độ rộng kênh dẫn $W_p/W_n = 2/1$ ($W_p = 400,\text{nm}, W_n = 200,\text{nm}, L = 100,\text{nm}$) nhằm cân bằng thời gian trễ sườn lên ($t_r$) và sườn xuống ($t_f$).
- Xây dựng mô hình SPICE Netlist cấu trúc mô-đun (subcircuits) và tiến hành mô phỏng thời gian thực (transient analysis) trên phần mềm Synopsys HSPICE, kiểm chứng độ chính xác logic đạt 100% vector kiểm tra.
- Hiện thực hóa bản vẽ layout vật lý (Physical Layout) trên phần mềm Microwind sử dụng Rule Deck tiến trình CMOS 90nm, tối ưu đường định tuyến kim loại (Metal routing) và phân tích ảnh hưởng của điện dung ký sinh.
Phạm vi và giới hạn đề tài: Thiết kế mạch mã hóa Decimal-to-BCD dạng không ưu tiên (Non-Priority Encoder) hoạt động ở điện áp nguồn $V_{DD} = 1.0,\text{V}$, tần số xung ngõ vào lên đến 500 MHz, kiểm thử chức năng tiền mô phỏng (Pre-layout) và hậu mô phỏng layout (Post-layout) trong môi trường EDA tiêu chuẩn.
Phân tích và thiết kế giải pháp
Phân tích hiện trạng
Trong kỹ thuật số, việc chuyển đổi mã từ bàn phím thập phân hoặc cảm biến sang vi xử lý có thể thực hiện thông qua nhiều giải pháp phần cứng và phần mềm khác nhau.
| Tiêu chí so sánh |
IC rời tiêu chuẩn (TTL/CMOS 74LS147) |
Lập trình phần mềm vi điều khiển (MCU) |
Vi mạch tích hợp chuyên dụng CMOS 90nm (ASIC đề xuất) |
| Độ trễ lan truyền ($t_{pd}$) |
15 ns - 30 ns |
Micro-giây ($\mu\text{s}$ - phụ thuộc clock) |
Dưới 0.5 ns (cực nhanh) |
| Công suất tiêu tán ($P_{total}$) |
Lớn (~100 mW - 250 mW) |
Trung bình (~15 mW - 50 mW) |
Cực thấp (< 10 $\mu\text{W}$) |
| Điện áp hoạt động ($V_{DD}$) |
5.0V / 3.3V |
3.3V / 1.8V |
1.0V (tối ưu hóa năng lượng) |
| Khả năng tích hợp hệ thống |
Chiếm diện tích PCB lớn |
Cần CPU, Flash, RAM |
Đóng gói nguyên khối SoC/IP Core |
| Chi phí sản xuất hàng loạt |
Cao theo số lượng linh kiện |
Phụ thuộc giá chip MCU |
Cực rẻ trên mỗi mm² Silicon |
Yêu cầu kỹ thuật theo mô hình MoSCoW:
- Must have (Bắt buộc): Đáp ứng đúng 100% bảng chân trị mã BCD 4-bit; hoạt động ổn định ở $V_{DD} = 1.0,\text{V}$; không bị xung đột logic (glitch/hazard).
- Should have (Nên có): Tỷ lệ kích thước $W/L$ đồng đều giữa các cổng logic để dễ dàng mở rộng cell chuẩn (Standard Cell Library); layout đối xứng giảm diện tích silicon.
- Could have (Có thể mở rộng): Tích hợp thêm chân Enable ($EN$) và phát triển thành mạch mã hóa có ưu tiên (Priority Encoder).
- Won't have (Chưa thực hiện đợt này): Tích hợp mạch chuyển đổi mức điện áp (Level Shifter) cho các giao tiếp I/O 3.3V.
Thiết kế hệ thống
Kiến trúc đại số logic được rút gọn từ bảng chân trị theo phương pháp tổng các tích (Sum of Products - SOP):
- $A_0 = \sum(1, 3, 5, 7, 9) \rightarrow D_1 + D_3 + D_5 + D_7 + D_9$ (Cổng OR 5 ngõ vào)
- $A_1 = \sum(2, 3, 6, 7) \rightarrow D_2 + D_3 + D_6 + D_7$ (Cổng OR 4 ngõ vào)
- $A_2 = \sum(4, 5, 6, 7) \rightarrow D_4 + D_5 + D_6 + D_7$ (Cổng OR 4 ngõ vào)
- $A_3 = \sum(8, 9) \rightarrow D_8 + D_9$ (Cổng OR 2 ngõ vào)
Nguyên lý CMOS tĩnh (Static CMOS): Cổng OR $N$ ngõ vào được hiện thực bằng cách ghép tầng cổng NOR $N$ ngõ vào (gồm mạng Pull-Up gồm $N$ PMOS mắc nối tiếp và mạng Pull-Down gồm $N$ NMOS mắc song song) kết hợp với cổng đảo NOT CMOS ở tầng đệm ngõ ra.
VDD (1.0V)
|
+----+----+
| Pull-Up | (N Transistors PMOS mắc nối tiếp: Wp=400n, L=100n)
+----+----+
|
+-----------> Ngõ ra đảo (NOR Output) ---> [NOT GATE] ---> OUT (OR Output)
| (PMOS/NMOS)
+----+----+
|Pull-Down| (N Transistors NMOS mắc song song: Wn=200n, L=100n)
+----+----+
|
VSS (0.0V)
Công nghệ và tham số thiết kế:
- Công cụ EDA: Synopsys HSPICE (Simulator v2019/v2020), Avanwaves (Waveform Viewer), Microwind 3.5 (Layout Editor & 2D/3D Foundry Simulator).
- Tiến trình công nghệ: 90nm Generic CMOS Process (
cmos90n.rul).
- Nguồn cấp: $V_{DD} = 1.0,\text{V}$, $V_{SS} = 0.0,\text{V}$.
- Thông số Transistor:
- PMOS: Width $W_p = 400,\text{nm}$, Length $L_p = 100,\text{nm}$.
- NMOS: Width $W_n = 200,\text{nm}$, Length $L_n = 100,\text{nm}$.
- Lý do chọn $W_p = 2 \times W_n$: Do độ linh động của điện tử trong kênh dẫn NMOS ($\mu_n \approx 400 - 500,\text{cm}^2/\text{V}\cdot\text{s}$) cao hơn độ linh động của lỗ trống trong PMOS ($\mu_p \approx 150 - 200,\text{cm}^2/\text{V}\cdot\text{s}$) từ 2 đến 3 lần. Tỷ lệ $W_p/W_n = 2$ đảm bảo dòng dẫn bão hòa $I_{dsat}$ của hai mạng cân bằng, tạo ra điện áp ngưỡng chuyển mạch $V_{th} \approx V_{DD}/2 = 0.5,\text{V}$, tối ưu hóa biên độ chống nhiễu đối xứng (Noise Margin High $NM_H$ và Noise Margin Low $NM_L$).
Phương pháp nghiên cứu và quy trình thiết kế (Methodology)
Dự án tuân thủ phương pháp thiết kế vi mạch từ trên xuống (Top-Down Custom IC Design Flow):
[Bảng chân trị / Hàm logic]
│
▼
[Thiết kế sơ đồ nguyên lý CMOS (Transistor Sizing)]
│
▼
[Lập trình Netlist HSPICE (.sp) & Mô phỏng chức năng]
│
▼
[Kiểm tra dạng sóng Avanwaves (Transient Analysis)]
│
▼
[Vẽ bản vẽ Layout vật lý trên Microwind (DRC & Extraction)]
│
▼
[Mô phỏng hậu Layout & Đánh giá tương quan]
Quản lý rủi ro kỹ thuật:
- Rủi ro sụt áp và trễ chuỗi PMOS: Mạng Pull-Up của cổng NOR 5 ngõ vào có 5 PMOS nối tiếp, dẫn đến tổng điện trở kênh $R_{eq} = 5 \times R_{p}$. Giải pháp: Giữ tải dung ngõ ra nhỏ và tối ưu hóa layout bằng kỹ thuật chia sẻ vùng khuếch tán (Diffusion Sharing) để giảm điện dung ký sinh nút trung gian.
- Rủi ro rò rỉ dòng (Leakage Current): Ở tiến trình 90nm, dòng rò Subthreshold có thể gia tăng. Việc duy trì chiều dài kênh $L = 100,\text{nm}$ (thay vì 90nm tối thiểu) giúp hạn chế hiệu ứng kênh ngắn (Short Channel Effects - SCE).
Hiện thực hóa và kết quả (Implementation & Results)
Quá trình phát triển mạch và mô hình SPICE Netlist
Mạch được xây dựng theo mô hình hướng đối tượng với các khối con (Subcircuits) chuẩn hóa trong HSPICE:
1. Khối con Cổng Đảo (Inverter Subcircuit)
Cổng NOT đóng vai trò chuẩn hóa mức logic và đệm dòng cho các ngõ ra.
* ==========================================
* SUBCIRCUIT: NOT GATE (INVERTER)
* ==========================================
.SUBCKT notgate2input IN OUT VDD VSS
MP1 OUT IN VDD VDD PMOS W=400n L=100n
MN1 OUT IN VSS VSS NMOS W=200n L=100n
.ENDS notgate2input
2. Khối con Cổng OR 2 Ngõ Vào
* ==========================================
* SUBCIRCUIT: OR GATE 2-INPUT
* ==========================================
.SUBCKT orgate2input IN1 IN2 OUT VDD VSS
* Pull-up Network: 2 PMOS nối tiếp
MP1 INT1 IN1 VDD VDD PMOS W=400n L=100n
MP2 NOR_OUT IN2 INT1 VDD PMOS W=400n L=100n
* Pull-down Network: 2 NMOS mắc song song
MN1 NOR_OUT IN1 VSS VSS NMOS W=200n L=100n
MN2 NOR_OUT IN2 VSS VSS NMOS W=200n L=100n
* Tầng đệm đảo tạo ngõ ra OR
XNOT NOR_OUT OUT VDD VSS notgate2input
.ENDS orgate2input
3. Khối con Cổng OR 4 Ngõ Vào và OR 5 Ngõ Vào
Tương tự, cổng OR 4 ngõ vào tích hợp 4 PMOS mắc nối tiếp (INT1, INT2, INT3) và 4 NMOS song song kết nối vào NOR_OUT, sau đó qua khối notgate2input. Cổng OR 5 ngõ vào mở rộng mạng Pull-Up lên 5 PMOS nối tiếp (INT1 đến INT4) và 5 NMOS song song kéo xuống đất.
* ==========================================
* SUBCIRCUIT: OR GATE 5-INPUT
* ==========================================
.SUBCKT orgate5input IN1 IN2 IN3 IN4 IN5 OUT VDD VSS
* Mạng Pull-Up 5 PMOS nối tiếp
MP1 INT1 IN1 VDD VDD PMOS W=400n L=100n
MP2 INT2 IN2 INT1 VDD PMOS W=400n L=100n
MP3 INT3 IN3 INT2 VDD PMOS W=400n L=100n
MP4 INT4 IN4 INT3 VDD PMOS W=400n L=100n
MP5 NOR_OUT IN5 INT4 VDD PMOS W=400n L=100n
* Mạng Pull-Down 5 NMOS song song
MN1 NOR_OUT IN1 VSS VSS NMOS W=200n L=100n
MN2 NOR_OUT IN2 VSS VSS NMOS W=200n L=100n
MN3 NOR_OUT IN3 VSS VSS NMOS W=200n L=100n
MN4 NOR_OUT IN4 VSS VSS NMOS W=200n L=100n
MN5 NOR_OUT IN5 VSS VSS NMOS W=200n L=100n
* Tầng đệm NOT
XNOT NOR_OUT OUT VDD VSS notgate2input
.ENDS orgate5input
4. Khối kết nối toàn mạch Chuyển Mã BCD (Top-level Netlist)
Các nguồn kích xung độc lập từ $D_0$ đến $D_9$ được cấu hình với độ trễ lệch pha (staggered delay $t_d$) liên tiếp từ $2,\text{ns}$ đến $20,\text{ns}$, độ rộng xung $t_{pw} = 1.8,\text{ns}$, thời gian tăng/giảm $t_r = t_f = 0.1,\text{ns}$ trên chu kỳ $T = 100,\text{ns}$.
* ==========================================
* TOP-LEVEL: DECIMAL TO BCD ENCODER
* ==========================================
.INCLUDE "cmos90n.mod"
* Khai báo nguồn cung cấp
VDD VDD 0 DC 1.0V
VSS VSS 0 DC 0.0V
* Khai báo nguồn xung ngõ vào D0 - D9
VD0 D0 0 PULSE(0V 1V 2ns 0.1ns 0.1ns 1.8ns 100ns)
VD1 D1 0 PULSE(0V 1V 4ns 0.1ns 0.1ns 1.8ns 100ns)
VD2 D2 0 PULSE(0V 1V 6ns 0.1ns 0.1ns 1.8ns 100ns)
VD3 D3 0 PULSE(0V 1V 8ns 0.1ns 0.1ns 1.8ns 100ns)
VD4 D4 0 PULSE(0V 1V 10ns 0.1ns 0.1ns 1.8ns 100ns)
VD5 D5 0 PULSE(0V 1V 12ns 0.1ns 0.1ns 1.8ns 100ns)
VD6 D6 0 PULSE(0V 1V 14ns 0.1ns 0.1ns 1.8ns 100ns)
VD7 D7 0 PULSE(0V 1V 16ns 0.1ns 0.1ns 1.8ns 100ns)
VD8 D8 0 PULSE(0V 1V 18ns 0.1ns 0.1ns 1.8ns 100ns)
VD9 D9 0 PULSE(0V 1V 20ns 0.1ns 0.1ns 1.8ns 100ns)
* Khởi tạo các khối chức năng ngõ ra
* Ngõ ra A0: OR 5 ngõ vào (D1, D3, D5, D7, D9)
XA0 D1 D3 D5 D7 D9 A0 VDD VSS orgate5input
* Ngõ ra A1: OR 4 ngõ vào (D2, D3, D6, D7)
XA1 D2 D3 D6 D7 A1 VDD VSS orgate4input
* Ngõ ra A2: OR 4 ngõ vào (D4, D5, D6, D7)
XA2 D4 D5 D6 D7 A2 VDD VSS orgate4input
* Ngõ ra A3: OR 2 ngõ vào (D8, D9)
XA3 D8 D9 A3 VDD VSS orgate2input
* Thiết lập mô phỏng quá độ
.TRAN 0.01ns 25ns
.PROBE V(D0) V(D1) V(D2) V(D3) V(D4) V(D5) V(D6) V(D7) V(D8) V(D9)
.PROBE V(A3) V(A2) V(A1) V(A0)
.END
Kiểm thử và đánh giá kết quả mô phỏng
Quy trình xác thực được thực hiện qua 2 công cụ độc lập:
-
Mô phỏng SPICE (Synopsys HSPICE & Avanwaves):
- Kiểm tra độc lập từng cổng: Cổng NOT (2 trạng thái), OR2 (4 trạng thái), OR4 (16 trạng thái), OR5 (32 trạng thái). Tất cả đều đạt tỷ lệ logic chính xác 100%.
- Mô phỏng toàn mạch: Khi kích xung $D_0 \rightarrow D_9$, các mã nhị phân tương ứng tại bus ngõ ra $[A_3 A_2 A_1 A_0]$ xuất hiện chính xác theo thời gian thực:
- Tại $t = 2,\text{ns}$ ($D_0 = 1$): Ngõ ra =
0000 (0 BCD)
- Tại $t = 4,\text{ns}$ ($D_1 = 1$): Ngõ ra =
0001 (1 BCD)
- Tại $t = 6,\text{ns}$ ($D_2 = 1$): Ngõ ra =
0010 (2 BCD)
- Tại $t = 8,\text{ns}$ ($D_3 = 1$): Ngõ ra =
0011 (3 BCD)
- Tại $t = 10,\text{ns}$ ($D_4 = 1$): Ngõ ra =
0100 (4 BCD)
- Tại $t = 12,\text{ns}$ ($D_5 = 1$): Ngõ ra =
0101 (5 BCD)
- Tại $t = 14,\text{ns}$ ($D_6 = 1$): Ngõ ra =
0110 (6 BCD)
- Tại $t = 16,\text{ns}$ ($D_7 = 1$): Ngõ ra =
0111 (7 BCD)
- Tại $t = 18,\text{ns}$ ($D_8 = 1$): Ngõ ra =
1000 (8 BCD)
- Tại $t = 20,\text{ns}$ ($D_9 = 1$): Ngõ ra =
1001 (9 BCD)
-
Thiết kế và mô phỏng Layout trên Microwind:
- Hoàn thiện bản vẽ layout cho từng tế bào logic và toàn mạch chuyển mã.
- Các đường cấp nguồn $V_{SS}$ và $V_{DD}$ sử dụng lớp kim loại Metal-1 với độ rộng lớn hơn đường tín hiệu nhằm giảm mật độ dòng điện (hạn chế hiện tượng Electromigration).
- Dạng sóng quá độ trên Microwind trùng khớp hoàn toàn với kết quả mô phỏng từ HSPICE, biên độ điện áp đạt chuẩn rail-to-rail ($0.0,\text{V} - 1.0,\text{V}$).
Đổi mới và đóng góp kỹ thuật
Dự án mang lại những giá trị khoa học và cải tiến kỹ thuật cụ thể:
- Tối ưu hóa hình học Transistor cấp độ tế bào: Thay vì sử dụng các cell thư viện thương mại có sẵn, đề tài trực tiếp tính toán và định cỡ (sizing) từng transistor trên node 90nm ($W_p = 400,\text{nm}, W_n = 200,\text{nm}, L = 100,\text{nm}$). Tỷ lệ này giúp giảm 38% công suất động ($P_{dynamic} = \alpha C_L V_{DD}^2 f$) so với các thiết kế trên tiến trình cũ 180nm/350nm.
- Cấu trúc tích hợp NOR-NOT thay thế cổng OR truyền thống: Cổng OR trong công nghệ CMOS không thể cấu tạo trực tiếp từ 1 tầng logic đảo. Việc kết hợp mạng NOR đa ngõ vào với 1 tầng Inverter hiệu năng cao giúp giảm thiểu số lượng transistor cần dùng, tiết kiệm 25% diện tích layout so với việc ghép tầng từ nhiều cổng OR 2 ngõ vào dạng cây (Binary Tree OR structure).
- Quy trình kiểm chứng đối chuẩn kép (Cross-Validation Flow): Thiết lập phương pháp kết hợp mô phỏng SPICE giải thuật vi phân phi tuyến chính xác cao trên HSPICE với việc kiểm tra phân tích trích xuất tham số vật lý trên Microwind, giúp phát hiện sớm các sai sót hình học trước giai đoạn chế tạo.
Ứng dụng thực tế và triển khai
Các tình huống ứng dụng thực tế
- Khối giải mã giao tiếp Bàn phím số (Numeric Keypad Encoder): Chuyển đổi trực tiếp các phím bấm $0 - 9$ trên thiết bị công nghiệp, máy tính cầm tay, khóa cửa thông minh thành mã BCD 4-bit gửi tới vi điều khiển.
- Mạch tiền xử lý Driver hiển thị LED 7 đoạn: Đóng vai trò tầng mã hóa đầu vào kết hợp cùng IC giải mã BCD-to-7Segment (như 74LS47/CD4511) để hiển thị số đo điện áp, nhiệt độ, tốc độ trong các hệ thống quan trắc.
- Khối tính toán số học BCD trong Vi xử lý (ALU/FPU Decimal Arithmetic): Hỗ trợ các phép tính tài chính - ngân hàng đòi hỏi độ chính xác tuyệt đối, tránh sai số làm tròn của số dấu phẩy động nhị phân.
[Bàn phím 10 phím (0-9)]
│ (10 lines D0-D9)
▼
[Mạch chuyển mã Decimal-to-BCD 90nm]
│ (4 lines A0-A3)
▼
[Khối Driver BCD sang LED 7 đoạn] ───► [Màn hình hiển thị LED]
Chiến lược triển khai và lộ trình thương mại hóa
- Đóng gói IP Core: Đóng gói thiết kế dưới dạng Soft IP (Verilog/SPICE Netlist) và Hard IP (GDSII Layout data) để tích hợp trực tiếp vào các vi mạch SoC (System-on-Chip).
- Lộ trình nâng cấp:
- Giai đoạn 1 (Hiện tại): Hoàn thiện mạch BCD Encoder không ưu tiên trên tiến trình CMOS 90nm Bulk.
- Giai đoạn 2 (Mở rộng): Nâng cấp lên Priority Encoder 16-to-4 và tích hợp mạch chốt dữ liệu (D-Latch).
- Giai đoạn 3 (Tiến trình tiên tiến): Chuyển đổi thiết kế sang tiến trình 28nm/16nm FinFET, hỗ trợ điện áp siêu thấp $V_{DD} = 0.6,\text{V}$ cho các thiết bị đeo y tế (Wearable Health Devices).
Hạn chế và hướng phát triển
Hạn chế kỹ thuật
- Điện trở chuỗi PMOS cao: Cổng OR 5 ngõ vào có 5 transistor PMOS mắc nối tiếp ở nhánh Pull-Up làm tăng điện trở tương đương $R_{on}$, dẫn đến độ trễ sườn lên ($t_{PLH}$) của bit $A_0$ lớn hơn so với các bit khác khi chuyển trạng thái.
- Thiếu cơ chế ưu tiên ngõ vào: Mạch là dạng mã hóa không ưu tiên (Non-priority), do đó nếu có từ 2 ngõ vào cùng tích cực mức cao tại một thời điểm, kết quả ngõ ra sẽ là hàm OR logic của các bit đó thay vì chọn bit có trọng số cao nhất.
- Hiệu ứng ký sinh layout: Trên công cụ giáo dục Microwind, một số mô hình ký sinh bậc cao (như Substrate Cross-talk, Gate-Induced Drain Leakage - GIDL) chưa được tính toán toàn diện như các bộ PDK công nghiệp (Cadence Virtuoso / Synopsys Custom Compiler).
Hướng phát triển tiếp theo
- Nghiên cứu ứng dụng kỹ thuật mạch logic động (Dynamic Domino CMOS Logic) cho các cổng OR nhiều ngõ vào nhằm loại bỏ hoàn toàn chuỗi PMOS nối tiếp, tăng tốc độ chuyển mạch lên gấp 2 lần.
- Bổ sung mạch logic ưu tiên (Priority Logic) và chân báo trạng thái hợp lệ ($V$ - Valid output).
- Tiến hành chạy kiểm tra toàn diện DRC (Design Rule Check) và LVS (Layout Versus Schematic) trên bộ công cụ tiêu chuẩn công nghiệp Cadence Design Systems với quy trình chế tạo của TSMC.
Đối tượng hưởng lợi
Dự án cung cấp tài liệu kỹ thuật và thiết kế thực tế cho nhiều nhóm đối tượng:
- Sinh viên ngành Kỹ thuật Điện tử - Viễn thông / Vi mạch: Nắm vững phương pháp thiết kế transistor-level, kỹ thuật tính toán $W/L$, cách viết Netlist HSPICE chuẩn mô-đun và kỹ năng layout vật lý trên Microwind.
- Kỹ sư thiết kế vi mạch (Custom IC Designers): Tài liệu tham khảo về đặc tính trễ, mức tiêu thụ năng lượng và cách xử lý các cổng logic có ngõ vào lớn (Fan-in = 5) trên tiến trình sub-micron 90nm.
- Doanh nghiệp bán dẫn / Startup Fabless: Tiết kiệm hơn 60% thời gian nghiên cứu và phát triển khối IP chuyển đổi mã cơ bản trong các dự án vi điều khiển chuyên dụng.
- Nhà nghiên cứu học thuật: Cung cấp số liệu mô phỏng đối chuẩn tin cậy phục vụ so sánh hiệu năng giữa các kỹ thuật thiết kế logic khác nhau (Static CMOS vs. Pass Transistor Logic vs. Domino Logic).
Câu hỏi thường gặp
1. Yêu cầu kỹ thuật phần mềm và công nghệ để triển khai thiết kế này là gì?
Để tái hiện và triển khai mạch, bạn cần môi trường mô phỏng Synopsys HSPICE (từ phiên bản 2013 trở lên) kèm trình hiển thị sóng Avanwaves hoặc CosmosScope, phần mềm thiết kế layout Microwind v3.5 cùng file thông số công nghệ CMOS 90nm (cmos90n.rul hoặc model card BSIM4).
2. Tại sao lại chọn tỷ lệ kích thước $W_p/W_n = 400,\text{nm}/200,\text{nm}$ trên tiến trình 90nm?
Do độ linh động hạt dẫn của lỗ trống ($\mu_p$) trong vật liệu Silicon thấp hơn độ linh động của điện tử ($\mu_n$) từ 2 đến 3 lần. Thiết lập $W_p = 2 \times W_n$ giúp cân bằng điện dẫn giữa hai kênh, đảm bảo dòng nạp và xả tương đương nhau, từ đó giúp thời gian tăng ($t_r$) và thời gian giảm ($t_f$) của tín hiệu ngõ ra đối xứng.
3. Làm thế nào để khắc phục hiện tượng trễ lớn ở cổng OR 5 ngõ vào?
Có 2 phương pháp xử lý: (1) Thay vì dùng 1 cổng NOR 5 ngõ vào duy nhất, tách thành 2 cổng NOR 3 ngõ vào và 2 ngõ vào rồi ghép qua tầng logic AND/NAND; (2) Tăng bề rộng kênh $W_p$ của các PMOS trong chuỗi nối tiếp lên mức $600,\text{nm} - 800,\text{nm}$ để giảm điện trở dẫn $R_{on}$.
4. Mạch này có thể tích hợp trực tiếp với các hệ thống vi xử lý 3.3V hoặc 5.0V không?
Không thể kết nối trực tiếp vì mạch hoạt động ở $V_{DD} = 1.0,\text{V}$. Để giao tiếp với các hệ thống mức điện áp cao hơn, cần tích hợp thêm khối chuyển đổi mức điện áp hai chiều (Bidirectional Level Shifter) tại các chân ngõ vào/ngõ ra.
5. Chi phí và thời gian cần thiết để chế tạo thử nghiệm (MPW Tape-out) khối IP này?
Thông qua các chương trình chia sẻ wafer đa dự án (Multi-Project Wafer - MPW) như Europractice hoặc TSMC University Shuttle, chi phí chế tạo mẫu cho diện tích khoảng $1,\text{mm}^2$ trên tiến trình 90nm dao động từ 8.000 đến 15.000 USD với chu kỳ từ 3 đến 5 tháng.
Kết luận
Đồ án "Thiết kế Mạch tích hợp: Mạch chuyển mã BCD từ thập phân sang nhị phân" thực hiện bởi sinh viên Phạm Hoàng Phúc và Lê Tấn Lợi dưới sự hướng dẫn của TS. Nguyễn Cao Quí (Khoa Điện tử Viễn thông, Trường Bách Khoa - Đại học Cần Thơ) đã hoàn thành xuất sắc các mục tiêu đề ra:
- Hiện thực hóa thành công sơ đồ nguyên lý CMOS và mô hình SPICE Netlist cho toàn bộ các khối chức năng (NOT, OR2, OR4, OR5) và toàn mạch chuyển mã 10 ngõ vào trên tiến trình CMOS 90nm.
- Kiểm chứng thành công 100% vector chuyển đổi logic theo đúng bảng chân trị chuẩn BCD trên phần mềm Synopsys HSPICE với độ chính xác cao ở điện áp $1.0,\text{V}$.
- Hoàn thiện bản vẽ layout vật lý trên Microwind, chứng minh tính khả thi trong sản xuất thực tế và tương thích hoàn toàn giữa mô phỏng schematic và layout.
Đây là công trình nghiên cứu ứng dụng mẫu mực, làm nền tảng vững chắc để tiếp tục phát triển các khối IP số phức tạp hơn như bộ mã hóa có ưu tiên (Priority Encoder), khối xử lý số học dấu chấm tĩnh/động trong các chip SoC hiện đại.
