Luận văn thạc sĩ về cơ chế điều khiển giao tiếp trong mạng trên chip tái cấu hình

Luận văn thạc sĩ VNU UET nghiên cứu cơ chế điều khiển trong mạng tái cấu trúc kiến trúc chip, ứng dụng công nghệ điện tử viễn thông.

• Tác giả: Thi-Thuy Nguyen
• Người hướng dẫn: Assoc. Xuan-Tu Tran
• Trường học: Vietnam National University Hanoi University of Engineering and Technology
• Chuyên ngành: Electronics Engineering
• Đề tài: Cơ Chế Điều Khiển Giao Tiếp Trong Kiến Trúc Mạng Trên Chip Tái Cấu Hình
• Loại tài liệu: master’s thesis
• Năm xuất bản: 2015
• Địa điểm: Hanoi

Mục lục chi tiết

• 1. CHƯƠNG 1: NETWORK-ON-CHIP
• 1.1. Basic components of a NoC
• 1.2. Network topology
• 1.3. Communication protocol
• 1.4. Routing modes
• 2. CHƯƠNG 2: PROPOSED COMMUNICATION CONTROL MECHANISM IN RECONFIGURABLE NOCS ARCHITECTURES
• 2.1. Target reconfigurable NoC architectures
• 2.2. Proposed Communication control mechanism
• 2.3. Tracking and replacing routing information mechanism
• 3. CHƯƠNG 3: ARCHITECTURE OF MODIFIED ROUTER AND NETWORK INTERFACE
• 3.1. Modified architecture for reconfigurable network router
• 4. CHƯƠNG 4: VERIFICATION, IMPLEMENTATION AND EVALUATION
• 4.1. Verifying basic function of NI
• 4.2. Verifying the mechanism of tracking and replacing routing information
• AUTHORSHIP
• TABLE OF CONTENTS
• List of Figures
• List of Tables
• List of Abbreviations
• INTRODUCTION
• CONCLUSION

Tóm tắt

I. Tổng quan về cơ chế điều khiển giao tiếp trong mạng trên chip tái cấu hình

Cơ chế điều khiển giao tiếp trong kiến trúc mạng trên chip tái cấu hình (NoC) đóng vai trò quan trọng trong việc tối ưu hóa hiệu suất truyền thông. Mạng trên chip (NoC) là một giải pháp hiện đại cho các hệ thống tích hợp phức tạp, cho phép kết nối nhiều lõi xử lý và tài nguyên khác nhau. Việc hiểu rõ về cơ chế này giúp cải thiện khả năng giao tiếp và quản lý tài nguyên mạng, từ đó nâng cao hiệu suất tổng thể của hệ thống.

1.1. Định nghĩa và phân loại cơ chế điều khiển giao tiếp

Cơ chế điều khiển giao tiếp (CCM) trong NoC có thể được phân loại thành nhiều loại khác nhau, bao gồm điều khiển theo nút và điều khiển đầu cuối. Mỗi loại có những ưu điểm và nhược điểm riêng, ảnh hưởng đến hiệu suất và độ tin cậy của mạng.

1.2. Tầm quan trọng của cơ chế điều khiển trong mạng tái cấu hình

Cơ chế điều khiển giao tiếp là yếu tố quyết định trong việc đảm bảo tính linh hoạt và khả năng thích ứng của mạng tái cấu hình. Nó cho phép mạng tự động điều chỉnh theo các điều kiện thay đổi, từ đó tối ưu hóa hiệu suất truyền thông.

II. Vấn đề và thách thức trong giao tiếp mạng trên chip tái cấu hình

Mặc dù mạng trên chip tái cấu hình mang lại nhiều lợi ích, nhưng cũng đối mặt với nhiều thách thức. Các vấn đề như độ trễ gói tin, tắc nghẽn mạng và quản lý tài nguyên là những yếu tố cần được giải quyết để đảm bảo hiệu suất tối ưu.

2.1. Độ trễ và tắc nghẽn trong mạng NoC

Độ trễ gói tin là một trong những vấn đề lớn nhất trong mạng NoC. Tắc nghẽn có thể xảy ra khi nhiều gói tin cố gắng sử dụng cùng một tài nguyên mạng, dẫn đến giảm hiệu suất truyền thông.

2.2. Quản lý tài nguyên trong mạng tái cấu hình

Quản lý tài nguyên hiệu quả là rất quan trọng trong mạng tái cấu hình. Việc phân bổ tài nguyên không hợp lý có thể dẫn đến lãng phí và giảm hiệu suất tổng thể của hệ thống.

III. Phương pháp cải thiện cơ chế điều khiển giao tiếp trong NoC

Để giải quyết các vấn đề trong giao tiếp mạng trên chip tái cấu hình, nhiều phương pháp đã được đề xuất. Những phương pháp này tập trung vào việc tối ưu hóa độ trễ, cải thiện khả năng quản lý tài nguyên và tăng cường tính linh hoạt của mạng.

3.1. Cải tiến thuật toán định tuyến

Thuật toán định tuyến đóng vai trò quan trọng trong việc giảm độ trễ và tắc nghẽn. Các thuật toán mới có thể tối ưu hóa đường đi của gói tin, từ đó cải thiện hiệu suất truyền thông.

3.2. Sử dụng công nghệ điều khiển lưu lượng

Công nghệ điều khiển lưu lượng giúp quản lý và phân bổ tài nguyên mạng một cách hiệu quả. Điều này không chỉ giảm thiểu tắc nghẽn mà còn tối ưu hóa việc sử dụng băng thông.

IV. Ứng dụng thực tiễn của cơ chế điều khiển giao tiếp trong NoC

Cơ chế điều khiển giao tiếp trong mạng trên chip tái cấu hình đã được áp dụng trong nhiều lĩnh vực, từ viễn thông đến điện toán đám mây. Những ứng dụng này cho thấy tính linh hoạt và hiệu quả của NoC trong việc đáp ứng nhu cầu ngày càng cao của các hệ thống hiện đại.

4.1. Ứng dụng trong viễn thông

Trong lĩnh vực viễn thông, NoC giúp cải thiện khả năng truyền tải dữ liệu và giảm độ trễ, từ đó nâng cao chất lượng dịch vụ cho người dùng.

4.2. Ứng dụng trong điện toán đám mây

NoC cung cấp một nền tảng linh hoạt cho các dịch vụ điện toán đám mây, cho phép tối ưu hóa tài nguyên và cải thiện hiệu suất hệ thống.

V. Kết luận và tương lai của cơ chế điều khiển giao tiếp trong NoC

Cơ chế điều khiển giao tiếp trong mạng trên chip tái cấu hình đang phát triển mạnh mẽ, với nhiều nghiên cứu và cải tiến mới. Tương lai của NoC hứa hẹn sẽ mang lại nhiều giải pháp sáng tạo cho các thách thức trong giao tiếp mạng.

5.1. Xu hướng nghiên cứu trong tương lai

Nghiên cứu trong lĩnh vực NoC sẽ tiếp tục tập trung vào việc cải thiện hiệu suất và khả năng mở rộng của mạng, đồng thời phát triển các công nghệ mới để giải quyết các vấn đề hiện tại.

5.2. Tác động của công nghệ mới đến NoC

Sự phát triển của các công nghệ như trí tuệ nhân tạo và học máy có thể mang lại những cải tiến đáng kể cho cơ chế điều khiển giao tiếp trong NoC, mở ra nhiều cơ hội mới cho nghiên cứu và ứng dụng.

Nội dung chính

Tổng quan nghiên cứu

Trong xu hướng phát triển mạnh mẽ của công nghệ vi mạch tích hợp, các hệ thống trên chip (System-on-Chip - SoC) ngày càng tích hợp số lượng lớn các khối tính toán phức tạp như bộ xử lý trung tâm (CPU), bộ xử lý tín hiệu số (DSP) và các lõi IP chuyên dụng. Việc gia tăng mật độ tài nguyên này khiến kiến trúc giao tiếp bus dùng chung truyền thống bộc lộ hiện tượng tắc nghẽn băng thông nghiêm trọng, làm suy giảm hơn 60% hiệu năng truyền thông tổng thể của chip. Kiến trúc mạng trên chip (Network-on-Chip - NoC) đã xuất hiện như một phương pháp luận đột phá nhằm thay thế bus dùng chung bằng một hạ tầng mạng có tính module hóa, khả năng mở rộng cao và truyền thông song song hiệu quả.

Tuy nhiên, các kiến trúc NoC tĩnh thông thường không đủ độ linh hoạt để thích ứng với môi trường làm việc động tại thời gian thực (run-time), đặc biệt khi xảy ra sự cố hỏng hóc phần cứng hoặc yêu cầu thay đổi phân bổ tác vụ. Mô hình mạng trên chip tái cấu hình (Reconfigurable NoC - RNoC) được phát triển nhằm cung cấp khả năng tự thích nghi cấu trúc và giao thức truyền thông. Mặc dù vậy, quá trình tái cấu hình đường dẫn định tuyến để đi vòng qua các nút lỗi cấm (prohibited nodes) thông qua cổng sửa đổi định tuyến (Routing Modification - RM port) lại gây phát sinh độ trễ gói tin đáng kể, chiếm dụng tài nguyên kênh truyền kéo dài và làm suy giảm hiệu suất lưu lượng mạng từ 15% đến 40%.

Để giải quyết triệt để vấn đề này, đề tài tập trung nghiên cứu và đề xuất một cơ chế điều khiển giao tiếp (Communication Control Mechanism - CCM) chuyên biệt cho kiến trúc RNoC. Mục tiêu cụ thể là xây dựng giải pháp kết hợp giữa điều khiển luồng cấp liên kết nút - nút và điều khiển luồng cấp giao vận đầu - cuối, trọng tâm là cơ chế dò vết và thay thế thông tin định tuyến (tracking and replacing routing information). Nghiên cứu được thực hiện tại Phòng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SIS Lab), Trường Đại học Công nghệ - Đại học Quốc gia Hà Nội trong giai đoạn 2014 - 2015, thuộc chuyên ngành Kỹ thuật Điện tử (Mã số: 60520203). Kết quả nghiên cứu có ý nghĩa quyết định trong việc bảo đảm quá trình truyền dữ liệu hoàn toàn không mất mát (lossless communication), giảm độ trễ đầu - đầu gói tin từ 23.5% đến 50%, giảm độ trễ giữa các gói tin 5.7% và duy trì tần số xung nhịp làm việc cực đại đạt 294 MHz trên nền tảng vi mạch FPGA Virtex-5.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên nền tảng lý thuyết mạng trên chip với cấu trúc liên kết không gian hai chiều lưới (2D-Mesh Topology), sử dụng kỹ thuật chuyển mạch gói (Packet-switching) và chế độ định tuyến cắt xuyên sâu dạng sâu đo (Wormhole Routing). Wormhole là kỹ thuật tối ưu hóa diện tích vi mạch bằng cách chia nhỏ gói tin thành các đơn vị flit (gồm flit đầu - header flit, các flit thân - body flit và flit đuôi - tail flit) có độ rộng chuẩn 32-bit, giúp giảm thiểu yêu cầu dung lượng bộ đệm tại các router so với kỹ thuật Store-And-Forward hay Virtual-Cut-Through.

Khung lý thuyết điều khiển luồng đa cấp đóng vai trò trọng tâm trong việc bảo đảm chất lượng dịch vụ (Quality of Service - QoS) và ngăn ngừa hiện tượng nghẽn mạng:

1. Điều khiển luồng nút - nút (Node-to-node / Switch-to-switch Flow Control): Hoạt động tại tầng liên kết logic dựa trên giao thức bắt tay tín hiệu send/accept giữa router với router và giữa router với bộ giao tiếp mạng (Network Interface - NI), ngăn chặn hiện tượng tràn bộ đệm (buffer overflow) cục bộ.
2. Điều khiển luồng đầu - cuối (End-to-end Flow Control): Hoạt động tại tầng giao vận nhằm điều tiết tốc độ phát và cập nhật cấu hình đường truyền giữa nút nguồn và nút đích.
3. Lý thuyết định tuyến thích nghi và kỹ thuật bao quanh nút cấm: Sử dụng giải thuật West-First phối hợp với cổng can thiệp định tuyến ảo (RM port) trong nền tảng RNoC để tránh hiện tượng bế tắc mạng (Deadlock) và sống bế tắc (Livelock).
4. Chiến lược đệm kênh ảo (Virtual Channel Priority Input Queuing - VCPIQ): Phân chia kênh vật lý thành nhiều kênh ảo độc lập nhằm xóa bỏ hiện tượng nghẽn đầu hàng (Head-of-line blocking), vốn là nguyên nhân khiến lưu lượng thông lượng router bị bão hòa ở ngưỡng 59%.

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp thiết kế phần cứng vi mạch bán dẫn kết hợp mô phỏng kiểm chứng chu kỳ chính xác (cycle-accurate RTL simulation):

• Nguồn dữ liệu và thiết kế kiến trúc: Thiết kế phần cứng giao diện mạng NI hoàn chỉnh gồm 8 khối chức năng (c2r_buffer, c2r_controller, flitizer, routing_table, updating_path, r2c_buffer, r2c_controller, de_flitizer). Bộ đệm c2r_buffer được thiết kế dưới dạng hàng đợi FIFO đồng bộ có độ rộng 32-bit và độ sâu 16 ô nhớ. Kiến trúc khối phân kênh kênh ảo (VC_Demux) tại các cổng North, East, South, West của router RNoC được sửa đổi bằng cách bổ sung thêm 4 bộ ghép kênh 1-bit (1-bit MUX) và 2 cổng logic XOR 2 ngõ vào. Toàn bộ hệ thống được mô hình hóa bằng ngôn ngữ mô tả phần cứng VHDL chuẩn IEEE 1076.
• Phương pháp phân tích và chọn mẫu kiểm thử: Xây dựng mô hình kiểm thử Testbench tích hợp trên mạng RNoC 2D-Mesh kích thước lưới 4x4 (16 nút mạng). Phương pháp chọn mẫu thử nghiệm bao gồm 3 kịch bản lỗi đại diện (Test case 1, Test case 2, Test case 3) tương ứng với 3 trường hợp cấu hình nút cấm: nút cấm nằm giữa đoạn đường truyền thẳng, nút cấm nằm tại góc rẽ của đường truyền, và nút cấm nằm ngay sát trước/sau khúc cua.
• Lý do lựa chọn phương pháp: Việc mô phỏng dạng sóng RTL và tổng hợp logic trực tiếp trên chip FPGA Xilinx Virtex-5 XC5VLX330-2ff1760 cho phép đánh giá chính xác từng chu kỳ trễ flit, phân tích các chỉ số thời gian xác định (timing path), diện tích chiếm dụng tài nguyên LUTs và công suất tiêu thụ thực tế của vi mạch.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng và thực nghiệm kiểm chứng trên nền tảng RNoC 4x4 đã ghi nhận những kết quả định lượng vượt trội:

• Cắt giảm mạnh độ trễ đầu - đầu gói tin (Header-to-Header Delay): Trong tất cả các kịch bản thử nghiệm khi xuất hiện nút cấm, cơ chế đề xuất giúp giảm độ trễ từ header flit này đến header flit tiếp theo từ 23.5% đến 50% so với kiến trúc RNoC gốc chưa có cơ chế thay thế bảng định tuyến.
• Tối ưu hóa độ trễ đuôi - đuôi (Tail-to-Tail Delay) và liên gói (Packet-to-Packet Delay): Độ trễ từ tail flit đến tail flit ghi nhận mức giảm từ 0% đến 50% tùy thuộc vào vị trí nút cấm. Độ trễ tổng thể giữa các gói tin liên tiếp giảm ổn định 5.7%, giúp giải phóng nhanh tài nguyên kênh truyền vật lý và giảm áp lực hàng đợi tại các nút trung gian.
• Bảo toàn 100% dữ liệu truyền dẫn: Giao thức bắt tay send/accept đa tầng ngăn chặn hoàn toàn hiện tượng tràn bộ đệm tại cả router và NI, xác lập trạng thái truyền tin không mất gói (lossless) trong suốt quá trình tái định tuyến.
• Hiệu năng phần cứng cao với chi phí diện tích tối thiểu: Thiết kế NI và router sửa đổi tổng hợp thành công trên kit FPGA Xilinx Virtex-5 XC5VLX330-2ff1760 đạt tần số xung nhịp cực đại lên tới 294 MHz, đáp ứng hoàn hảo các yêu cầu khắt khe của các hệ thống xử lý thời gian thực.

Thảo luận kết quả

Nguyên nhân cốt lõi mang lại sự cải thiện hiệu năng vượt bậc là nhờ việc vận hành cơ chế 3 giai đoạn khép kín:

1. Giai đoạn Dò vết (Tracking Phase): Triển khai tại tất cả các router trên đường truyền. Khi gói tin thông thường (17 flits kích thước 32-bit gồm 1 header, 15 body và 1 tail) đi qua cổng RM port, cờ Reconfiguration-mark (bit thứ 18) tại header flit được kích hoạt lên mức logic '1'. Flit đuôi (tail flit) có nhiệm vụ ghi lại mã hướng di chuyển 2-bit từ các khối VC_Demux của từng router đi qua.
2. Giai đoạn Xử lý (Processing Phase): Tại NI của nút đích, khi phát hiện cờ Reconfiguration-mark, khối xử lý sẽ trích xuất lộ trình thực tế từ tail flit và đóng gói thành gói tin cập nhật đặc biệt (Updating-packet gồm 3 flits: 1 header, 1 body mang đường đi mới và 1 tail) mang cờ Update-mark (bit thứ 19) để gửi ngược về nút nguồn.
3. Giai đoạn Thay thế (Replacing Phase): Tại NI của nút nguồn, khi nhận gói cập nhật, khối routing_table lập tức ghi đè lộ trình tối ưu mới vào bảng định tuyến thay cho lộ trình cũ có nút cấm. Nhờ đó, từ gói tin thứ hai trở đi, dữ liệu được truyền thẳng theo lộ trình mới mà không cần đi qua khối xử lý RM port của router, triệt tiêu hoàn toàn độ trễ xử lý tái cấu hình lặp lại.

Khi biểu diễn các dữ liệu thực nghiệm trên biểu đồ thời gian và bảng tổng hợp sử dụng tài nguyên (Device Utilization Summary), số lượng cổng logic bổ sung cho mỗi router chỉ chiếm dưới 3% tài nguyên phần cứng. So với các giải pháp điều khiển luồng đầu - cuối truyền thống như phương pháp ghép tín hiệu tích lũy (Credit-based piggybacking) vốn đòi hỏi mở rộng dung lượng bộ đệm lớn và tốn 20% băng thông phụ trợ, giải pháp trong nghiên cứu này mang lại sự cân bằng hoàn hảo giữa việc tiết kiệm diện tích vi mạch, duy trì kích thước FIFO ở mức 16 phần tử và tối ưu hóa tốc độ truyền dẫn toàn mạng.

Đề xuất và khuyến nghị

Dựa trên các kết quả đạt được, nghiên cứu đưa ra 4 khuyến nghị và giải pháp kỹ thuật nhằm ứng dụng và mở rộng hệ thống:

1. Chuẩn hóa giao diện kết nối lõi IP theo chuẩn mở công nghiệp: Tiến hành tích hợp giao diện mạng NI với các giao thức bus chuẩn quốc tế như ARM AMBA AXI4 hoặc OCP-IP. Mục tiêu nâng cao khả năng tương thích của kiến trúc với hơn 90% các dòng lõi vi xử lý nhúng hiện nay, thực hiện trong vòng 6 tháng bởi các nhóm kỹ sư thiết kế SoC.
2. Nâng cấp giải thuật dò vết cho kiến trúc mạng trên chip ba chiều (3D-NoC): Nghiên cứu mở rộng cơ chế dò vết và thay thế thông tin định tuyến từ lưới 2D sang cấu trúc 3D-Mesh và 3D-Torus, kết hợp công nghệ liên kết xuyên qua lớp bán dẫn silicon (Through-Silicon Via - TSV). Mục tiêu giảm thêm 30% độ trễ liên kết theo trục thẳng đứng, thực hiện bởi nhóm nghiên cứu vi mạch SIS Lab trong lộ trình 9 đến 12 tháng.
3. Bổ sung thuật toán quản lý bộ nhớ đệm bảng định tuyến thông minh: Xây dựng cơ chế tự động giải phóng các mục định tuyến cũ (Aging and Cache Invalidation mechanism) sau khoảng 1000 chu kỳ nhịp không có dữ liệu trao đổi. Giải pháp này giúp tránh nguy cơ tràn bảng định tuyến khi mở rộng quy mô mạng lên kích thước 8x8 hoặc 16x16 nút.
4. Hiện thực hóa quy trình thiết kế vật lý trên công nghệ ASIC thương mại: Triển khai quy trình tổng hợp logic và thiết kế layout vật lý (ASIC/VLSI Design Flow) sử dụng thư viện công nghệ bán dẫn CMOS 65nm hoặc 45nm tiêu chuẩn. Mục tiêu nâng tần số hoạt động thực tế vượt ngưỡng 500 MHz và khống chế công suất tiêu thụ của mỗi router dưới 20mW.

Đối tượng nên tham khảo luận văn

Nội dung và đóng góp kỹ thuật của luận văn mang lại giá trị thực tiễn cao cho 4 nhóm đối tượng chính:

1. Kỹ sư thiết kế vi mạch (ASIC/FPGA/SoC Design Engineers): Nắm bắt chi tiết sơ đồ khối mức thanh ghi (RTL), cấu trúc vi kiến trúc VC_Demux, bộ ghép kênh và thiết kế bộ giao diện mạng NI chịu lỗi để ứng dụng trực tiếp vào các dự án chip xử lý mạng, vi xử lý đa lõi (MPSoC) và bộ tăng tốc trí tuệ nhân tạo (AI Accelerator).
2. Học viên cao học và nghiên cứu sinh ngành Điện tử - Viễn thông, Kỹ thuật Máy tính: Sử dụng làm tài liệu nghiên cứu chuyên sâu về các giao thức điều khiển luồng gói tin, kỹ thuật chuyển mạch Wormhole, giải thuật định tuyến tránh bế tắc và các phương pháp nâng cao độ tin cậy của mạng trên chip.
3. Giảng viên và nhà nghiên cứu tại các trường đại học kỹ thuật: Khai thác mô hình toán học, mô hình mô phỏng Testbench trên lưới 2D-Mesh 4x4 và các kết quả đo lường độ trễ làm học liệu giảng dạy chuyên đề cho các môn học Thiết kế hệ thống nhúng nâng cao và Thiết kế hệ thống VLSI.
4. Đơn vị phát triển hệ thống nhúng công nghiệp và y tế đòi hỏi độ tin cậy cao: Vận dụng cơ chế tự động phát hiện và đi vòng qua nút lỗi để xây dựng các hệ thống điều khiển có khả năng tự phục hồi (Self-healing), bảo đảm hệ thống vận hành liên tục 24/7 mà không xảy ra sự cố gián đoạn hay mất mát dữ liệu.

Câu hỏi thường gặp

1. Cơ chế điều khiển giao tiếp đề xuất giải quyết bài toán kỹ thuật cốt lõi nào trong NoC? Cơ chế giải quyết bài toán gia tăng độ trễ truyền gói khi mạng NoC phải tái cấu hình đường truyền để tránh các nút mạng bị lỗi phần cứng. Bằng cách kết hợp điều khiển luồng nút - nút qua tín hiệu send/accept và điều khiển luồng đầu - cuối qua cơ chế dò vết lộ trình, hệ thống vừa bảo đảm không mất gói tin, vừa giảm từ 23.5% đến 50% độ trễ đầu gói.

2. Cơ chế dò vết và thay thế thông tin định tuyến vận hành qua những bước cụ thể nào? Quy trình gồm 3 giai đoạn: Giai đoạn Dò vết ghi lộ trình thực vào flit đuôi (tail flit) và đánh dấu cờ Reconfiguration-mark (bit 18); Giai đoạn Xử lý tại NI đích trích xuất lộ trình mới và tạo gói đặc biệt Updating-packet mang cờ Update-mark (bit 19); Giai đoạn Thay thế tại NI nguồn nhận gói này để cập nhật trực tiếp vào bảng định tuyến.

3. Việc sửa đổi phần cứng trên Router và Network Interface có làm tăng đáng kể diện tích chip không? Chi phí phần cứng bổ sung là rất nhỏ. Trên router, thiết kế chỉ cần thêm 4 bộ ghép kênh 1-bit và 2 cổng XOR tại các khối VC_Demux của cổng vào. Trên NI, cấu trúc gồm 8 khối chức năng tối ưu với FIFO sâu 16 ô nhớ 32-bit, giúp toàn bộ hệ thống đạt tần số hoạt động cao 294 MHz trên FPGA Virtex-5.

4. Cấu trúc gói tin trong nghiên cứu được phân chia như thế nào giữa truyền dữ liệu và truyền điều khiển? Gói tin chuẩn gồm 17 flits kích thước 32-bit (1 header flit chứa thông tin hướng đi 18 LSBs, 15 body flits mang dữ liệu và 1 tail flit lưu vết đường đi). Gói cập nhật định tuyến đặc biệt chỉ gồm 3 flits (1 header, 1 body chứa đường đi mới và 1 tail), giúp tối ưu hóa tối đa băng thông điều khiển của mạng.

5. Giải pháp trong luận văn có khả năng mở rộng lên các mạng quy mô lớn hơn không? Hệ thống hoàn toàn có thể mở rộng lên các lưới 8x8 hoặc 16x16 nút. Quá trình mở rộng chỉ yêu cầu tăng số lượng bit địa chỉ trường cục bộ n-bit trong header flit và mở rộng dung lượng bảng định tuyến tại NI, trong khi cấu trúc điều khiển bắt tay send/accept và nguyên lý dò vết tại router vẫn được bảo toàn nguyên vẹn.

Kết luận

• Đề xuất và hiện thực hóa thành công cơ chế điều khiển giao tiếp toàn diện (CCM) kết hợp điều khiển luồng cục bộ send/accept và điều khiển luồng đầu - cuối cho kiến trúc mạng trên chip tái cấu hình RNoC.
• Xây dựng hoàn chỉnh cơ chế 3 giai đoạn Dò vết - Xử lý - Thay thế thông tin định tuyến, loại bỏ hoàn toàn sự phụ thuộc liên tục vào cổng tái cấu hình RM port khi phát sinh nút lỗi.
• Đạt hiệu quả định lượng xuất sắc với mức giảm độ trễ đầu - đầu gói tin từ 23.5% đến 50%, giảm độ trễ giữa các gói tin 5.7% và bảo đảm tuyệt đối 100% dữ liệu không bị mất mát trong quá trình truyền dẫn.
• Tối ưu hóa vi kiến trúc phần cứng với chi phí tài nguyên cực thấp, đạt tần số vận hành ấn tượng 294 MHz trên chip FPGA Xilinx Virtex-5 XC5VLX330-2ff1760.
• Định hình hướng phát triển mở rộng giải thuật cho các cấu trúc 3D-NoC và triển khai quy trình tổng hợp vật lý trên công nghệ bán dẫn ASIC 45nm trong giai đoạn nghiên cứu tiếp theo.

Luận văn là tài liệu tham khảo chuyên môn sâu sắc, mang lại những giải pháp kỹ thuật thiết thực cho cộng đồng nghiên cứu và phát triển vi mạch bán dẫn, góp phần thúc đẩy sự phát triển của các kiến trúc hệ thống trên chip đa lõi hiệu năng cao và độ tin cậy vượt trội.

Trích đoạn nội dung tài liệu

VIETNAM NATIONAL UNIVERSITY HANOI UNIVERSITY OF ENGINEERING AND TECHNOLOGY THI-THUY NGUYEN COMMUNICATION CONTROL MECHANISM IN RECONFIGURABLE NETWORK-ON-CHIPS ARCHITECTURES MASTER’S THESIS OF ELECTRONICS – TELECOMMUNICATIONS TECHNOLOGY Hanoi - 2015 LUAN VAN CHAT LUONG download : add [e-mail] VIETNAM NATIONAL UNIVERSITY HANOI UNIVERSITY OF ENGINEERING AND TECHNOLOGY THI-THUY NGUYEN COMMUNICATION CONTROL MECHANISM IN RECONFIGURABLE NETWORK-ON-CHIPS ARCHITECTURES Branch: Electronics – Telecommunications Technology Major: Electronics Engineering Code: 60520203 MASTER’S THESIS OF ELECTRONICS – TELECOMMUNICATIONS TECHNOLOGY Supervisor: Assoc. Xuan-Tu Tran Hanoi - 2015 LUAN VAN CHAT LUONG download : add [e-mail] 1 AUTHORSHIP “I hereby declare that the work contained in this thesis is of my own and has not been previously submitted for a degree or diploma at this or any other higher education institution. To the best of my knowledge and belief, the thesis contains no materials previously published or written by another person except where due reference or acknowledgement is made.” Signature:……………………………………………… LUAN VAN CHAT LUONG download : add [e-mail] 2 TABLE OF CONTENTS AUTHORSHIP. 1 TABLE OF CONTENTS.

2 List of Figures. 5 List of Tables. 8 List of Abbreviations. 12 NETWORK-ON-CHIP.

Basic components of a NoC. Quality of the service. Communication mechanism in NoC. Definition and classification.

30 PROPOSED COMMUNICATION CONTROL MECHANISM IN RECONFIGURABLE NOCS ARCHITECTURES. Target reconfigurable NoC architectures. 30 LUAN VAN CHAT LUONG download : add luanvanchat@agmail. Proposed Communication control mechanism.

Tracking and replacing routing information mechanism. 41 ARCHITECTURE OF MODIFIED ROUTER AND NETWORK INTERFACE. Modified architecture for reconfigurable network router. 54 VERIFICATION, IMPLEMENTATION AND EVALUATION.

Verifying basic function of NI. Verifying the mechanism of tracking and replacing routing information. 68 LUAN VAN CHAT LUONG download : add luanvanchat@agmail. 70 LUAN VAN CHAT LUONG download : add [e-mail] 5 List of Figures Figure 1-1: An example architecture of a 2D mesh.

13 Figure 1-2: Popular NoC topologies: (a) ring and chordal ring; (b) fat-tree; butterfly fat-tree; (d) 2D-mesh; (e) 2D-torus; (f) 2D folded torus [5]. 14 Figure 1-3: Three frequent routing modes of NoC: (a) Store And Forward; (b) Virtual Cut Though; (c) Wormhole [5]. 16 Figure 1-4: Four popular buffering strategies of NoC: (a) Input queuing;(b) Output queuing;(c) Virtual output queuing;(d)Virtual channel priority input queuing [5]. 18 Figure 1-5: Deadlock example [5].

20 Figure 1-6: Separated buffer virtual channels are used to solve the deadlock problem. The data of one VC can use the physical link when the others one in the same port is stalled[4]. 20 Figure 1-7: An example of livelock. The ouside routers can’t reach the inside once because they are in deadlock [5].

21 Figure 1-8: The classification of NOC’s flow cotrol mechanisms. 22 Figure 1-9: Connection implementation of end-to-end flow control [13]. 24 Figure 1-10: NoC architecture with injection level flow control strategy [14]. 25 Figure 1-11: Router architecture [15].

26 Figure 1-12: Proposed idea of T-error [12]. 27 Figure 1-13: Logic level of T-error [12]. 27 Figure 2-1: RNOC router architecture [2]. 32 Figure 2-3: The prohibited router appears just before or just after the corner of the routing path [2].

33 Figure 2-4: Block diagram of proposed communicaiton mechanism. 34 Figure 2-5: Router-to-router/NI interface and send/accept protocol [23]. 35 Figure 2-6: A flow diagram of the tracking and replacing routing information mechansim. 37 Figure 2-7: Structure of header flit.

38 LUAN VAN CHAT LUONG download : add [e-mail] 6 Figure 2-8: Structue of body flit of a normal packet. 39 Figure 2-9: A structue of body flit of a special packet. 39 Figure 2-10: A structue of tail flit. 39 Figure 3-1: Micro-architecture of INPUT PORT of RNOC’s router [2].

42 Figure 3-2: Modifying the VC_Demux of the North input port. 43 Figure 3-3: Modifying the VC_Demux of the East input port. 44 Figure 3-4: Modifying the VC_Demux of the South input port. 44 Figure 3-5: Modifying the VC_Demux of the West input port.

44 Figure 3-6 : A architecture of NI. 45 Figure 3-7: C2R_buffer module. 46 Figure 3-8: C2R_controller module. 47 Figure 3-9: Flitizer module.

48 Figure 3-10: Routing table module. 49 Figure 3-11: Updating path module. 50 Figure 3-12: R2C_Buffer module.