Bối cảnh và vấn đề nghiên cứu

Sự phát triển của ngành công nghiệp vi mạch bán dẫn và kỹ thuật vi điện tử giữ vai trò nền tảng trong việc thúc đẩy các hệ thống xử lý số, thiết bị di động, hệ thống nhúng và mạng lưới vạn vật kết nối (IoT). Trong cấu trúc phần cứng của các hệ thống này, bộ nhớ là thành phần cốt lõi đảm nhiệm chức năng lưu trữ tập lệnh, dữ liệu xử lý tức thời và duy trì trạng thái vận hành của toàn mạch. Cùng với xu hướng thu nhỏ kích thước hình học của công nghệ chế tạo CMOS, việc tối ưu hóa mật độ tích hợp linh kiện, nâng cao tốc độ truy xuất và tiết giảm công suất tiêu thụ trở thành mục tiêu nghiên cứu hàng đầu.

Bộ nhớ truy cập ngẫu nhiên tĩnh (SRAM) có ưu thế vượt trội so với bộ nhớ truy cập ngẫu nhiên động (DRAM) nhờ cơ chế lưu trữ dữ liệu bằng mạch chốt bán dẫn tự giữ trạng thái, không cần chu kỳ nạp điện làm mới (refresh) định kỳ, từ đó mang lại tốc độ đọc/ghi dữ liệu nhanh chóng và độ ổn định cao. Tuy nhiên, việc lựa chọn cấu trúc ô nhớ phù hợp nhằm cân bằng giữa diện tích chip, độ trễ lan truyền tín hiệu, biên độ dự trữ nhiễu và công suất tiêu thụ luôn là thách thức kỹ thuật quan trọng. Đề tài "Thiết kế và mô phỏng bộ nhớ SRAM 32x32 theo công nghệ 90nm" được thực hiện bởi sinh viên Nguyễn Thành Trung và Ngô Minh Nhật dưới sự hướng dẫn của PGS. Phan Văn Ca tại Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh nhằm giải quyết các yêu cầu thiết kế này.

Mục tiêu và nhiệm vụ nghiên cứu của đề tài bao gồm:

  1. Nghiên cứu, mô phỏng và so sánh các thiết kế ô nhớ SRAM gồm 4T, 6T, 7T, 8T và 9T về ba chỉ số kỹ thuật: công suất tiêu thụ, độ dự trữ nhiễu (Static Noise Margin - SNM) và độ trễ tín hiệu để chọn ra cấu trúc ô nhớ tối ưu.
  2. Thiết kế và kiểm tra hoạt động đúng chức năng logic của các khối mạch ngoại vi bổ trợ gồm: mạch nạp trước (pre-charge), mạch giải mã địa chỉ 5 sang 32 (decoder), mạch đọc khuếch đại cảm nhận (sense amplifier) và mạch ghi dữ liệu (write driver).
  3. Thiết kế sơ đồ nguyên lý hoàn chỉnh cho bộ nhớ SRAM 32x32 (dung lượng 1024 bit) kết hợp ô nhớ tối ưu cùng các khối mạch ngoại vi kết nối.
  4. Thực hiện mô phỏng toàn diện bộ nhớ SRAM 32x32 trên phần mềm Cadence Virtuoso ở tiến trình công nghệ CMOS 90nm nhằm kiểm chứng độ chính xác trong các quá trình ghi và đọc dữ liệu đối với trạng thái logic "0" và "1".
  5. Thực hiện đo đạc định lượng độ trễ tín hiệu trong truy xuất dữ liệu, biên độ dự trữ nhiễu và tính toán công suất tiêu thụ của mạch trong quá trình hoạt động.

Đối tượng nghiên cứu là các cấu trúc ô nhớ SRAM (4T, 6T, 7T, 8T, 9T), các mạch ngoại vi kết nối và mảng bộ nhớ SRAM 32x32. Phạm vi nghiên cứu được giới hạn trong môi trường mô phỏng thiết kế sơ đồ nguyên lý mạch (schematic) và phân tích dạng sóng tín hiệu trên phần mềm Cadence Virtuoso theo thư viện công nghệ bán dẫn CMOS 90nm; không bao gồm thiết kế mặt nạ vi mạch (layout), đóng gói hay chế tạo bán dẫn vật lý. Quá trình thực hiện đề tài diễn ra từ ngày 19/02/2024 đến ngày 09/06/2024, bảo vệ ngày 25/06/2024.

Cơ sở lý thuyết và phương pháp

Đề tài vận dụng các cơ sở lý thuyết vi điện tử chuyên sâu về cấu trúc bộ nhớ SRAM và các phương pháp tính toán chỉ số hiệu năng mạch bán dẫn:

  • Khung lý thuyết về độ trễ tín hiệu: Độ trễ lan truyền tín hiệu ($t_{pd}$) được xác định là khoảng thời gian từ khi tín hiệu ngõ vào đạt 50% giá trị ổn định đến khi tín hiệu ngõ ra đạt 50% giá trị ổn định, tính theo công thức: $$t_{pd} = \frac{t_{pdf} + t_{pdr}}{2}$$ Trong đó $t_{pdr}$ là độ trễ chuyển mức áp từ thấp lên cao và $t_{pdf}$ là độ trễ chuyển mức áp từ cao xuống thấp. Tốc độ cạnh xung trung bình được xác định qua $t_{rf} = (t_r + t_f)/2$ dựa trên thời gian tăng $t_r$ và giảm $t_f$ trong khoảng 20% đến 80% biên độ ổn định.
  • Khung lý thuyết về công suất tiêu thụ: Công suất tức thời được tính bởi $p(t) = i(t) \cdot V(t)$. Năng lượng tiêu thụ $E = \int_0^T p(t)dt$ và công suất tiêu thụ trung bình $P_{avg} = \frac{1}{T} \int_0^T p(t)dt$. Tổng công suất tiêu tán trong mạch CMOS ($P_{total}$) được phân rã thành công suất động ($P_{dynamic} = P_{switching} + P_{shortcircuit}$) sinh ra do nạp xả tải điện dung cùng dòng ngắn mạch, và công suất tĩnh ($P_{static}$) sinh ra do dòng rò lớp điện môi, rò dưới ngưỡng và rò khuếch tán.
  • Khung lý thuyết về độ dự trữ nhiễu (Noise Margin): Thể hiện mức điện áp nhiễu cực đại ở ngõ vào mà không làm thay đổi trạng thái logic ngõ ra. Biên độ nhiễu mức thấp ($NML$) và mức cao ($NMH$) được xác định từ đặc tuyến truyền đạt điện áp VTC (Voltage Transfer Characteristics) của cổng đảo: $$NML = V_{IL} - V_{OL}$$ $$NMH = V_{OH} - V_{IH}$$ Trong đó $V_{IL}, V_{OL}, V_{IH}, V_{OH}$ lần lượt là các mức điện áp ngưỡng ngõ vào và ngõ ra ở trạng thái thấp và cao. Biên độ dự trữ nhiễu trong hoạt động ghi (WSNM) và hoạt động đọc (RSNM) được trích xuất từ biểu đồ VTC.
  • Phương pháp nghiên cứu thực tế:
    • Phương pháp thiết kế mạch vi điện tử: Tính toán, lựa chọn thông số kích thước hình học kênh dẫn ($W/L$) cho từng transistor nMOS và pMOS nhằm đảm bảo tỷ số dẫn điện và khả năng cân bằng trạng thái logic.
    • Phương pháp mô phỏng thực nghiệm: Thiết lập sơ đồ nguyên lý trên Cadence Virtuoso, cấu hình các nguồn kích xung (pulse stimulus), thực hiện phân tích quá độ (transient analysis) và trích xuất đặc tuyến DC trên công nghệ CMOS 90nm.
  • Nguồn dữ liệu: Dữ liệu thông số công nghệ CMOS 90nm và các dữ liệu đối sánh từ các công trình nghiên cứu trước (Phạm Văn Khoa & Nguyễn Duy Thông; Võ Thanh Trí; Mansi S. Wagh & Sangeeta Parshionikar).

Thiết kế và triển khai

Hệ thống bộ nhớ SRAM 32x32 được xây dựng từ việc tích hợp mảng ô nhớ ma trận cùng 4 khối mạch chức năng ngoại vi đồng bộ:

  • Khối mạch nạp trước (Pre-charge): Gồm 3 transistor pMOS ($Q_1, Q_2, Q_3$). Khi tín hiệu điều khiển $\text{PRE} = 0$, $Q_1$ và $Q_2$ dẫn dòng nạp hai đường bit line (BL) và bit line bar (BLB) lên mức điện áp nguồn ($V_{DD}$). Transistor $Q_3$ mắc giữa BL và BLB đảm nhận vai trò cân bằng điện áp giữa hai đường, chuẩn bị trạng thái ổn định cho chu kỳ đọc hoặc ghi kế tiếp.
  • Khối mạch giải mã địa chỉ 5 sang 32 (Decoder 5-to-32): Cấu trúc giải mã phân tầng gồm 1 bộ giải mã 2 sang 4 kết nối điều khiển 4 bộ giải mã 3 sang 8. Khối có 5 ngõ vào lựa chọn ($I_0 \div I_4$) và chân cho phép Enable (EN) tích cực mức cao. Khi $\text{EN} = 1$, một trong 32 đường word line ($WL_0 \div WL_{31}$) sẽ được kích lên mức cao để chọn hàng ô nhớ tương ứng.
  • Khối mạch ghi (Write Driver): Nhận tín hiệu điều khiển ghi Write Enable (WE) và dữ liệu ngõ vào DATA. Khối sử dụng 2 cổng logic AND cùng 1 cổng NOT để điều khiển các transistor kéo đường BL hoặc BLB xuống đất. Khi $\text{WE} = 1$, nếu $\text{DATA} = 1$ thì $\text{BL} = 1, \text{BLB} = 0$ (ghi $Q = 1, QB = 0$); nếu $\text{DATA} = 0$ thì $\text{BL} = 0, \text{BLB} = 1$ (ghi $Q = 0, QB = 1$). Khi $\text{WE} = 0$, mạch ghi giữ nguyên trạng thái đường bit.
  • Khối mạch đọc khuếch đại cảm nhận (Sense Amplifier): Sử dụng cấu trúc khuếch đại vi sai gồm cặp transistor vi sai $M_1, M_2$ nối với BL và BLB, tải gương dòng $M_3, M_4$, transistor nguồn dòng $M_5$ (kích hoạt khi $\text{RE} = 1$) và một cổng đảo inverter ngõ ra OUT. Khối cảm nhận sự chênh lệch điện áp nhỏ giữa BL và BLB để khuếch đại và xác định giá trị bit lưu trữ.
  • Cấu trúc các ô nhớ SRAM:
    • SRAM 4T: Gồm 2 pMOS ($M_3, M_4$) làm tải lưu trữ và 2 nMOS ($M_1, M_2$) làm cổng truy cập điều khiển bởi đường WL. Kích thước kênh dẫn thiết lập: $W_{nMOS} = 120\text{ nm}, W_{pMOS} = 360\text{ nm}, L = 100\text{ nm}$.
    • SRAM 6T: Gồm 2 bộ inverter mắc chéo phản hồi dương ($M_3-M_5$ và $M_4-M_6$) cùng 2 nMOS truy cập ($M_1, M_2$). Kích thước: $W_{NM2, NM3} = 120\text{ nm}, W_{NM0, NM1} = 240\text{ nm}, W_{PM0, PM1} = 120\text{ nm}, L = 100\text{ nm}$.
    • SRAM 7T: Mở rộng từ cấu trúc 6T bằng việc bổ sung transistor NM4 ($W = 240\text{ nm}, L = 100\text{ nm}$) nối tiếp xuống đất nhằm cách ly tiếp địa và giảm thiểu dòng rò ở chế độ chờ ($\text{WL} = 0$).
    • SRAM 8T: Cấu trúc lưu trữ 6T kết hợp bổ sung 2 transistor nMOS ($M_5, M_6$) cho nhánh đọc riêng biệt điều khiển bởi đường Read Word Line (RWL) và Read Bit Line (RBL), tránh hiện tượng xáo trộn dữ liệu khi đọc.
    • SRAM 9T: Cấu trúc chốt bổ sung 2 pMOS ($P_3, P_4$) luôn dẫn để ổn định điện áp đọc và 1 nMOS ($N_5$) hạ áp nguồn nhằm tránh việc đảo bit ngoài ý muốn khi đọc tín hiệu yếu.

Nội dung chính theo từng chương

Chương 1: Tổng quan

Chương 1 giới thiệu vai trò của ngành sản xuất vi mạch bán dẫn và bộ nhớ SRAM trong bối cảnh phát triển của các hệ thống xử lý số và thiết bị IoT. Tác giả phân tích sự khác biệt giữa các họ bộ nhớ ROM, DRAM và SRAM; chỉ ra ưu điểm không cần làm mới và tốc độ truy xuất cao của SRAM. Chương này tổng thuật ba công trình nghiên cứu tiêu biểu: nghiên cứu của Phạm Văn Khoa và Nguyễn Duy Thông (2012) về ô nhớ 6T và 8T trên công nghệ TSMC 90nm; nghiên cứu của Võ Thanh Trí (2014) về bộ nhớ SRAM 32KB trên công nghệ UMC 90nm; và nghiên cứu của Mansi S. Wagh cùng Sangeeta Parshionikar về bộ nhớ SRAM 8x8. Qua đó, tác giả chỉ ra các khoảng trống nghiên cứu và xác lập mục tiêu, phương pháp, giới hạn cùng bố cục 5 chương của đồ án.

Chương 2: Cơ sở lý thuyết

Chương 2 trình bày có hệ thống các khái niệm và nguyên lý hoạt động của SRAM đồng bộ và không đồng bộ. Tác giả định nghĩa chi tiết các công thức toán học và mô hình mạch để tính toán độ trễ lan truyền tín hiệu ($t_{pd}$), tốc độ cạnh xung ($t_{rf}$), công suất tức thời $p(t)$, năng lượng tiêu thụ $E$, công suất tiêu thụ trung bình $P_{avg}$ và các thành phần công suất tĩnh/động trong mạch tích hợp CMOS. Đồng thời, chương này phân tích khái niệm biên độ dự trữ nhiễu mức thấp ($NML$) và mức cao ($NMH$) thông qua đặc tuyến VTC của bộ biến tần CMOS, làm cơ sở lý thuyết cho việc đo đạc chỉ số WSNM và RSNM.

Chương 3: Thiết kế

Chương 3 thiết lập yêu cầu kỹ thuật và hiện thực hóa sơ đồ nguyên lý của các khối chức năng. Tác giả trình bày cấu tạo và nguyên lý của khối nạp trước 3 pMOS, khối giải mã 5 sang 32 (ghép nối từ 1 khối giải mã 2-4 và 4 khối giải mã 3-8, kèm bảng chân trị và phương trình logic ngõ ra), khối mạch ghi Write Driver và khối khuếch đại cảm nhận đọc Sense Amplifier. Bên cạnh đó, chương này phân tích chi tiết cấu tạo transistor, cơ chế đọc và cơ chế ghi của 5 dạng ô nhớ SRAM (4T, 6T, 7T, 8T, 9T) và thiết lập sơ đồ kết nối tổng thể mảng nhớ SRAM 32x32 gồm 1024 ô nhớ.

Chương 4: Kết quả

Chương 4 cung cấp kết quả mô phỏng dạng sóng trên Cadence Virtuoso cho từng ô nhớ, từng khối mạch ngoại vi và toàn bộ mảng nhớ SRAM 32x32. Trong hoạt động ghi của ô nhớ 4T, dạng sóng kiểm chứng chính xác các khoảng thời gian kích hoạt WL (0-140ns, 280-420ns) và lưu trạng thái khi WL ngắt (140-280ns, 420-500ns); đo đạc độ trễ chuyển mức thấp-cao $t_{pdr} = 14\text{ ns}$, cao-thấp $t_{pdf} = 88\text{ ns}$ và độ trễ lan truyền $t_{pd} = 51\text{ ns}$. Chương này trình bày kết quả kiểm thử dạng sóng và công suất của khối nạp trước, khối ghi, khối đọc, khối giải mã 5-32, mạch SRAM 1-bit hoàn chỉnh và mảng bộ nhớ SRAM 32x32 với các dạng sóng ngõ vào/ngõ ra đáp ứng chính xác yêu cầu logic.

Chương 5: Kết luận và hướng phát triển

Chương 5 đúc kết toàn bộ kết quả đạt được của đồ án: thiết kế thành công mảng nhớ SRAM 32x32 cùng các khối chức năng ngoại vi trên công nghệ CMOS 90nm; kiểm chứng chính xác hoạt động đọc/ghi dữ liệu và đo đạc các chỉ số độ trễ, công suất và độ dự trữ nhiễu. Tác giả đồng thời chỉ ra các hạn chế còn tồn tại về phạm vi mô phỏng và đề xuất các hướng phát triển tiếp theo để nâng cao tính ứng dụng thực tiễn của đề tài.

Kết quả và đóng góp

Kết quả kỹ thuật chính

  • Thiết kế và mô phỏng thành công 5 cấu trúc ô nhớ SRAM (4T, 6T, 7T, 8T, 9T) trên tiến trình 90nm với kích thước kênh dẫn cụ thể.
  • Kiểm chứng hoạt động ghi dữ liệu của ô nhớ SRAM 4T với số liệu trích xuất:
    • Độ trễ chuyển mức áp từ thấp lên cao: $t_{pdr} = 14\text{ ns}$
    • Độ trễ chuyển mức áp từ cao xuống thấp: $t_{pdf} = 88\text{ ns}$
    • Độ trễ lan truyền trung bình: $t_{pd} = 51\text{ ns}$
  • Đóng gói và kiểm thử hoạt động chính xác của các khối ngoại vi: mạch nạp trước 3 pMOS, mạch giải mã 5 sang 32 tích cực mức cao, mạch ghi dữ liệu và mạch đọc khuếch đại vi sai.
  • Hoàn thiện tích hợp hệ thống bộ nhớ SRAM 32x32 (1024 bit) và mô phỏng thành công quá trình ghi và đọc các mức logic "0" và "1".

Bảng tổng hợp cấu trúc và thông số kích thước ô nhớ

Cấu trúc ô nhớ Số transistor Kích thước Transistor nMOS ($W/L$) Kích thước Transistor pMOS ($W/L$) Đặc điểm cấu tạo / Chức năng riêng biệt
SRAM 4T 4 $W = 120\text{ nm}, L = 100\text{ nm}$ $W = 360\text{ nm}, L = 100\text{ nm}$ 2 pMOS tải lưu trữ, 2 nMOS cổng truy cập
SRAM 6T 6 $W_{NM2, NM3} = 120\text{ nm}, W_{NM0, NM1} = 240\text{ nm}, L = 100\text{ nm}$ $W_{PM0, PM1} = 120\text{ nm}, L = 100\text{ nm}$ Mạch chốt 2 cổng đảo CMOS phản hồi dương
SRAM 7T 7 Kích thước cơ bản như 6T ($L = 100\text{ nm}$) Kích thước cơ bản như 6T ($L = 100\text{ nm}$) Bổ sung NM4 ($W = 240\text{ nm}$) cách ly đất giảm dòng rò ở chế độ chờ
SRAM 8T 8 Kích thước cơ bản như 6T ($L = 100\text{ nm}$) Kích thước cơ bản như 6T ($L = 100\text{ nm}$) Bổ sung NM4, NM5 tách riêng nhánh đọc qua đường RWL và RBL
SRAM 9T 9 Kích thước cơ bản như 6T ($L = 100\text{ nm}$) Kích thước cơ bản như 6T ($L = 100\text{ nm}$) Bổ sung PM2, PM3 luôn dẫn ổn định đọc và NM4 hạ áp nguồn

Bảng trạng thái hoạt động của mạch ghi SRAM

Ngõ vào WE Ngõ vào DATA Ngõ ra BL Ngõ ra BLB Trạng thái nút lưu trữ
0 X (Tùy định) Q QB Không đổi (Duy trì trạng thái trước đó)
1 0 0 1 Ghi bit "0" ($Q = 0, QB = 1$)
1 1 1 0 Ghi bit "1" ($Q = 1, QB = 0$)

Đóng góp so với các nghiên cứu trước

  • Mở rộng phạm vi khảo sát và phân tích so sánh từ 4T đến 9T, thay vì chỉ giới hạn ở việc so sánh hai cấu trúc 6T và 8T như công trình của Phạm Văn Khoa và Nguyễn Duy Thông (2012).
  • Khắc phục hạn chế của nghiên cứu Võ Thanh Trí (2014) bằng việc trình bày chi tiết phương thức hoạt động, độ trễ tín hiệu và độ dự trữ nhiễu của từng cấu trúc ô nhớ cơ sở.
  • Mở rộng quy mô thiết kế và đối sánh so với công trình của Mansi S. Wagh và Sangeeta Parshionikar (vốn chỉ dừng lại ở quy mô mảng 8x8 dùng ô nhớ 6T).

Hạn chế và hướng nghiên cứu tiếp

  • Hạn chế:
    • Đề tài chỉ dừng lại ở phạm vi thiết kế sơ đồ nguyên lý (schematic) và mô phỏng chức năng trên phần mềm Cadence Virtuoso; chưa thực hiện thiết kế mặt nạ vi mạch (layout) và chưa trích xuất các thông số ký sinh RC đường dây.
    • Chưa tiến hành chế tạo phần cứng thực tế (tape-out/fabrication) và đo đạc thực nghiệm trên chip vật lý.
  • Hướng nghiên cứu tiếp:
    • Triển khai thiết kế layout hoàn chỉnh cho mảng SRAM 32x32 và các khối ngoại vi, thực hiện kiểm tra luật thiết kế DRC, LVS và mô phỏng sau đóng gói (post-layout simulation).
    • Mở rộng quy mô dung lượng bộ nhớ lên các kích thước lớn hơn (64x64, 128x128 hoặc cấp độ Kilobyte).
    • Thử nghiệm trên các tiến trình công nghệ CMOS tiên tiến hơn (như 65nm, 45nm, 28nm hoặc FinFET) để đánh giá khả năng tối ưu hóa diện tích và năng lượng.

Giá trị tham khảo

  • Đối tượng sử dụng: Sinh viên, học viên cao học và kỹ sư thuộc các ngành Công nghệ Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Máy tính, Thiết kế Vi mạch và Công nghệ Bán dẫn.
  • Phần nội dung có giá trị tham khảo cao:
    • Phương pháp thiết kế và ghép nối phân tầng bộ giải mã 5 sang 32 từ các khối 2 sang 4 và 3 sang 8.
    • Cấu trúc chi tiết và nguyên lý hoạt động của mạch nạp trước 3 pMOS, mạch đọc khuếch đại cảm nhận vi sai và mạch ghi logic.
    • Quy trình mô phỏng, trích xuất đặc tuyến VTC và phương pháp tính toán độ trễ lan truyền, công suất tiêu thụ trên phần mềm Cadence Virtuoso.

Câu hỏi thường gặp

1. Bộ nhớ SRAM được thiết kế trong đồ án có quy mô tổ chức và dung lượng lưu trữ là bao nhiêu?
Bộ nhớ được thiết kế theo cấu trúc ma trận 32 hàng x 32 cột ô nhớ, cung cấp tổng dung lượng lưu trữ là 1024 bit (1 Kbit), phối hợp hoạt động cùng bộ giải mã địa chỉ hàng 5 sang 32 và các mạch nạp trước, mạch đọc, mạch ghi thông qua các đường bit line và word line.

2. Khối giải mã địa chỉ 5 sang 32 được cấu tạo như thế nào?
Khối giải mã 5 sang 32 được ghép nối phân tầng từ 1 bộ giải mã 2 sang 4 và 4 bộ giải mã 3 sang 8. Mạch nhận 5 ngõ vào địa chỉ ($I_0 \div I_4$) và 1 chân cho phép Enable (EN) tích cực mức cao để kích hoạt chính xác 1 trong 32 ngõ ra word line.

3. Cấu trúc ô nhớ SRAM 7T có điểm gì cải tiến so với cấu trúc SRAM 6T truyền thống?
Cấu trúc SRAM 7T bổ sung thêm 1 transistor nMOS (NM4 với $W = 240\text{ nm}, L = 100\text{ nm}$) nối tiếp ở nhánh nối đất. Transistor này giúp cách ly ô nhớ với đất khi tín hiệu đường $\text{WL} = 0$, giúp triệt giảm đáng kể dòng rò ở chế độ chờ (standby).

4. Kết quả đo đạc độ trễ lan truyền trong hoạt động ghi của ô nhớ SRAM 4T là bao nhiêu?
Kết quả mô phỏng ghi nhận độ trễ từ mức thấp lên cao $t_{pdr} = 14\text{ ns}$, độ trễ từ mức cao xuống thấp $t_{pdf} = 88\text{ ns}$, mang lại độ trễ lan truyền trung bình $t_{pd} = 51\text{ ns}$.

5. Nguyên lý hoạt động của khối mạch nạp trước (Pre-charge) là gì?
Khối gồm 3 transistor pMOS ($Q_1, Q_2, Q_3$). Khi tín hiệu $\text{PRE} = 0$, $Q_1$ và $Q_2$ dẫn nguồn $V_{DD}$ để đẩy hai đường BL và BLB lên mức điện áp cao, trong khi $Q_3$ cân bằng mức điện áp giữa hai đường nhằm đảm bảo trạng thái ổn định trước chu kỳ truy xuất.

Kết luận

Đồ án đã hoàn thành việc thiết kế và mô phỏng hệ thống bộ nhớ SRAM 32x32 trên tiến trình công nghệ CMOS 90nm bằng phần mềm Cadence Virtuoso. Công trình phân tích có hệ thống 5 cấu trúc ô nhớ từ 4T đến 9T, đồng thời thiết kế và đóng gói thành công các khối ngoại vi gồm mạch nạp trước, mạch giải mã 5-32, mạch ghi và mạch đọc cảm nhận vi sai. Toàn bộ mảng nhớ 1024 bit vận hành chính xác theo đúng chức năng logic đọc/ghi, cung cấp các dữ liệu định lượng cụ thể về độ trễ và công suất, tạo tài liệu tham khảo kỹ thuật trong thiết kế vi mạch bán dẫn.