Thiết Kế Bộ Xử Lý RISC-V Hỗ Trợ Chế Độ Giám Sát

Khóa luận trình bày thiết kế bộ xử lý RISC-V hỗ trợ chế độ giám sát, ứng dụng trong kỹ thuật máy tính, nâng cao hiệu suất và bảo mật hệ thống.

• Tác giả: Ngô Hoài Phong
• Người hướng dẫn: ThS. Hồ Ngọc Diễm
• Trường học: Đại học Quốc gia TP. Hồ Chí Minh
• Chuyên ngành: Kỹ sư ngành Kỹ thuật Máy tính
• Đề tài: Thiết Kế Bộ Xử Lý RISC-V Hỗ Trợ Chế Độ Giám Sát
• Loại tài liệu: Khóa luận tốt nghiệp
• Năm xuất bản: 2021
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: TONG QUAN DE TAI
• 1.1. Tổng quan tình hình nghiên cứu
• 1.1.1. Tình hình nghiên cứu ngoài nước
• 1.1.2. Tình hình nghiên cứu trong nước
• 1.2. Mục tiêu đề tài
• 1.2.1. Mục tiêu tổng quát
• 1.2.2. Mục tiêu chỉ tiết
• 1.3. Phương pháp nghiên cứu
• 1.4. Các nội dung chính và giới hạn của đề tài
• 1.4.1. Thiết kế datapath
• 1.4.2. Thiết kế control unit
• 1.4.3. Thiết kế các khối xử lý ngoại lệ
• 1.4.4. Thiết kế khối tạo Timer Interrupt
• 1.4.5. Mô phỏng hệ thống trên ModelSim
• 1.4.6. Hiện thực và kiểm tra bộ xử lý trên FPGA
• 1.5. Kế hoạch thực hiện
• 2. CHƯƠNG 2: CHẾ ĐỘ ĐẶC QUYỀN
• 2.1. Bộ xử lý hai chế độ
• 2.2. Trạng thái hoạt động của bộ xử lý hai chế độ
• 2.3. Các định dạng lệnh thuộc kiến trúc RISC-V
• 2.4. Chức năng các lệnh RV32I và lệnh hệ thống
• 2.5. Kỹ thuật pipeline
• 2.5.1. Các vấn đề của pipeline
• 2.5.1.1. Xung đột cấu trúc (Structural hazard)
• 2.5.1.2. Xung đột dữ liệu (Data hazard)
• 2.5.1.3. Xung đột điều khiển (Control/Branch hazard)
• 3. CHƯƠNG 3: THIẾT KẾ HỆ THỐNG
• 3.1. Thiết kế hệ thống tổng quát
• 3.2. Thiết kế hệ thống chi tiết
• 3.2.1. Khối Program Counter
• 3.2.2. Khối Instruction Memory
• 3.2.3. Khối Register File
• 3.2.4. Khối Sign extend
• 3.2.5. Khối ALU control
• 3.2.6. Khối Data Memory
• 3.2.7. Khối Branch COMP
• 3.2.8. Khối Branch control
• 3.2.9. Các khối xử lý dành cho pipeline
• 3.2.9.1. Khối Hazard Detection Unit (HDU)
• 3.2.9.2. Khối Branch Forward Unit
• 3.2.9.3. Khối id bypass
• 3.2.9.4. Các thanh ghi pipeline
• 3.2.10. Các khối xử lý ngoại lệ
• 3.2.10.1. Khối Reason Exceptions
• 3.2.10.2. Khối System Register File
• 3.2.10.3. Khối PC_handling_exc_addr
• 3.2.10.4. Khối PC_return_addr
• 3.2.10.5. Khối Control Unit
• 4. CHƯƠNG 4: MÔ PHỎNG VÀ ĐÁNH GIÁ KẾT QUẢ
• 4.1. Bộ chương trình kiểm tra ngoại lệ
• 4.2. Giai đoạn trước tổng hợp luận lý
• 4.3. Giai đoạn sau tổng hợp luận lý
• 4.4. Giai đoạn hiện thực trên FPGA
• 4.5. Kiểm tra trên FPGA với bộ test_1
• 4.6. Kiểm tra trên FPGA với bộ test_2
• 4.7. So sánh kết quả thực thi 3 giai đoạn mô phỏng
• 4.8. So sánh kết quả với các nghiên cứu đã thực hiện
• TÀI LIỆU THAM KHẢO
• DANH MỤC HÌNH
• DANH MỤC BẢNG
• DANH MỤC TỪ VIẾT TẮT
• TÓM TẮT KHÓA LUẬN

Tóm tắt

I. Tổng quan về thiết kế bộ xử lý RISC V hỗ trợ chế độ giám sát

Bộ xử lý RISC-V là một kiến trúc mở, đang thu hút sự quan tâm lớn từ cộng đồng nghiên cứu và phát triển. Thiết kế bộ xử lý này không chỉ giúp tối ưu hóa hiệu suất mà còn hỗ trợ chế độ giám sát, một yếu tố quan trọng trong việc bảo mật và quản lý tài nguyên hệ thống. Việc tích hợp chế độ giám sát vào bộ xử lý RISC-V mở ra nhiều cơ hội cho các ứng dụng trong lĩnh vực IoT và hệ thống nhúng.

1.1. Tình hình nghiên cứu RISC V trên thế giới

Nghiên cứu về RISC-V đã phát triển mạnh mẽ, với nhiều công trình nổi bật. Một trong số đó là nghiên cứu của Sandro Pinto và Cesare Garlati vào năm 2019, tập trung vào việc xử lý ngoại lệ trong chế độ người dùng cho hệ điều hành FreeRTOS.

1.2. Tình hình nghiên cứu RISC V tại Việt Nam

Tại Việt Nam, nghiên cứu về RISC-V còn khá mới mẻ. Năm 2020, sinh viên An Xuân Tuấn đã thiết kế bộ xử lý 32 bit hỗ trợ chế độ giám sát, tuy nhiên vẫn còn nhiều hạn chế về tần số hoạt động.

II. Vấn đề và thách thức trong thiết kế bộ xử lý RISC V

Mặc dù RISC-V có nhiều ưu điểm, nhưng việc thiết kế bộ xử lý hỗ trợ chế độ giám sát gặp phải nhiều thách thức. Các vấn đề như xung đột dữ liệu, xung đột điều khiển và hiệu suất hoạt động cần được giải quyết để đảm bảo tính khả thi và hiệu quả của bộ xử lý.

2.1. Xung đột dữ liệu trong thiết kế

Xung đột dữ liệu xảy ra khi nhiều lệnh cố gắng truy cập cùng một tài nguyên. Điều này có thể làm giảm hiệu suất của bộ xử lý, đặc biệt trong các ứng dụng yêu cầu xử lý nhanh.

2.2. Xung đột điều khiển và giải pháp

Xung đột điều khiển xảy ra khi có sự không đồng bộ giữa các lệnh. Việc áp dụng kỹ thuật pipeline có thể giúp giảm thiểu vấn đề này, nhưng cũng cần có các biện pháp xử lý thích hợp.

III. Phương pháp thiết kế bộ xử lý RISC V hỗ trợ chế độ giám sát

Để thiết kế bộ xử lý RISC-V hỗ trợ chế độ giám sát, cần áp dụng các phương pháp nghiên cứu tài liệu, thiết kế và mô phỏng. Việc sử dụng FPGA trong quá trình thiết kế giúp kiểm tra và tối ưu hóa hiệu suất của bộ xử lý.

3.1. Nghiên cứu lý thuyết kiến trúc RISC V

Nghiên cứu lý thuyết về kiến trúc RISC-V là bước đầu tiên quan trọng. Điều này bao gồm việc tìm hiểu các lệnh cơ bản và cách thức hoạt động của chế độ giám sát.

3.2. Thiết kế và mô phỏng trên FPGA

Sử dụng FPGA cho phép mô phỏng và kiểm tra thiết kế một cách hiệu quả. Việc này giúp phát hiện sớm các lỗi và tối ưu hóa hiệu suất trước khi triển khai thực tế.

IV. Ứng dụng thực tiễn của bộ xử lý RISC V hỗ trợ chế độ giám sát

Bộ xử lý RISC-V hỗ trợ chế độ giám sát có nhiều ứng dụng thực tiễn trong các lĩnh vực như IoT, hệ thống nhúng và bảo mật. Việc tích hợp chế độ giám sát giúp cải thiện khả năng quản lý tài nguyên và bảo vệ dữ liệu.

4.1. Ứng dụng trong IoT

Trong lĩnh vực IoT, bộ xử lý RISC-V có thể được sử dụng để phát triển các thiết bị thông minh, giúp tối ưu hóa hiệu suất và bảo mật thông tin.

4.2. Ứng dụng trong hệ thống nhúng

Bộ xử lý này cũng có thể được áp dụng trong các hệ thống nhúng, nơi yêu cầu tính linh hoạt và khả năng xử lý cao.

V. Kết luận và tương lai của bộ xử lý RISC V

Bộ xử lý RISC-V hỗ trợ chế độ giám sát đang mở ra nhiều cơ hội cho nghiên cứu và phát triển. Với sự phát triển không ngừng của công nghệ, tương lai của bộ xử lý này hứa hẹn sẽ mang lại nhiều giá trị cho ngành công nghiệp.

5.1. Tương lai của RISC V trong ngành công nghiệp

RISC-V có tiềm năng lớn trong việc phát triển các sản phẩm công nghệ mới, đặc biệt trong bối cảnh nhu cầu về bảo mật và hiệu suất ngày càng cao.

5.2. Hướng nghiên cứu tiếp theo

Các nghiên cứu tiếp theo có thể tập trung vào việc cải thiện hiệu suất và khả năng mở rộng của bộ xử lý, cũng như tích hợp thêm các tính năng mới.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Kiến trúc tập lệnh RISC-V (Reduced Instruction Set Computer V) là một chuẩn kiến trúc tập lệnh mở (Open-source ISA) phát triển trên các nguyên lý tính toán tập lệnh rút gọn, thu hút sự quan tâm lớn trong nghiên cứu và công nghiệp vi mạch. Tại thời điểm năm 2021, các nghiên cứu và triển khai bộ vi xử lý dựa trên RISC-V tại Việt Nam còn ở giai đoạn đầu, đặc biệt là các thiết kế kết hợp đồng thời cấu trúc đường ống (pipeline), chế độ đặc quyền giám sát (Supervisor Mode) và cơ chế xử lý ngoại lệ (exception/interrupt handling).

Tổng quan tình hình nghiên cứu được tác giả khảo sát gồm hai nhóm:

• Nghiên cứu quốc tế: Công trình của Sandro Pinto và Cesare Garlati (2019) nghiên cứu cơ chế xử lý ngoại lệ ở chế độ người dùng (User Mode Interrupt) trên hệ điều hành thời gian thực FreeRTOS cho bộ xử lý MultiZone nhằm bảo mật các thiết bị IoT sử dụng RISC-V, tuy nhiên chỉ giới hạn xử lý ở chế độ người dùng.
• Nghiên cứu trong nước: Đề tài của tác giả An Xuân Tuấn (2020) đã thiết kế bộ xử lý RISC-V 32-bit hỗ trợ chế độ giám sát, thực thi đúng 37 lệnh thuộc tập lệnh RV32I, các lệnh hệ thống và xử lý ngoại lệ. Điểm hạn chế chính của công trình này là kiến trúc dạng đơn chu kỳ (single-cycle), dẫn đến tần số hoạt động còn thấp và hiệu suất chưa tối ưu.

Mục tiêu nghiên cứu của khóa luận được xác định cụ thể như sau:

1. Mục tiêu tổng quát: Thiết kế bộ xử lý 32-bit áp dụng kỹ thuật đường ống (Pipeline) 5 tầng dựa trên kiến trúc tập lệnh RISC-V, tích hợp các khối chức năng hỗ trợ chế độ đặc quyền giám sát và cơ chế xử lý ngoại lệ.
2. Mục tiêu chi tiết:
   • Mục tiêu 1: Thực thi 37 lệnh cơ bản thuộc tập lệnh RV32I và lệnh gọi môi trường ECALL ở chế độ người dùng (User Mode); thực thi 37 lệnh RV32I, lệnh ECALL cùng 6 lệnh hệ thống truy xuất thanh ghi điều khiển và trạng thái (CSRRW, CSRRS, CSRRC, CSRRWI, CSRRSI, CSRRCI) và lệnh trả về từ chế độ giám sát (SRET) ở chế độ giám sát (Supervisor Mode).
   • Mục tiêu 2: Xử lý đầy đủ 4 loại ngoại lệ gồm: ngắt phần mềm (software interrupt), ngắt bộ định thời (timer interrupt), lệnh chuyển chế độ (ECALL) và các lệnh bất hợp pháp (illegal instructions). Bộ xử lý tự động chuyển sang chế độ giám sát khi có ngoại lệ và khôi phục trạng thái bằng lệnh SRET.
   • Mục tiêu 3: Hiện thực và đánh giá thiết kế theo luồng thiết kế Altera FPGA Design Flow qua 3 giai đoạn: trước tổng hợp luận lý trên ModelSim, sau tổng hợp luận lý trên Quartus/ModelSim, và kiểm tra phần cứng thực tế trên kit FPGA Altera DE2; hướng tới mục tiêu tần số hoạt động 50 MHz.
   • Mục tiêu 4: Phân tích, đánh giá và so sánh kết quả thực nghiệm với các công trình nghiên cứu tiền nhiệm.

Đối tượng nghiên cứu là vi kiến trúc bộ xử lý 32-bit pipeline hỗ trợ tập lệnh RV32I, kiến trúc đặc quyền chế độ giám sát và khối bẫy lỗi/xử lý ngoại lệ. Phạm vi nghiên cứu được thực hiện tại Khoa Kỹ thuật Máy tính, Trường Đại học Công nghệ Thông tin – ĐHQG TP.HCM từ ngày 08/03/2021 đến ngày 25/06/2021, giới hạn trong phạm vi hiện thực bộ xử lý hỗ trợ 2 chế độ đặc quyền (User Mode và Supervisor Mode) trên nền tảng phần cứng FPGA Altera DE2.

Cơ sở lý thuyết và phương pháp

Khóa luận xây dựng trên các nền tảng lý thuyết và chuẩn kỹ thuật sau:

• Kiến trúc tập lệnh RISC-V (RV32I): Tập lệnh 32-bit gồm 37 lệnh cơ bản phân chia theo 6 định dạng chuẩn: R-type (thao tác thanh ghi), I-type (tức thời và nạp dữ liệu), S-type (lưu dữ liệu), SB-type (rẽ nhánh có điều kiện), U-type (hằng số tức thời 20-bit cao), UJ-type (nhảy không điều kiện).
• Kiến trúc đặc quyền RISC-V: Chuẩn RISC-V định nghĩa 4 cấp độ đặc quyền: Chế độ người dùng (User Mode - UM), Chế độ giám sát (Supervisor Mode - SM), Chế độ siêu giám sát (Hypervisor Mode - HM), và Chế độ máy (Machine Mode - MM). Nghiên cứu tập trung vào mô hình 2 chế độ:
  • User Mode (UM): Thực thi phần mềm ứng dụng thông qua Giao diện nhị phân ứng dụng (Application Binary Interface - ABI), không có quyền truy cập trực tiếp vào tài nguyên hệ thống hoặc thực thi lệnh đặc quyền.
  • Supervisor Mode (SM): Thực thi nhân hệ điều hành thông qua Giao diện nhị phân chế độ giám sát (Supervisor Binary Interface - SBI) và Môi trường thực thi giám sát (Supervisor Execution Environment - SEE), quản lý tài nguyên phần cứng, định tuyến và xử lý ngoại lệ.
• Hệ thống thanh ghi điều khiển và trạng thái (CSR - Control and Status Registers): Quản lý trạng thái bẫy lỗi gồm: sstatus (Supervisor Status Register), sie (Supervisor Interrupt Enable Register), stvec (Supervisor Trap Vector Base Address Register), sepc (Supervisor Exception Program Counter), scause (Supervisor Cause Register).
• Kỹ thuật đường ống (Pipeline 5 tầng): Chia chu kỳ thực thi lệnh thành 5 giai đoạn độc lập: Nạp lệnh (Instruction Fetch - IF), Giải mã lệnh và đọc thanh ghi (Instruction Decode - ID), Thực thi hoặc tính toán địa chỉ (Execution - EX), Truy xuất bộ nhớ dữ liệu (Memory - MEM), Ghi kết quả về thanh ghi (Write Back - WB).
• Cơ chế giải quyết xung đột (Hazards):
  • Xung đột cấu trúc (Structural hazard): Phân tách bộ nhớ lệnh (Instruction Memory) và bộ nhớ dữ liệu (Data Memory) riêng biệt.
  • Xung đột dữ liệu (Data hazard): Áp dụng kỹ thuật gửi vượt trước dữ liệu (Forwarding / Bypass) và chèn bước trì hoãn (Stall/Bubble) thông qua khối Hazard Detection Unit (HDU) đối với xung đột dạng Load-Use.
  • Xung đột điều khiển (Control hazard): Áp dụng kỹ thuật dự đoán rẽ nhánh tĩnh (Static branch prediction: luôn dự đoán không rẽ nhánh - Predict branch not taken) kết hợp cơ chế xóa lệnh trong đường ống (Flush) khi rẽ nhánh thực sự xảy ra.

Phương pháp nghiên cứu bao gồm:

• Phương pháp nghiên cứu tài liệu: Tổng hợp đặc tả kiến trúc tập lệnh RISC-V và cơ chế hoạt động của các chế độ đặc quyền.
• Phương pháp thiết kế vi mạch: Quy trình Altera FPGA Design Flow; khối Control Unit được thiết kế theo cấu trúc giải mã dạng Case (tương đương bộ dồn kênh MUX) để tối ưu độ trễ logic trên FPGA.
• Phương pháp mô phỏng: Sử dụng ModelSim để mô phỏng chức năng và giản đồ dạng sóng (waveform); sử dụng bộ kiểm tra tự động chuẩn riscv-tests (bộ test rv32ui).
• Phương pháp thực nghiệm: Biên dịch và tổng hợp mạch trên Intel Quartus, nạp cấu hình và đo kiểm tín hiệu thực tế trên kit FPGA Altera DE2.
• Nguồn dữ liệu: Bộ mã kiểm tra chuẩn rv32ui, các kịch bản kiểm tra ngoại lệ tự xây dựng (test_1, test_2).

Thiết kế và triển khai hệ thống

Hệ thống bộ xử lý được thiết kế bao gồm Khối điều khiển (Control Unit), Đường dữ liệu (Datapath), Khối bộ định thời (Timer) và Khối xử lý ngoại lệ (Exception Handling).

Nhóm chức năng	Khối thành phần	Đặc điểm kỹ thuật và vai trò
Đường dữ liệu cơ bản (Datapath)	Program Counter (PC)	Độ rộng 32-bit; lựa chọn địa chỉ kế tiếp giữa PC+4, địa chỉ nhảy (jump_target), địa chỉ bẫy lỗi (PC_handling_exc_addr) hoặc địa chỉ trả về (PC_return_addr).
	Instruction Memory & Data Memory	Lưu trữ tập lệnh và dữ liệu độc lập; truy xuất dữ liệu 32-bit theo địa chỉ byte tương ứng.
	Register File	Tập hợp 32 thanh ghi 32-bit (thanh ghi x0 cố định giá trị 0); 2 cổng đọc bất đồng bộ (RA1, RA2) và 1 cổng ghi đồng bộ theo cạnh lên xung clock (WA).
	Sign Extend	Mở rộng dấu các trường tức thời (immediate) 32-bit tương ứng các định dạng lệnh I, S, SB, U, UJ, CSR.
	ALU & ALU Control	ALU Control giải mã opcode, funct3, funct7 tạo tín hiệu 5-bit ALUsel điều khiển ALU thực thi các phép toán số học, logic, dịch bit và so sánh.
Đường ống và kiểm soát xung đột	Thanh ghi Pipeline	4 tầng thanh ghi trung gian: IF_ID, ID_EX, EX_MEM, MEM_WB truyền nhận dữ liệu và tín hiệu điều khiển giữa các chu kỳ.
	Hazard Detection Unit (HDU)	Phát hiện xung đột Load-Use; tạo tín hiệu dừng PC (write_dis), dừng thanh ghi IF_ID và chèn bóng bóng khí (bubble) vào tầng ID_EX.
	Branch Forward & Bypass Units	Gửi vượt trước kết quả từ tầng EX hoặc MEM về đầu vào ALU và khối so sánh rẽ nhánh ở tầng ID/EX.
Xử lý đặc quyền và ngoại lệ	Khối Timer	Bộ đếm 4-bit (giá trị 0 đến 15), hỗ trợ nạp giá trị đặt trước; kích hoạt tín hiệu inter_timer = 1 khi bộ đếm đạt giá trị 15.
	System Register File (CSR)	Chứa các thanh ghi đặc quyền sstatus, sie, stvec, sepc, scause và các thanh ghi phụ trợ trạng thái (cur_mode_reg, ecall_reg, sret_from_call_reg).
	Reason Exception & PC Routing	Khối xác định nguyên nhân ngoại lệ; khối PC_handling_exc_addr xuất địa chỉ xử lý ngắt theo chế độ Direct hoặc Vectored; khối PC_return_addr điều hướng phục hồi khi thực thi SRET.
Khối điều khiển	Control Unit	Giải mã lệnh theo cấu trúc MUX/Case tối ưu phần cứng FPGA; sinh toàn bộ tín hiệu điều khiển đọc/ghi, chuyển đổi chế độ User/Supervisor và xử lý Trap.

Quy trình kiểm thử được triển khai đồng bộ qua 3 bước:

1. Mô phỏng chức năng tiền tổng hợp (Pre-synthesis Simulation): Kiểm tra 37 lệnh RV32I bằng riscv-tests trên ModelSim; kiểm tra dạng sóng khi xuất hiện ngắt Timer, ngắt phần mềm, lệnh ECALL, SRET, các lệnh CSR và lệnh không hợp lệ.
2. Mô phỏng sau tổng hợp luận lý (Post-synthesis Simulation): Khảo sát trễ lan truyền, kiểm tra định thời (timing analysis) trên Intel Quartus và ModelSim, xác định tần số xung nhịp cực đại.
3. Hiện thực hóa trên FPGA Altera DE2: Nạp file cấu hình vào chip FPGA; thực hiện kiểm tra test_1 (thực thi chuỗi lệnh tính toán add, xuất kết quả thanh ghi x4, x10 ra hệ thống LED hiển thị) và test_2 (kích hoạt ngoại lệ ngắt, kiểm tra việc lưu vết địa chỉ sepc và chuyển chế độ).

Nội dung chính theo từng chương

Chương 1. Tổng quan đề tài

Chương 1 trình bày lý do chọn đề tài xuất phát từ tiềm năng của kiến trúc mở RISC-V và nhu cầu xây dựng các thiết kế vi xử lý hỗ trợ bảo mật, phân tầng đặc quyền tại Việt Nam. Tác giả tổng hợp các công trình của Sandro Pinto & Cesare Garlati (2019) và An Xuân Tuấn (2020), xác lập 4 mục tiêu nghiên cứu cụ thể, phân tích phương pháp tiếp cận và lập kế hoạch thực hiện gồm 7 giai đoạn trong 16 tuần (từ 08/03/2021 đến 25/06/2021).

Chương 2. Chế độ đặc quyền

Chương 2 tập trung trình bày cơ sở lý thuyết về 4 chế độ đặc quyền của kiến trúc RISC-V, chi tiết hóa mô hình phân tầng hoạt động 2 chế độ (User Mode và Supervisor Mode) thông qua các lớp giao diện ABI, SBI và SEE. Tác giả phân loại cấu trúc, mã hóa bit và chức năng của 37 lệnh thuộc tập lệnh RV32I, lệnh ECALL, lệnh SRET và 6 lệnh hệ thống truy xuất thanh ghi CSR. Tiếp theo, chương phân tích nguyên lý kỹ thuật đường ống (Pipeline) 5 tầng (IF, ID, EX, MEM, WB) và trình bày bản chất cùng giải pháp khắc phục cho 3 loại xung đột: xung đột cấu trúc, xung đột dữ liệu (kỹ thuật Forwarding, Stall), và xung đột điều khiển (Dự đoán nhánh tĩnh, Flush).

Chương 3. Thiết kế hệ thống

Chương 3 là nội dung trọng tâm mô tả chi tiết toàn bộ thiết kế kiến trúc phần cứng của bộ xử lý. Tác giả xây dựng sơ đồ khối tổng quát, mô tả danh sách chân tín hiệu vào/ra (độ rộng bit, chức năng) và bảng trạng thái hoạt động của từng khối:

• Khối Datapath cơ bản: Program Counter, Instruction Memory, Register File (32 thanh ghi 32-bit), Sign Extend, ALU Control (giải mã tín hiệu ALUsel 5-bit cho từng phép toán), ALU, Data Memory, Branch Comparator và Branch Control.
• Khối hỗ trợ đường ống: Hazard Detection Unit (HDU), Branch Forward Unit, Bypass Unit, id_bypass và 4 tầng thanh ghi trung gian (IF_ID, ID_EX, EX_MEM, MEM_WB).
• Khối xử lý ngoại lệ và đặc quyền: Khối Timer 4-bit, khối xác định nguyên nhân ngoại lệ (Reason Exception), khối thanh ghi hệ thống System Register File (sepc, scause, sstatus, sie, stvec), khối tính toán địa chỉ bẫy lỗi PC_handling_exc_addr, khối tính toán địa chỉ phục hồi PC_return_addr và khối Control Unit.

Chương 4. Mô phỏng và đánh giá kết quả

Chương 4 trình bày kết quả thực nghiệm qua 3 giai đoạn theo chuẩn Altera FPGA Design Flow:

• Giai đoạn trước tổng hợp: Kết quả chạy bộ kiểm tra tự động rv32ui trên ModelSim đạt trạng thái pass toàn bộ 37 lệnh RV32I; kiểm tra dạng sóng thể hiện chính xác hoạt động chuyển đổi chế độ khi gặp ECALL, xử lý các lệnh CSR, ghi nhận mã nguyên nhân scause, kích hoạt ngắt định thời inter_timer và phục hồi về chế độ ban đầu qua SRET.
• Giai đoạn sau tổng hợp: Kiểm tra chức năng và phân tích định thời sau khi tổng hợp logic trên Quartus, xác định tần số hoạt động cực đại và độ trễ đường truyền.
• Giai đoạn hiện thực trên FPGA: Kiểm tra phần cứng trên kit Altera DE2 với bộ kiểm tra test_1 (xác thực giá trị các thanh ghi tính toán x4, x10) và test_2 (xác thực quy trình bẫy lỗi và nhảy địa chỉ ngắt).
• Chương 4 khép lại bằng các bảng so sánh toàn diện giữa thiết kế của khóa luận với các nghiên cứu trước đó.

Kết luận và hướng phát triển

Phần kết luận đánh giá mức độ hoàn thành các mục tiêu đề ra: hoàn thiện thiết kế bộ xử lý RISC-V 32-bit pipeline 5 tầng hỗ trợ đầy đủ 2 chế độ User Mode và Supervisor Mode, thực thi 37 lệnh RV32I, các lệnh CSR, lệnh ECALL, SRET, xử lý 4 nhóm ngoại lệ và kiểm tra thành công trên kit FPGA DE2. Tác giả đồng thời đề xuất các định hướng nâng cấp trong tương lai.

Kết quả và đóng góp

Khóa luận đạt được các kết quả thực nghiệm và thông số kỹ thuật cụ thể:

• Thực thi chính xác 37 lệnh tập lệnh cơ bản RV32I, lệnh chuyển chế độ ECALL, 6 lệnh truy xuất thanh ghi hệ thống (CSRRW, CSRRS, CSRRC, CSRRWI, CSRRSI, CSRRCI) và lệnh trả về từ ngoại lệ SRET.
• Xử lý thành công 4 loại ngoại lệ: ngắt phần mềm (software interrupt), ngắt bộ định thời (timer interrupt từ khối đếm 4-bit), lệnh chuyển chế độ (ECALL), và các lệnh không hợp lệ (illegal instructions).
• Kiểm soát hoàn toàn các xung đột trong đường ống 5 tầng thông qua khối HDU, Forwarding Unit, Bypass Unit và cơ chế Flush khi rẽ nhánh.
• Hoàn thành quy trình kiểm thử 3 giai đoạn: mô phỏng tiền tổng hợp (ModelSim), phân tích sau tổng hợp (Quartus) và kiểm tra trên kit Altera DE2.

Bảng so sánh đối chiếu đặc tính kỹ thuật với các công trình liên quan:

Tiêu chí kỹ thuật	Nghiên cứu của Pinto & Garlati (2019)	Nghiên cứu của An Xuân Tuấn (2020)	Thiết kế của khóa luận (2021)
Kiến trúc tập lệnh	RISC-V (MultiZone)	RISC-V RV32I	RISC-V RV32I
Kiến trúc thực thi	Đa chu kỳ / Hệ thống nhúng	Đơn chu kỳ (Single-cycle)	Đường ống 5 tầng (5-stage Pipeline)
Tập lệnh hỗ trợ	RV32I cơ bản	37 lệnh RV32I + Lệnh hệ thống	37 lệnh RV32I + ECALL + 6 lệnh CSR + SRET
Chế độ đặc quyền	Hỗ trợ User Mode	Hỗ trợ User Mode và Supervisor Mode	Hỗ trợ User Mode và Supervisor Mode
Xử lý ngoại lệ	Chỉ xử lý ngắt ở User Mode	Xử lý ngoại lệ ở Supervisor Mode	Xử lý ngắt/bẫy lỗi ở cả User Mode và Supervisor Mode
Khối kiểm soát Hazard	Không áp dụng	Không có (do thiết kế đơn chu kỳ)	Tích hợp HDU, Forwarding, Bypass, Flush
Nền tảng kiểm thử	Hệ điều hành FreeRTOS	FPGA	ModelSim, Quartus, Kit FPGA Altera DE2

Đóng góp chính của đề tài:

1. Nâng cấp vi kiến trúc bộ xử lý RISC-V hỗ trợ chế độ giám sát từ dạng đơn chu kỳ lên cấu trúc đường ống 5 tầng, tối ưu hóa các khối chuyển tiếp dữ liệu (Forwarding) và phát hiện xung đột (HDU) để tăng tốc độ xử lý lệnh.
2. Hiện thực hoàn chỉnh hệ thống thanh ghi CSR (sstatus, sie, stvec, sepc, scause) và cấu trúc điều khiển dạng Case/MUX, cho phép bộ xử lý tiếp nhận và xử lý đầy đủ các ngoại lệ phần cứng và phần mềm, đáp ứng yêu cầu chuyển đổi ngữ cảnh an toàn giữa chế độ người dùng và chế độ giám sát.

Hạn chế và hướng nghiên cứu tiếp

Khóa luận còn một số hạn chế gắn liền với phạm vi triển khai:

• Bộ xử lý mới hỗ trợ 2 chế độ đặc quyền (User Mode và Supervisor Mode), chưa tích hợp đầy đủ chế độ máy (Machine Mode - mức đặc quyền cao nhất trong chuẩn RISC-V) và chế độ siêu giám sát (Hypervisor Mode).
• Chưa tích hợp khối quản lý bộ nhớ (Memory Management Unit - MMU, chuẩn Sv32) để hỗ trợ dịch địa chỉ ảo và bảo vệ phân trang bộ nhớ cho hệ điều hành đầy đủ như Linux.
• Chưa tích hợp hệ thống bộ nhớ đệm (Instruction Cache và Data Cache), các truy xuất bộ nhớ vẫn phụ thuộc vào bộ nhớ trên chip (on-chip memory).
• Khối Timer mới được thiết kế ở mức độ cơ bản với bộ đếm 4-bit (chu kỳ đếm 0–15).

Hướng phát triển tiếp theo được tác giả đề xuất:

• Mở rộng kiến trúc vi xử lý hỗ trợ đầy đủ 4 chế độ đặc quyền theo chuẩn RISC-V, đặc biệt là Machine Mode để thực thi Bootloader và Firmware.
• Nghiên cứu tích hợp khối MMU (chuẩn Sv32) và kiến trúc bộ nhớ đệm đa cấp (L1 Cache) nhằm sẵn sàng nạp và chạy nhân hệ điều hành Linux hoặc các hệ điều hành nhúng nâng cao.
• Nâng cấp cơ chế dự đoán rẽ nhánh từ dự đoán tĩnh sang các thuật toán dự đoán rẽ nhánh động (Dynamic Branch Prediction) để giảm thiểu số chu kỳ xung bị mất khi xảy ra xung đột điều khiển.

Giá trị tham khảo

Khóa luận là tài liệu tham khảo trong lĩnh vực kỹ thuật máy tính và thiết kế vi mạch:

• Đối tượng thụ hưởng: Sinh viên, học viên cao học và kỹ sư chuyên ngành Kỹ thuật Máy tính, Điện tử - Viễn thông, Công nghệ Bán dẫn và Thiết kế Vi mạch số (Digital IC Design).
• Nội dung tham khảo trọng tâm:
  • Thiết kế chi tiết đường dữ liệu (Datapath) 5 tầng pipeline và phương pháp giải quyết các xung đột dữ liệu, xung đột điều khiển trên ngôn ngữ phần cứng.
  • Sơ đồ mạch và nguyên lý hoạt động của các khối xử lý ngoại lệ, hệ thống thanh ghi CSR theo chuẩn đặc quyền RISC-V.
  • Phương pháp xây dựng kịch bản kiểm tra toàn diện qua 3 giai đoạn: kiểm tra tự động trên ModelSim với riscv-tests, tổng hợp trên Quartus và đo kiểm thực nghiệm trên kit FPGA Altera DE2.

Câu hỏi thường gặp

1. Bộ xử lý trong khóa luận thực thi được những lệnh nào?
Bộ xử lý thực thi đầy đủ 37 lệnh cơ bản thuộc tập lệnh RV32I (gồm các định dạng R, I, S, SB, U, UJ), lệnh chuyển môi trường ECALL, lệnh trả về từ ngoại lệ SRET, và 6 lệnh hệ thống truy xuất thanh ghi CSR (CSRRW, CSRRS, CSRRC, CSRRWI, CSRRSI, CSRRCI).

2. Các loại ngoại lệ (exception/interrupt) nào được bộ xử lý tiếp nhận và xử lý?
Hệ thống xử lý được 4 loại ngoại lệ: ngắt phần mềm (software interrupt), ngắt bộ định thời (timer interrupt), lệnh chuyển chế độ người dùng sang giám sát (ECALL), và các lệnh không hợp lệ (illegal instruction).

3. Khối Timer tạo ngắt định thời hoạt động theo nguyên lý nào?
Khối Timer sử dụng một bộ đếm 4-bit (giá trị từ 0 đến 15) hoạt động ở 2 chế độ: chế độ đếm tự động tăng dần theo từng xung clock và chế độ nạp giá trị ban đầu tùy chọn từ đầu vào data. Khi bộ đếm đạt giá trị cực đại là 15, tín hiệu inter_timer được kích hoạt lên mức 1 để gửi yêu cầu ngắt Timer Interrupt tới khối xử lý ngoại lệ.

4. Quy trình xử lý ngoại lệ sử dụng các thanh ghi CSR nào và diễn ra ra sao?
Khi xảy ra ngoại lệ, bộ xử lý tự động chuyển sang chế độ giám sát (Supervisor Mode). Thanh ghi sepc lưu lại địa chỉ lệnh bị gián đoạn; thanh ghi scause lưu mã nguyên nhân ngoại lệ; thanh ghi sstatus cập nhật các bit trạng thái ngắt (SIE, SPIE, SPP). Bộ xử lý nạp địa chỉ bẫy lỗi từ thanh ghi stvec (theo chế độ Direct hoặc Vectored) vào Program Counter để thực thi trình xử lý ngắt. Khi hoàn thành, lệnh SRET được gọi để khôi phục chế độ hoạt động và trả PC về giá trị lưu trong sepc.

5. Thiết kế được đánh giá qua những giai đoạn kiểm thử nào trên công cụ phần mềm và phần cứng?
Quá trình kiểm thử thực hiện theo 3 giai đoạn của Altera FPGA Design Flow: (1) Mô phỏng tiền tổng hợp trên ModelSim với bộ test tự động riscv-tests (rv32ui) và kiểm tra dạng sóng cho từng ngoại lệ; (2) Mô phỏng sau tổng hợp và phân tích định thời trên Intel Quartus/ModelSim; (3) Kiểm tra thực tế trên kit FPGA Altera DE2 thông qua 2 bộ test phần cứng (test_1 kiểm tra tính toán lệnh add, test_2 kiểm tra bẫy lỗi ngoại lệ).

Kết luận

Khóa luận của sinh viên Ngô Hoài Phong và Nguyễn Minh Tâm đã thiết kế và hiện thực thành công bộ xử lý 32-bit dựa trên kiến trúc tập lệnh RISC-V áp dụng kỹ thuật đường ống 5 tầng, hỗ trợ hai chế độ đặc quyền User Mode và Supervisor Mode. Thiết kế đã giải quyết hiệu quả các xung đột đường ống thông qua các khối HDU, Forwarding và Flush, đồng thời tích hợp hệ thống thanh ghi CSR hoàn chỉnh để xử lý trơn tru 4 nhóm ngoại lệ phần cứng và phần mềm. Toàn bộ hệ thống đã được kiểm chứng tính đúng đắn và hiệu năng thông qua quy trình 3 giai đoạn từ mô phỏng dạng sóng, kiểm tra tập lệnh chuẩn rv32ui đến hiện thực thực nghiệm trên kit FPGA Altera DE2.

Trích đoạn nội dung tài liệu

Chương 1. TONG QUAN DE TTÀII. Tổng quan tình hình nghiên COU. Tinh hình nghiên cứu ngoải nước.

_ Tình hình nghiên cứu trong nưỚC. Mục tiêu đề tài. Mục tiêu tổng quát. Mục tiêu chỉ tiết.

Phương pháp nghiên cứỨu.- -- + ++++x+E+EvEvE+kekertrrkekrkererkrkrkerrre 4 Chương 2. Chế độ đặc quyên. Bộ xử lý hai chế độ. Trạng thái hoạt động của bộ xử lý hai chế độ.

Các định dạng lệnh thuộc kiến trúc RISC-V. _ Chức năng các lệnh RV32I và lệnh hệ thống "“ -. Kỹ thuật pipeline. Các vấn đề của pipeline.1 Xung đột cấu trúc (Structural hazard) .2 Xung đột dữ liệu (Data hazard).

Xung đột điều khiển (Control/Branch hazard). THIET KE HE THONG. _ Thiết kế hệ thống tổng quát. _ Thiết kế hệ thống chỉ tiết.

Khối Program Counter 3. Khối Instruction Memory. Khối Register File. Khối Sign extend.

Khối ALU control. Khối Data Memory. Khối Branch _COMPevesOO 3. Khối Branch _€onITOI.

Các khối xử lý dành cho pipeline. Khối Hazard Detection Unit (HDU). Khối Branch Forward Unit.4 Khối id bypass. Các thanh ghi pipeline.

Các khối xử lý ngoại lệ. Khối Reason ExceptionsÔ2 3. Khối System Register Eile. Khối PC_handling_exc_ addr.

Khối PC_return_addi. Khối Control Unit.---c-:©2222+c22E2S+tSEEEEerrrrrkerrrrrrrvee 71 Chương 4. MO PHONG VÀ ĐÁNH GIA KET QUA. Bộ chương trình kiêm tra ngoại 16.

— Giai đoạn trước tông hợp luận lý. Giai đoạn sau tổng hợp luận lý. __ Giai đoạn hiện thực trên FPGA. Kiểm tra trên FPGA với bộ test_.

Kiểm tra trên FPGA với bộ test_2 4. So sánh kết quả thực thi 3 giai đoạn mô phỏng. So sánh kết quả với các nghiên cứu đã thực hiện. KET LUẬN VÀ HƯỚNG PHÁT TRIÊN.

Hướng pháttriển.-ccc+cccvrrrrrrrrrrrrrrtrrrrrrrrrrrer 16 TÀI LIEU THAM KHAO. s22 +2<c22it+eeeSEttrcrzEEttrrrrvrtrrrrrrre 117 DANH MỤC HÌNH Hình 2.1: Mô hình lớp của bộ xử lý kết hợp hai chế độ.2: Trang thái hoạt động của bộ Xử lý .-- -- ¿+cc+ccrsrkrkekererree 7 Hình 2.3: Các thủ tục xử lý ngoại 16 .4: Quá trình lệnh thực thi tuần tự [3].¿¿- c¿+52sscc+ccvsccerz 14 Hình 2.5: Quá trình lệnh thực thi theo pipeline [3].6: Cấu trúc tổng quát bộ xử lý sử dung kỹ thuật pipeline.7: Xung đột dữ liệu [3].--:¿--22222222+z+tt2EEEEEvErrrrtrtrrrrrrrrrrrrrrrrrree l6 Hình 2.8: Gửi vượt trước dữ liệu [3].9: Chèn bước trì hoãn [3].10: Xung đột điều khiển [3].1: Cấu trúc tông quát của bộ xử lý hỗ trợ chế độ giám s .2: Cấu trúc khối Timer.3: Cấu trúc chỉ tiết khối datapath.4: Cấu trúc khối Program COunIer.---¿¿++z++222++z++22+zz++zzxseez 24 Hình 3.5: Cấu trúc khối Instruction MemOrry.6: Cấu trúc khối Register File .7: Cấu trúc khối Sign extend.---¿¿+2++++22EE+++222E++etrtrrxerrrrrkscee 29 Hình 3.8: Cầu trúc khối ALU control .------¿-+z+2++z+22++z+t2zv+z+zvvszrzsrr 30 Hình 3.9: Cấu trúc khối AILU.----¿+2++++22V++++EEE+++ttEEEE+vetEEEvrrerrrrrrrrrr 33 Hình 3.10: Cấu trúc khối Data Memory.11: Cấu trúc khối Branch_COmp .12: Cấu trúc khối Branch_control.13: Cấu trúc khối Hazard Detection Unit.----¿©2scz+2c5scczzz 43 Hình 3.14: Cấu trúc khối Branch_fwd.15: Cấu trúc khối Bypass.16: Cầu trúc khối id_bypass.17: Cấu trúc thanh ghi IF_ID.------+22222E2+vv++z+tttvvvvsecccee 53 Hình 3.18: Cấu trúc thanh ghi ID_ EXX.19: Cấu trúc thanh ghi EX_MEM.20: Cấu trúc thanh ghi MEM_WH. LH HH HH Hư61 Hình 3.21: Cấu trúc khối Reason Exception.22: Cấu trúc khối System Register File .------ 2 2+ 2 xecxs£xsrersxez 65 Hình 3.23: Cấu trúc thanh ghi sepc.----- 2: 2¿+¿+2++2E++EE+2Ex2EEtrkterkezrxerrecree 69 Hình 3.24: Cấu trúc thanh ghi scause.----2- 2222 E+E+£E£+EE+EE+EEezEezEesrxerxerex 70 Hình 3.25: Cấu trúc thanh ghi sstatus .----- 2-22 22 E+SE+2E£2EE+EEtEEerEEzEEerxerkerex 70 Hình 3.26: Cấu trúc thanh ghi sie.----- 2-2 2S +E£SE#EE#EESEEEEEEEEZEEEEEEEerkerkrrkrree 71 Hình 3.27: Cấu trúc thanh ghi stveC.28: Cấu trúc thanh ghi Cur_ImOd€_ TB.29: Cấu trúc thanh ghi ecall_reg .30: Cấu trúc thanh ghi sret_from_ calÏ_ reg,.-- -- «<< <+ss+sseeesee 74 Hình 3.31: Cấu trúc khối PC_handling_exc_addr.---- 2-2 s+2s£+zs+cs+zxzsz 74 Hình 3.32: Cấu trúc khối PC_return_addr.--cccc+cccccxeererrverrrrkerrre 76 Hình 3.33: Cấu trúc khối Control Unit .---- ¿22 + >x+2+++££+£++zxtzx++xe+rxerxezez 77 Hình 4.1: Bộ test rv32ui cho tập lệnh RV321 oo.2: Cấu trúc bên trong của | tập tin kiểm tra cho lệnh “ađđ”.3: Nhãn fail, pass ở cuối mỗi tập tin kiỂm tra oe.4: Cấu trúc bộ chương trình kiểm tra ngoại 16 .------ ¿2s szxz+sz 89 Hình 4.