Giới thiệu dự án

Sự bùng nổ của kiến trúc tập lệnh mở RISC-V (Reduced Instruction Set Computer - Version V) từ Đại học California, Berkeley đang định hình lại ngành công nghiệp vi mạch toàn cầu, cạnh tranh trực tiếp với các kiến trúc độc quyền như x86 (Intel/AMD) và ARM. Với cam kết đầu tư hơn 1 tỷ USD từ Intel vào năm 2022 cho hệ sinh thái RISC-V cùng hơn 3.100 tổ chức thành viên thuộc RISC-V International, nhu cầu làm chủ thiết kế chip RISC-V từ mức kiến trúc đến vật lý trở nên cấp thiết.

Tuy nhiên, phần lớn các đề tài nghiên cứu học thuật hiện nay chỉ dừng lại ở mức mô phỏng phần mềm hoặc thử nghiệm trên nền tảng FPGA (Field-Programmable Gate Array). Việc chuyển dịch từ mô hình mô phỏng lên quy trình thiết kế vật lý ASIC (Application-Specific Integrated Circuit) chuyên biệt gặp nhiều rào cản về kiểm soát xung đột pipeline, tối ưu hóa PPA (Performance, Power, Area) và xử lý độ trễ rẽ nhánh (branch penalty).

+-------------------------------------------------------------------------+
|                          DỰ ÁN VI XỬ LÝ RISC-V                          |
|  RTL Design (RV32I 5-Stage)  --->  Gshare Predictor  --->  ASIC GPDK45  |
+-------------------------------------------------------------------------+

Mục tiêu dự án

  1. Hiện thực hóa vi xử lý RISC-V 32-bit (RV32I) với kiến trúc đường ống (pipeline) 5 tầng hoàn chỉnh.
  2. Tích hợp giải thuật dự đoán rẽ nhánh động hai mức Gshare (Two-level Gshare Branch Prediction) kết hợp bộ nhớ đệm đích rẽ nhánh BTB (Branch Target Buffer).
  3. Đạt độ chính xác chức năng trên toàn bộ 37 lệnh cơ bản của tập lệnh RV32I.
  4. Triển khai quy trình thiết kế vật lý ASIC chuẩn công nghiệp từ RTL đến GDSII trên tiến trình GPDK 45nm (Cadence GPDK045) với tần số hoạt động thực tế tối thiểu 50 MHz.
  5. Đảm bảo tính tương đương logic 100% (Logical Equivalence Checking) và vượt qua các bài kiểm tra quy tắc vật lý DRC/LVS.

Phương pháp tiếp cận và phạm vi

Dự án sử dụng ngôn ngữ mô tả phần cứng Verilog HDL để thiết kế khối xử lý trung tâm, kết hợp bộ công cụ EDA (Electronic Design Automation) chuẩn công nghiệp của Cadence Design Systems (Genus, Conformal, Innovus, Xcelium). Phạm vi đề tài tập trung vào tập lệnh số nguyên RV32I (loại trừ các lệnh CSR - Control and Status Register và bẫy hệ thống ECALL/EBREAK), thiết kế ASIC không bao gồm pad/pin I/O và khối kiểm tra DFT (Design for Testability).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trong kiến trúc pipeline 5 tầng, các lệnh rẽ nhánh có điều kiện (B-type) chỉ xác định được điều kiện nhảy và địa chỉ đích tại tầng Thực thi (Execute - EX). Nếu không có cơ chế dự đoán, hệ thống buộc phải dừng (stall) hoặc hủy (flush) 2 chu kỳ xung nhịp (Fetch và Decode), gây suy giảm nghiêm trọng chỉ số CPI (Cycles Per Instruction).

Phương pháp dự đoán Độ phức tạp phần cứng Tỷ lệ dự đoán đúng Tác động diện tích (Area Overhead) Hiện tượng Alias/Interference
Static Prediction (Always Taken/Not Taken) Rất thấp (0 cell logic) 60% - 65% 0% Không có
1-bit Dynamic Predictor Thấp (Bảng 1-bit FSM) 75% - 80% Nhỏ (< 2%) Cao trong vòng lặp lồng nhau
Two-level Adaptive (Local History) Trung bình (BHT + PHT) 88% - 92% Trung bình (~ 5%) Thấp đối với nhánh cục bộ
Two-level Gshare Predictor Tối ưu (XOR GHR + PC) 92% - 96% Vừa phải (~ 4.5%) Rất thấp nhờ hàm băm XOR

Yêu cầu hệ thống theo mô hình MoSCoW

  • Must Have: Pipeline 5 tầng (IF, ID, EX, MEM, WB); 37 lệnh RV32I; Khối Hazard Unit xử lý Forwarding và Load-use stall; Bộ dự đoán Gshare kết hợp BTB; Quy trình tổng hợp logic và layout không lỗi DRC/LVS.
  • Should Have: Khả năng cấu hình độ sâu bảng lịch sử mẫu PHT (Pattern History Table); Mạng phân phối xung nhịp CTS cân bằng độ lệch (clock skew < 50ps).
  • Could Have: Cổng giao tiếp ngoại vi bus chuẩn APB/AHB; Chế độ tiết kiệm năng lượng Clock Gating.
  • Won't Have: Kiến trúc 64-bit (RV64I); Bộ tính toán dấu phẩy động FPU; Khối quản lý bộ nhớ MMU.

Thiết kế hệ thống

Kiến trúc vi xử lý bao gồm 3 phân khu chức năng chính: Khối điều khiển (Controller), Khối đường truyền dữ liệu (Datapath), và Khối dự đoán rẽ nhánh (Branch Prediction Unit).

+---------------------------------------------------------------------------------------+
|                                    RISC-V PIPELINE                                    |
|                                                                                       |
|   +----------+      +----------+      +----------+      +----------+      +-------+   |
|   |    IF    | ---> |    ID    | ---> |    EX    | ---> |   MEM    | ---> |  WB   |   |
|   +----------+      +----------+      +----------+      +----------+      +-------+   |
|        ^                  |                |                                  |       |
|        |                  v                v                                  |       |
|   +----------+      +----------------------------+                            |       |
|   |  Gshare  | <--- |   Hazard & Forward Unit    | <--------------------------+       |
|   | (BTB+PHT)|      +----------------------------+                                    |
|   +----------+                                                                        |
+---------------------------------------------------------------------------------------+

           +--------------------+
           |   GHR (8-bit)      |
           +--------------------+
                     |
                     v
PC [9:2] --------> (XOR) ------> Index [7:0] ---> Bảng PHT (256 x 2-bit Counter)
                                                      |
                                                      v
                                            Dự đoán: Taken / Not Taken

Ngăn xếp công nghệ và công cụ Cadence EDA

  • Mô phỏng chức năng (RTL Simulation): Cadence Xcelium Simulator v20.09.
  • Tổng hợp Logic (Logic Synthesis): Cadence Genus Synthesis Solution v21.14.
  • Kiểm tra tương đương logic (Formal Verification): Cadence Conformal LEC v21.10.
  • Thiết kế vật lý (Place & Route): Cadence Innovus Implementation System v21.15.
  • Thư viện công nghệ (PDK): Cadence GPDK045 (General Purpose Design Kit 45nm, 11 Metal Layers).

Cấu trúc tập thanh ghi và bộ nhớ

  • Register File: 32 thanh ghi đa dụng 32-bit (x0 - x31), thanh ghi x0 cố định giá trị 0x00000000. Hỗ trợ 2 cổng đọc bất đồng bộ và 1 cổng ghi đồng bộ theo sườn dương xung clock.
  • Branch Target Buffer (BTB): Lưu trữ nhãn địa chỉ rẽ nhánh với 256 hàng, truy xuất trực tiếp qua chỉ số PC.
  • Pattern History Table (PHT): 256 mục nhớ, mỗi mục chứa bộ đếm bão hòa 2-bit (2-bit Saturating Counter: 00 - Strongly Not Taken, 01 - Weakly Not Taken, 10 - Weakly Taken, 11 - Strongly Taken).

Methodology

Dự án áp dụng quy trình thiết kế vi mạch ASIC từ RTL đến GDSII:

RTL Design (.v) 
     │
     ▼
Mô phỏng chức năng (Xcelium) 
     │
     ▼
Tổng hợp Logic (Genus) ──> Constraints (.sdc) + Netlist
     │
     ▼
Kiểm tra tương đồng (Conformal LEC)
     │
     ▼
Floorplan & Power Planning (Innovus)
     │
     ▼
Placement & Clock Tree Synthesis (CTS)
     │
     ▼
NanoRoute & Metal Fill
     │
     ▼
Sign-off Physical Verification (DRC/LVS) ──> GDSII

Implementation và kết quả

Development process

1. Hiện thực giải thuật Two-Level Gshare Branch Prediction

Khối PHT sử dụng kết quả phép XOR giữa thanh ghi lịch sử toàn cục GHR (Global History Register) và địa chỉ lệnh PC[9:2] để tạo địa chỉ index truy cập bộ đếm bão hòa.

// Trich doan module Pattern History Table (PHT)
module PHT (
    input  wire        clk,
    input  wire        rst_n,
    input  wire        branch_E,     // Tin hieu re nhanh tai tang EX
    input  wire        taken_E,      // Ket qua thuc te tu ALU tang EX
    input  wire [31:0] pc_F,         // PC tai tang Fetch
    input  wire [31:0] pc_E,         // PC tai tang Execute
    output wire        predict_taken // Du doan tai tang Fetch
);
    reg [1:0] pht_table [255:0];
    reg [7:0] ghr;
    wire [7:0] index_fetch = pc_F[9:2] ^ ghr;
    wire [7:0] index_exec  = pc_E[9:2] ^ ghr;

    assign predict_taken = pht_table[index_fetch][1]; // MSB = 1: Taken

    integer i;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            ghr <= 8'h00;
            for (i = 0; i < 256; i = i + 1)
                pht_table[i] <= 2'b01; // Khoi tao Weakly Not Taken
        end else if (branch_E) begin
            ghr <= {ghr[6:0], taken_E};
            case (pht_table[index_exec])
                2'b00: pht_table[index_exec] <= taken_E ? 2'b01 : 2'b00;
                2'b01: pht_table[index_exec] <= taken_E ? 2'b10 : 2'b00;
                2'b10: pht_table[index_exec] <= taken_E ? 2'b11 : 2'b01;
                2'b11: pht_table[index_exec] <= taken_E ? 2'b11 : 2'b10;
            endcase
        end
    end
endmodule

2. Khối xử lý xung đột (Hazard Unit & Forwarding)

Giải quyết xung đột dữ liệu RAW (Read-After-Write) và Load-Use hazard bằng kỹ thuật Forwarding đường truyền từ tầng MEM và WB ngược về tầng EX mà không cần chờ ghi vào Register File.

// Thiet lap Forwarding cho ngo vao ALU
always @(*) begin
    // Forwarding ngo vao A
    if (regWrite_M && (rd_M != 5'd0) && (rd_M == rs1_E))
        forwardAE = 2'b10; // Forward tu MEM stage
    else if (regWrite_W && (rd_W != 5'd0) && (rd_W == rs1_E))
        forwardAE = 2'b01; // Forward tu WB stage
    else
        forwardAE = 2'b00; // Lay truc tiep tu Register File

    // Load-Use Stall Detection
    if (is_load_E && ((rd_E == rs1_D) || (rd_E == rs2_D))) begin
        stallF = 1'b1;
        stallD = 1'b1;
        flushE = 1'b1; // Chen Bubble vao EX stage
    end else begin
        stallF = 1'b0; stallD = 1'b0; flushE = 1'b0;
    end
end

3. Ràng buộc thời gian tổng hợp (Synopsys Design Constraints - SDC)

# SDC Constraints tren Cadence Genus
create_clock -name sys_clk -period 10.0 [get_ports clk] ;# Thiet lap chu ky 10ns (100MHz)
set_clock_uncertainty 0.2 [get_clocks sys_clk]
set_clock_transition 0.1 [get_clocks sys_clk]
set_input_delay -max 2.0 -clock sys_clk [all_inputs -no_clocks]
set_output_delay -max 2.0 -clock sys_clk [all_outputs]
set_dont_use [get_lib_cells slow/HOLD*]

Testing và validation

Kiểm tra chức năng (Functional Verification)

  • Thực thi thành công chuỗi 150+ testcase bao gồm: Nhóm lệnh tính toán số học/logic R-type (ADD, SUB, SLT, XOR, AND, SLL, SRA); Nhóm lệnh nạp giá trị tức thời I-type (ADDI, ORI, ANDI); Nhóm lệnh truy xuất bộ nhớ S-type (SW, SH, SB) và I-type Load (LW, LH, LB, LHU, LBU); Nhóm lệnh rẽ nhánh B-type (BEQ, BNE, BLT, BGE, BLTU, BGEU); Nhóm lệnh nhảy vô điều kiện J-type (JAL, JALR).
  • Mô phỏng chương trình tính toán ma trận và dãy số Fibonacci xác nhận bộ dự đoán Gshare đạt độ chính xác dự đoán đúng hướng rẽ nhánh đạt 94.6%, giảm thiểu 82% số lần flush pipeline so với kiến trúc không hỗ trợ branch prediction.
Mô phỏng kiểm tra tính tương đồng (Formal Verification):
- Conformal LEC: 100% Compare Points đạt trạng thái "EQUIVALENT" (Không có Non-equivalent hoặc Aborted points).

Kiểm tra vật lý (Physical Verification)

  • DRC (Design Rule Checking): 0 vi phạm trên toàn bộ 11 lớp kim loại (Metal 1 đến Metal 11).
  • LVS (Layout Versus Schematic) / Connectivity: 0 lỗi hở mạch (Open), 0 lỗi ngắn mạch (Short).
  • Geometry Check: Vượt qua 100% tiêu chuẩn khoảng cách lớp và mật độ kim loại sau bước Metal Fill.

Kết quả đạt được

Hệ thống đã hoàn thiện toàn bộ luồng thiết kế từ RTL đến layout GDSII hoàn chỉnh trên công nghệ 45nm.

Thông số thiết kế (Metrics) Mục tiêu đề ra Kết quả Logic Synthesis Kết quả Post-Layout (Innovus) Trạng thái
Công nghệ chế tạo GPDK 45nm GPDK 45nm GPDK 45nm Đạt
Tần số hoạt động (Fmax) $\ge$ 50 MHz 100.0 MHz 83.3 MHz (Chu kỳ 12.0 ns) Vượt mục tiêu (+66.6%)
Worst Negative Slack (WNS) $\ge$ 0 ps +0.42 ps +0.18 ps (Setup Meet) Đạt
Hold Timing Slack (WNS) $\ge$ 0 ps +0.05 ps +0.03 ps (Hold Meet) Đạt
Tổng diện tích (Total Area) Tối ưu hóa 42,150 $\mu m^2$ 48,220 $\mu m^2$ Tối ưu
Mật độ lõi (Core Density) 60% - 70% N/A 68.4% Đạt chuẩn
Số lượng cổng logic (Cells) < 20,000 cells 12,418 cells 14,205 cells (bao gồm buffer) Tối ưu
Tổng công suất tiêu thụ < 15 mW 8.24 mW 9.65 mW @ 83.3 MHz Đạt
Tương đương logic (LEC) 100% Match 100% Match 100% Golden vs Netlist Đạt

Đổi mới và đóng góp

  1. Tích hợp giải thuật Gshare tối ưu vào đường ống ASIC: Khác với các thiết kế RISC-V cơ bản sử dụng dự đoán tĩnh (Static branch prediction), đồ án tích hợp thành công cấu trúc PHT 256 mục nhớ kết hợp hàm băm XOR giữa địa chỉ lệnh và thanh ghi GHR 8-bit, triệt tiêu xung đột địa chỉ (aliasing) với mức chi phí diện tích phụ trội chỉ 4.8% diện tích chip.
  2. Chuyển giao toàn diện từ RTL sang GDSII vật lý: Đồ án không dừng lại ở mô phỏng phần mềm mà thực hiện đầy đủ các bước thực tế của một quy trình tape-out ASIC thương mại: Thiết lập Floorplan, Power Planning (vành đai Power Ring, lưới Power Mesh dọc/ngang trên M10/M11), Clock Tree Synthesis với bộ cân bằng skew, và chèn Metal Fill đáp ứng mật độ chế tạo bán dẫn.
Đặc tính kỹ thuật Thiết kế Đồ án (RV32I Gshare) Nghiên cứu FPGA RISC-V [QD] Nghiên cứu ASIC RV32I [LO]
Nền tảng đích ASIC GPDK 45nm Xilinx Artix-7 FPGA ASIC 65nm
Kiến trúc Pipeline 5 tầng (Full Hazard Unit) 5 tầng cơ bản 3 tầng
Cơ chế Branch Prediction Dynamic Gshare (BTB + PHT) Static Not-Taken 1-bit Dynamic
Tỷ lệ trễ nhánh trung bình 0.28 chu kỳ / nhánh 2.00 chu kỳ / nhánh 1.15 chu kỳ / nhánh
Tần số sau Layout 83.3 MHz 45.0 MHz 65.0 MHz
Công suất tiêu thụ 9.65 mW ~120 mW (Board power) 14.2 mW

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng thực tế

  • Vi điều khiển IoT hiệu năng cao: Kiến trúc RV32I với bộ dự đoán Gshare nâng cao hiệu năng thực thi các thuật toán lọc số học, vòng lặp điều khiển thời gian thực và xử lý mã hóa bảo mật tại biên (Edge Computing).
  • Lõi vi xử lý nhúng trong SoC ô tô và gia dụng: Mức tiêu thụ năng lượng thấp (< 10mW) phù hợp cho các thiết bị chạy bằng pin hoặc cảm biến không dây thu thập dữ liệu liên tục.
+-------------------------------------------------------------------------+
|                        TIẾN TRÌNH TRIỂN KHAI TAPE-OUT                   |
|                                                                         |
|  [RTL to GDSII] ---> [Sign-off DRC/LVS] ---> [MPW Shuttle] ---> [Pack]  |
|     (Cadence)         (TSMC / GlobalFoundries)   (45nm/28nm)   (QFN-48) |
+-------------------------------------------------------------------------+

Kế hoạch triển khai sản xuất (Fabrication Roadmap)

  1. Giai đoạn 1 (Hiện tại): Hoàn thiện GDSII, netlist cổng logic và tài liệu đặc tả kỹ thuật (Datasheet).
  2. Giai đoạn 2 (Tape-out thử nghiệm): Gửi chế tạo qua chương trình MPW (Multi-Project Wafer) trên tiến trình thương mại tương đương (TSMC 40nm hoặc GF 45nm).
  3. Giai đoạn 3 (Đóng gói & Kiểm thử silicon): Đóng gói vi mạch chuẩn chân QFN-48, thiết kế bo mạch PCB kiểm thử (Testbench board) kết nối mạch nạp JTAG và đo đạc thông số thực nghiệm (Shmoo plot, Power breakdown).

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  • Chưa tích hợp tập thanh ghi điều khiển trạng thái CSR (Control and Status Register) và cơ chế bẫy ngắt/ngoại lệ (Interrupt/Exception Handling), hạn chế khả năng chạy hệ điều hành thời gian thực (RTOS).
  • Bộ nhớ Lệnh và Dữ liệu được tích hợp dạng SRAM mô phỏng nội khối, chưa kết nối qua giao thức Bus chuẩn công nghiệp (như AMBA AXI4, AHB-Lite hoặc Wishbone).
  • Quy trình thiết kế vật lý chưa chèn chuỗi quét kiểm thử DFT (Scan Chain Insertion) và phân tích Sign-off IR Drop chuyên sâu với Voltus.

Hướng phát triển tiếp theo

  • Nâng cấp giải thuật dự đoán: Nghiên cứu hiện thực bộ dự đoán đa thành phần lai (Tournament Predictor) hoặc bộ dự đoán TAGE (TAgged GEometric history length) nhằm nâng cao độ chính xác dự đoán vượt mức 97%.
  • Mở rộng tập lệnh: Bổ sung tập mở rộng phép nhân/chia số nguyên cứng RV32M và tập nén lệnh RV32C để tiết kiệm 30% dung lượng bộ nhớ mã lệnh.
  • Hoàn thiện giao tiếp ngoại vi: Tích hợp giao tiếp Bus AHB-Lite kết nối các module ngoại vi chuẩn: UART, SPI, I2C, Timer và bộ điều khiển ngắt PLIC (Platform-Level Interrupt Controller).

Đối tượng hưởng lợi

  • Sinh viên & Học viên cao học: Cung cấp tài liệu tham khảo hoàn chỉnh, chuẩn xác về quy trình thiết kế vi mạch số từ mã Verilog RTL đến file layout GDSII trên bộ công cụ EDA Cadence.
  • Kỹ sư thiết kế số (RTL & Physical Design Engineers): Nắm bắt kỹ thuật tối ưu hóa đường ống pipeline, phương pháp giải quyết xung đột dữ liệu/điều khiển và kỹ năng thực tế trong việc viết SDC, gỡ lỗi vi phạm timing (WNS/TNS) và khắc phục lỗi DRC/LVS.
  • Doanh nghiệp vi mạch & Khởi nghiệp bán dẫn (Fabless Startups): Bản thiết kế lõi IP RISC-V RV32I khả thi, có khả năng tùy biến cao, tiết kiệm chi phí bản quyền so với lõi ARM Cortex-M, giảm thiểu thời gian đưa sản phẩm ra thị trường (Time-to-Market).
  • Nhà nghiên cứu học thuật: Cung cấp số liệu đo kiểm đối chuẩn (Benchmark baseline) xác thực về tương quan giữa lý thuyết dự đoán rẽ nhánh và chi phí phần cứng vật lý thực tế trên tiến trình bán dẫn 45nm.

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần cứng và phần mềm để triển khai lại thiết kế này là gì?

Cần máy trạm chạy hệ điều hành Linux (RHEL 7/8 hoặc CentOS 7/8, RAM tối thiểu 32GB), cài đặt bộ công cụ Cadence EDA: Xcelium (Simulation), Genus (Synthesis), Conformal (LEC), Innovus (Physical Design) cùng bộ thư viện công nghệ GPDK 45nm (Cadence Design Kit).

2. Làm thế nào thiết kế xử lý được các xung đột điều khiển khi nhánh dự đoán bị sai?

Khi lệnh rẽ nhánh đến tầng EX và ALU xác định kết quả thực tế ngược với dự đoán từ tầng Fetch, khối Branch Prediction sẽ kích hoạt tín hiệu flush (xóa lệnh lỗi tại tầng IF và ID), đồng thời nạp lại địa chỉ đúng pc_restore vào Program Counter để lấy lại lệnh chính xác, chịu tổn thất trễ 2 chu kỳ clock.

3. Tại sao giải thuật Gshare lại vượt trội hơn bộ dự đoán 2-bit bão hòa cục bộ?

Bộ dự đoán 2-bit cục bộ chỉ dựa vào lịch sử của chính nhánh đó. Gshare sử dụng hàm băm XOR giữa địa chỉ PC và thanh ghi lịch sử toàn cục GHR (Global History Register), giúp bộ vi xử lý học được mối tương quan giữa các nhánh rẽ khác nhau trong các câu lệnh điều kiện phức tạp (như if-else lồng nhau), giảm thiểu hiện tượng ghi đè trạng thái (aliasing).

4. Thiết kế có thể đưa trực tiếp đi sản xuất tại các xưởng đúc (Foundry) như TSMC hay GlobalFoundries không?

Để chuyển sang tape-out thương mại, cần thay thế thư viện GPDK045 (thư viện học tập của Cadence) bằng thư viện công nghệ chuẩn (Foundry PDK - Standard Cell Library, I/O Library, Memory Compiler) của xưởng đúc, đồng thời hoàn thiện thêm vòng kiểm tra DFT (Scan chain), chèn Pad I/O và chạy phân tích độ tin cậy nguồn (Electromigration / IR Drop).

5. Chi phí diện tích và công suất thực tế sau khi layout thay đổi như thế nào so với bước tổng hợp logic?

Sau khi thực hiện Place & Route (PnR) và Clock Tree Synthesis (CTS), diện tích tăng từ $42,150,\mu m^2$ lên $48,220,\mu m^2$ (tăng ~14.4%) và công suất tiêu thụ tăng từ $8.24,mW$ lên $9.65,mW$ do việc chèn thêm các cây đệm xung nhịp (Clock Buffers/Inverters), mạch logic sửa lỗi Hold timing và mạng lưới dây dẫn kim loại phân tán.

Kết luận

Đồ án tốt nghiệp "Thiết kế vật lý bộ vi xử lý RISC-V hỗ trợ Branch Prediction" đã hoàn thành xuất sắc các mục tiêu nghiên cứu và kỹ thuật đề ra. Bằng việc kết hợp kiến trúc tập lệnh mở RISC-V RV32I 5 tầng pipeline với giải thuật dự đoán rẽ nhánh động Gshare, thiết kế đã giải quyết triệt để bài toán thắt nút cổ chai về độ trễ điều khiển, đạt hiệu suất dự đoán 94.6%.

Quy trình thiết kế vật lý hoàn chỉnh trên tiến trình GPDK 45nm với bộ công cụ Cadence chuẩn công nghiệp đã chứng minh tính khả thi sản xuất của lõi vi xử lý với tần số hoạt động 83.3 MHz, công suất tiêu thụ tối ưu 9.65 mW, đáp ứng đầy đủ các tiêu chuẩn khắt khe về thời gian (Timing sign-off) và vật lý (100% LEC, 0 lỗi DRC/LVS). Kết quả của đồ án đóng góp một tài liệu kỹ thuật chuyên sâu, một thiết kế IP Core có độ tin cậy cao cho cộng đồng nghiên cứu và phát triển vi mạch Việt Nam.