Thiết Kế Bộ Vi Xử Lý RISC-V Hỗ Trợ Dự Đoán Nhánh

Khóa luận tốt nghiệp nghiên cứu tốt nghiệp kỹ thuật máy tính thiết kế vật lý bộ vi xử lý risc v hỗ trợ branch prediction, vận dụng lý thuyết vào thực tế, đề xuất giải pháp cụ thể

• Tác giả: Nguyễn Hải Minh
• Người hướng dẫn: Th.S. Tạ Trí Đức
• Trường học: Đại học Quốc gia TP. Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết Kế Bộ Vi Xử Lý RISC-V Hỗ Trợ Dự Đoán Nhánh
• Loại tài liệu: khóa luận tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: TONG QUAN DE TÀI
• 1.1. Tong quan dé tai
• 1.2. Mục tiêu đề tài
• 1.3. Giới hạn đề tài
• 2. CHƯƠNG 2: CƠ SỞ LY THUYET
• 2.1. Kiến trúc tập lệnh RISC-V
• 2.1.1. Giới thiệu về kiến trúc RISC-V
• 2.1.2. Các tập lệnh và thanh ghỉ cơ bản của RISC-V RV32I
• 3. CHƯƠNG 3: PHƯƠNG PHÁP THIET KE
• 3.1. Thiết kế RTL bộ vi xử lý RISC-V RV32I với Branch Prediction
• 3.1.1. Kiến trúc bộ vi xử lý RISC-V
• 3.1.2. Kiến trúc Branch PredictiOn
• 3.2. Thiết kế vật lý bộ vi xử lý RISC-V
• 3.2.1. Tổng hợp logic
• 3.2.2. Kiểm tra tính tương đồng
• 3.2.3. Thiết kế vật lý
• 3.2.4. Kiểm tra thiết kế vật lý và xuất file
• 4. CHƯƠNG 4: KET QUA VÀ ĐÁNH GIÁ
• 4.1. Kết qua mô phỏng chức nang vi xử lý RISC-V
• 4.2. Kết quả mô phỏng chức năng khối Branch Prediction
• 4.3. Thiết kẾ Vat lý
• 4.3.1. Logic Synthesis
• 4.3.2. Layout Equivalence check
• 4.3.3. Post layout Simulation
• 4.3.4. Tổng hợp các kết quả chính của thiết kế layout
• 4.4. So sánh và đánh gI1á
• 5. CHƯƠNG 5: KET LUẬN VÀ HƯỚNG PHÁT TRIÊN
• 5.1. Ưu điểm va hạn ché
• 5.2. Hướng phát triỀn
• 5.2.1. Cải thiện thêm thuật toán Branch Prediction
• 5.2.2. Phát triển Bus và các ngoại Vi
• 5.2.3. Tối ưu thiết kế vật lý
• DANH MỤC HÌNH
• DANH MỤC BANG
• DANH MỤC TỪ VIẾT TẮT
• TOM TAT KHOA LUẬN

Tóm tắt

I. Tổng Quan Về Thiết Kế Bộ Vi Xử Lý RISC V Hỗ Trợ Dự Đoán Nhánh

Thiết kế bộ vi xử lý RISC-V hỗ trợ dự đoán nhánh đang trở thành một xu hướng quan trọng trong ngành công nghệ thông tin. RISC-V, với kiến trúc mở, cho phép các nhà phát triển tùy chỉnh và tối ưu hóa hiệu suất của vi xử lý. Việc tích hợp dự đoán nhánh không chỉ giúp cải thiện tốc độ xử lý mà còn giảm thiểu độ trễ trong các ứng dụng thực tế. Điều này đặc biệt quan trọng trong bối cảnh ngày càng nhiều thiết bị yêu cầu hiệu suất cao.

1.1. Ứng Dụng Của RISC V Trong Ngành Công Nghệ

RISC-V đã được áp dụng rộng rãi trong nhiều lĩnh vực, từ hệ thống nhúng đến máy chủ lớn. Sự linh hoạt của kiến trúc này cho phép các nhà phát triển dễ dàng tùy chỉnh theo nhu cầu cụ thể.

1.2. Lợi Ích Của Dự Đoán Nhánh Trong Vi Xử Lý

Dự đoán nhánh giúp giảm thiểu thời gian chờ đợi trong quá trình xử lý lệnh. Điều này không chỉ cải thiện hiệu suất mà còn tiết kiệm năng lượng, làm cho RISC-V trở thành lựa chọn hấp dẫn cho các ứng dụng hiện đại.

II. Thách Thức Trong Thiết Kế Bộ Vi Xử Lý RISC V

Mặc dù RISC-V mang lại nhiều lợi ích, nhưng việc thiết kế bộ vi xử lý với dự đoán nhánh cũng gặp phải nhiều thách thức. Các vấn đề như xung đột dữ liệu, độ phức tạp trong thiết kế và yêu cầu về hiệu suất cao là những yếu tố cần được xem xét kỹ lưỡng.

2.1. Xung Đột Dữ Liệu Trong Thiết Kế

Xung đột dữ liệu có thể xảy ra khi nhiều lệnh cố gắng truy cập cùng một tài nguyên. Điều này có thể làm giảm hiệu suất của vi xử lý, đặc biệt trong các ứng dụng yêu cầu xử lý nhanh.

2.2. Độ Phức Tạp Trong Thiết Kế Dự Đoán Nhánh

Thiết kế dự đoán nhánh yêu cầu các thuật toán phức tạp để đảm bảo tính chính xác. Việc tối ưu hóa các thuật toán này là một thách thức lớn trong quá trình phát triển.

III. Phương Pháp Thiết Kế Bộ Vi Xử Lý RISC V Hỗ Trợ Dự Đoán Nhánh

Để thiết kế bộ vi xử lý RISC-V hỗ trợ dự đoán nhánh, cần áp dụng các phương pháp hiện đại trong thiết kế vi mạch. Việc sử dụng các công cụ thiết kế như Cadence và GPDK 45nm giúp tối ưu hóa quy trình thiết kế và đảm bảo tính chính xác.

3.1. Quy Trình Thiết Kế RTL

Quy trình thiết kế RTL là bước đầu tiên trong việc phát triển bộ vi xử lý. Tại đây, các lệnh và cấu trúc dữ liệu được xác định rõ ràng để đảm bảo tính chính xác trong quá trình thực thi.

3.2. Tích Hợp Dự Đoán Nhánh Vào Thiết Kế

Việc tích hợp dự đoán nhánh vào thiết kế RISC-V yêu cầu các thuật toán phức tạp để đảm bảo tính chính xác và hiệu suất. Các giải thuật như Two-level Gshare là một trong những lựa chọn phổ biến.

IV. Ứng Dụng Thực Tiễn Của Bộ Vi Xử Lý RISC V

Bộ vi xử lý RISC-V hỗ trợ dự đoán nhánh đã được áp dụng trong nhiều ứng dụng thực tiễn. Từ các thiết bị nhúng đến các hệ thống máy chủ, RISC-V cho thấy khả năng đáp ứng tốt các yêu cầu về hiệu suất và tiết kiệm năng lượng.

4.1. Ứng Dụng Trong Hệ Thống Nhúng

RISC-V được sử dụng rộng rãi trong các hệ thống nhúng, nơi yêu cầu hiệu suất cao và tiết kiệm năng lượng. Việc tích hợp dự đoán nhánh giúp cải thiện tốc độ xử lý trong các ứng dụng này.

4.2. Ứng Dụng Trong Máy Chủ

Trong các máy chủ lớn, RISC-V cho thấy khả năng xử lý mạnh mẽ với chi phí thấp. Dự đoán nhánh giúp tối ưu hóa hiệu suất, đáp ứng nhu cầu ngày càng cao của thị trường.

V. Kết Luận Về Thiết Kế Bộ Vi Xử Lý RISC V

Thiết kế bộ vi xử lý RISC-V hỗ trợ dự đoán nhánh không chỉ mang lại nhiều lợi ích về hiệu suất mà còn mở ra nhiều cơ hội cho các nghiên cứu và phát triển trong tương lai. Sự phát triển của RISC-V sẽ tiếp tục thúc đẩy đổi mới trong ngành công nghệ thông tin.

5.1. Tương Lai Của RISC V

Với sự phát triển không ngừng của công nghệ, RISC-V sẽ tiếp tục được cải tiến và mở rộng. Các nghiên cứu mới sẽ giúp tối ưu hóa hiệu suất và khả năng tùy chỉnh của kiến trúc này.

5.2. Khuyến Nghị Cho Nghiên Cứu Tương Lai

Các nhà nghiên cứu nên tiếp tục khám phá các giải pháp mới để tối ưu hóa dự đoán nhánh và cải thiện hiệu suất của RISC-V. Việc hợp tác giữa các tổ chức sẽ thúc đẩy sự phát triển nhanh chóng của kiến trúc này.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Trong lĩnh vực kiến trúc máy tính và công nghệ bán dẫn, kiến trúc tập lệnh mã nguồn mở RISC-V (khởi nguồn từ Đại học California, Berkeley năm 2010) đang nhận được sự quan tâm lớn từ cả giới học thuật lẫn công nghiệp nhờ khả năng tùy biến cao, tính miễn phí về bản quyền và khả năng tiết kiệm diện tích, năng lượng so với các kiến trúc độc quyền như x86 hay ARM. Tuy nhiên, phần lớn các công trình nghiên cứu và đồ án học thuật hiện nay về RISC-V chỉ dừng lại ở mức độ mô phỏng hoặc hiện thực hóa trên các kit FPGA. Việc chuyển đổi từ mô tả phần cứng ở mức chuyển đổi thanh ghi (RTL) sang thiết kế vật lý (Physical Design) trên quy trình chế tạo mạch tích hợp chuyên dụng (ASIC) là bước đi cần thiết nhằm xác thực chính xác các yếu tố hiệu năng, diện tích, công suất tiêu thụ (PPA) cũng như thách thức khi sản xuất thực tế.

Khóa luận tốt nghiệp của tác giả Nguyễn Hải Minh tập trung giải quyết bài toán hiện thực hóa toàn diện bộ vi xử lý RISC-V 32-bit từ mức RTL cho đến sơ đồ bố trí vật lý (GDSII) sử dụng thư viện công nghệ GPDK 45nm và bộ công cụ EDA của hãng Cadence, đồng thời tích hợp cơ chế dự đoán rẽ nhánh (Branch Prediction) để giảm thiểu độ trễ cho đường ống thực thi (pipeline).

Mục tiêu nghiên cứu của đề tài được phân định cụ thể theo hai phân đoạn kỹ thuật:

1. Mục tiêu thiết kế RTL:
   • Hiện thực thiết kế lõi vi xử lý RISC-V tập lệnh RV32I theo kiến trúc pipeline 5 tầng.
   • Nghiên cứu và tích hợp giải thuật dự đoán rẽ nhánh Two-level Gshare Branch Prediction vào khối Datapath.
   • Kiểm tra, mô phỏng chức năng chính xác cho toàn bộ 37 lệnh thuộc tập lệnh RV32I cơ bản ở tần số hoạt động danh định 100 MHz.
2. Mục tiêu thiết kế vật lý:
   • Triển khai thành công luồng thiết kế vật lý từ RTL Netlist sang bố cục layout ASIC hoàn chỉnh trên tiến trình 45nm (GPDK045).
   • Đảm bảo thiết kế vật lý đạt tần số hoạt động tối thiểu 50 MHz.
   • Kiểm tra và chứng minh tính tương đồng logic (Equivalence Checking) tuyệt đối giữa thiết kế vật lý và thiết kế RTL.

Đối tượng và phạm vi nghiên cứu:

• Đối tượng nghiên cứu: Lõi vi xử lý kiến trúc RISC-V RV32I, giải thuật Two-level Gshare Branch Prediction, và luồng thiết kế ASIC RTL-to-GDSII.
• Phạm vi và giới hạn: Về mặt kiến trúc RTL, bộ xử lý không hỗ trợ các lệnh thanh ghi điều khiển và trạng thái (Control and Status Register - CSR) cũng như các lệnh gọi ngắt/bẫy môi trường (ECALL, EBREAK). Về mặt thiết kế vật lý, đề tài giới hạn ở mức core layout, không thực hiện thiết kế Pin/Pad ngoại vi, không chèn cấu trúc kiểm thử phần cứng (DFT) và bỏ qua bước SignOff xuất xưởng toàn diện.

---

Cơ sở lý thuyết và phương pháp

Khóa luận xây dựng trên các nền tảng lý thuyết kiến trúc phần cứng và phương pháp luận thiết kế vi mạch chuẩn công nghiệp:

• Kiến trúc tập lệnh RISC-V RV32I: Sử dụng tập lệnh 32-bit số nguyên gồm 37 lệnh chia thành 6 định dạng cấu trúc trường lệnh: R (Register-Register), I (Immediate), S (Store), B (Branch), U (Upper Immediate), và J (Jump). Hệ thống sử dụng 32 thanh ghi số nguyên đa năng từ x0 đến x31 (với x0 được gán cứng giá trị 0, x1 làm thanh ghi lưu địa chỉ trả về ra, x2 làm con trỏ ngăn xếp sp, x3 làm con trỏ toàn cục gp).
• Kiến trúc Pipeline 5 tầng và xử lý xung đột (Hazard Handling): Chia quy trình xử lý lệnh thành 5 giai đoạn nối tiếp: Đọc lệnh (IF), Giải mã lệnh (ID), Thực thi (EX), Truy xuất bộ nhớ (MEM), và Ghi lại (WB). Để triệt tiêu suy giảm hiệu năng do xung đột, đề tài xây dựng khối Hazard Unit kết hợp kỹ thuật Forwarding (chuyển tiếp trực tiếp kết quả từ tầng MEM/WB về tầng EX cho xung đột Read After Write - RAW) và cơ chế chèn stall 1 chu kỳ kết hợp xóa lệnh (flush) cho trường hợp xung đột nạp-dữ liệu (Load Hazard).
• Giải thuật Two-level Gshare Branch Prediction: Kết hợp phương pháp thích ứng hai mức (Two-level Adaptive) với lịch sử toàn cục (Global History). Cơ chế băm địa chỉ thực hiện phép toán logic XOR giữa giá trị Program Counter (PC) hiện tại với thanh ghi lịch sử rẽ nhánh toàn cục (GHR) để tạo địa chỉ chỉ mục duy nhất tra cứu trong Bảng lịch sử mẫu (Pattern History Table - PHT). PHT gồm 256 mục, mỗi mục sử dụng một bộ đếm bão hòa 2-bit (2-bit Saturating Counter) với 4 trạng thái chuyển tiếp để dự đoán hướng rẽ (Taken/Not Taken). Khối Branch Target Buffer (BTB) được dùng đồng thời để lưu trữ và suy đoán địa chỉ đích (Target Address).
• Phương pháp thực nghiệm và luồng thiết kế ASIC: Phương pháp thiết kế sử dụng hoàn toàn luồng tự động hóa thiết kế điện tử (EDA) thông qua bộ công cụ của hãng Cadence trên thư viện công nghệ bán dẫn GPDK 45nm:
  • Mô phỏng chức năng và trễ: Cadence Xcelium.
  • Tổng hợp logic (Logic Synthesis): Cadence Genus Synthesis Solution.
  • Kiểm tra tính tương đồng hình thức (Formal Equivalence Checking): Cadence Conformal LEC.
  • Thiết kế vật lý (PnR/CTS/Routing): Cadence Innovus Implementation System.

---

Thiết kế và triển khai hệ thống vi xử lý

Kiến trúc mức RTL của bộ vi xử lý

Hệ thống xử lý được phân chia thành ba khối chính: Khối điều khiển (Controller), Khối đường dữ liệu (Datapath), và các khối giao tiếp ngoại vi hỗ trợ nạp lệnh trực tiếp từ bên ngoài qua đường bus 32-bit trong 1 chu kỳ xung nhịp mỗi lệnh (tín hiệu start dùng để điều khiển stall các tầng IF/ID khi nạp dữ liệu).

Khối chức năng	Đầu vào chính	Đầu ra chính	Nhiệm vụ kỹ thuật
Controller	opcode[6:0], funct3[2:0], funct7[6:0]	alu_ctrl[9:0], alu_srcA_D, alu_srcB_D, branch_D, bropcode[2:0], jump_D[1:0], memWrite_D, regWrite_D, write_back_D[1:0], load_sel_D[2:0], store_sel_D[2:0]	Giải mã các trường lệnh từ tầng ID, phát sinh tín hiệu điều khiển luồng tính toán, truy xuất bộ nhớ và ghi thanh ghi.
Datapath	Các tín hiệu từ Controller, clk, rst_n, start, INSTRUCTION[31:0]	opcode, funct3, funct7, MemData[31:0], RegData[31:0], m_addr, m_data	Thực thi các tầng IF, ID, EX, MEM, WB; chứa thanh ghi PC, ALU, Register File, Data Memory và khối Hazard Unit.
Hazard Unit	rd_M[4:0], rd_W[4:0], rs1_D[4:0], rs2_D[4:0], rs1_E[4:0], rs2_E[4:0], rd_E[4:0], write_enable_RF_M, write_enable_RF_W, write_back_E[1:0]	forwardAE[1:0], forwardBE[1:0], stallF, stallD, flushE	So sánh chỉ số thanh ghi nguồn và đích để điều khiển bộ ghép kênh Forwarding tại tầng EX; phát tín hiệu stall/flush khi gặp Load Hazard.
Branch Prediction	clk, rst_n, branch_E, jump_E, branch, taken_E, pc_F[31:0], pc_E[31:0], pc_target[31:0], pc4_E[31:0]	pc_next[31:0], pc_restore[31:0], flush, taken_F	Dự đoán hướng nhảy và địa chỉ rẽ nhánh ngay tại tầng IF thông qua BTB và PHT; kích hoạt tín hiệu flush xóa pipeline và nạp pc_restore khi dự đoán sai tại tầng EX.

Luồng thiết kế vật lý trên Cadence Innovus

Quá trình thiết kế vật lý được triển khai tuần tự qua các giai đoạn nghiêm ngặt:

1. Tổng hợp Logic (Genus): Đọc mã RTL Verilog cùng các tệp thư viện .lib, .lef và ràng buộc thiết kế .sdc. Áp dụng các thuộc tính tối ưu hóa: gán hdl_ff_keep_feedback để bảo toàn mạch tuần hoàn logic, thiết lập syn_generic_effort và syn_map_effort ở mức high, và đặt auto_ungroup về giá trị none nhằm giữ nguyên cấu trúc phân cấp module phục vụ cho việc quản lý layout trực quan. Xuất tệp Gate-level Netlist và bảng độ trễ SDF.
2. Kiểm tra tính tương đương Logic (Conformal LEC): Thiết lập mô hình so sánh giữa Golden Design (mã nguồn RTL) và Revised Design (Gate-level netlist). Bổ sung thuộc tính undriven signal x -golden để công cụ xử lý chuẩn xác các tín hiệu không được điều khiển trong thiết kế ban đầu (ví dụ: các bit không sử dụng trong bus địa chỉ).
3. Quy hoạch mặt bằng (Floorplan) và phân bổ I/O:
   • Kích thước khuôn (Die/Core): Diện tích $1000 \times 1000,\mu\text{m}$, tỉ lệ khung hình (Aspect Ratio) là 1, khoảng cách lề từ Core Area đến ranh giới thiết kế (Core Margins) là $5,\mu\text{m}$ ở cả 4 phía.
   • Phân bổ I/O Planning: Toàn bộ cổng vào/ra được rải đều trên Lớp kim loại thứ 5 (Layer 5) để tối ưu đường dẫn.

Cạnh vi mạch	Tín hiệu I/O bố trí	Hướng phân bổ	Khoảng cách chân
Bên Trái	address[0:31], start, rst_n, clk, DataOrReg, instruction[0:31]	Theo chiều kim đồng hồ (Clockwise)	$13,\mu\text{m}$
Bên Phải	m_sel, m_rnw, value[0:31]	Theo chiều kim đồng hồ (Clockwise)	$15,\mu\text{m}$
Bên Trên	check_address[0:31], DataOrReg, s_data[0:31]	Theo chiều kim đồng hồ (Clockwise)	$10,\mu\text{m}$
Bên Dưới	m_data[0:31], data[0:31], m_addr[0:31]	Ngược chiều kim đồng hồ (Counter-clockwise)	$10,\mu\text{m}$

4. Quy hoạch nguồn (Power Planning): Xây dựng vòng nguồn (Power Ring) bao gồm 2 đường dây $V_{DD}$ và $V_{SS}$ chạy song song trên Layer 10 (chiều dọc) và Layer 11 (chiều ngang), độ rộng dây $0.7,\mu\text{m}$, khoảng cách giữa 2 dây $0.2,\mu\text{m}$. Mạng lưới thanh nguồn (Power Stripes) và ray nguồn (Power Rails) phân phối điện năng trực tiếp đến các standard cell thông qua hệ thống vias.
5. Định vị cell (Place) & Cây xung nhịp (CTS): Thực thi lệnh place_opt_design để định vị standard cell kết hợp tối ưu hóa không gian. Sau khi đạt các chỉ số Pre-CTS (không vi phạm WNS, TNS, max_tran), tiến hành tổng hợp cây xung nhịp (CTS) bằng cách chèn buffer/inverter phân phối xung clock đồng đều, triệt tiêu vi phạm thời gian thiết lập (setup time) và thời gian giữ (hold time).
6. Định tuyến (Routing) & Xác minh: Chạy công cụ NanoRoute để liên kết mạng dây tín hiệu, tuân thủ nghiêm ngặt các quy tắc kiểm tra thiết kế vật lý (DRC, Geometry, Connectivity) và xuất mô phỏng kiểm tra trễ Post-layout.

---

Nội dung chính theo từng chương

Chương 1. Tổng quan đề tài

Trình bày tổng quan về xu hướng phát triển của kiến trúc RISC-V trên thế giới, các khoản đầu tư từ các tập đoàn lớn (điển hình như Intel công bố đầu tư 1 tỷ USD hỗ trợ hệ sinh thái chip RISC-V vào tháng 2/2022). Khẳng định tính cấp thiết của việc chuyển dịch từ mô hình mô phỏng thuần túy trên FPGA sang hiện thực thiết kế vật lý ASIC. Nêu rõ mục tiêu thiết kế lõi RV32I pipeline 5 tầng, tích hợp bộ dự đoán rẽ nhánh Gshare, kiểm tra chính xác 37 lệnh, đạt tần số RTL 100 MHz và tần số vật lý tối thiểu 50 MHz trên thư viện GPDK 45nm, đồng thời vạch rõ giới hạn kỹ thuật không thực hiện pin/pad, DFT và SignOff.

Chương 2. Cơ sở lý thuyết

Cung cấp bức tranh toàn diện về:

• Cấu trúc tập lệnh cơ bản RV32I của RISC-V với 37 lệnh chia theo 6 định dạng chuẩn (R, I, S, B, U, J) và chức năng của 32 thanh ghi số nguyên.
• Nguyên lý hoạt động của kiến trúc đường ống 5 tầng (IF, ID, EX, MEM, WB) cùng bản chất các loại xung đột phần cứng (Load Hazard, RAW) và giải pháp khắc phục bằng Forwarding/Stall.
• Cơ chế hoạt động của thuật toán dự đoán rẽ nhánh Two-level Gshare Branch Prediction dựa trên sự kết hợp giữa bảng PHT 256 hàng, bộ đếm bão hòa 2-bit và phép toán XOR thanh ghi lịch sử toàn cục GHR với địa chỉ PC.
• Tổng quan quy trình chuẩn thiết kế vi mạch ASIC từ RTL đến GDSII cùng hệ thống phần mềm chuyên dụng của Cadence (Xcelium, Genus, Conformal, Innovus).

Chương 3. Phương pháp thiết kế

Chi tiết hóa phương pháp xây dựng phần cứng ở cả hai mức độ:

• Thiết kế RTL: Kiến trúc chi tiết và bảng đặc tả tín hiệu giao tiếp của khối Controller, Datapath, Hazard Unit, bộ đệm nhánh BTB, và bảng lịch sử mẫu PHT. Mô tả cơ chế nạp lệnh trực tiếp từ cổng ngoài vào Instruction Memory.
• Thiết kế vật lý: Thiết lập luồng tổng hợp logic trên Genus với các cờ tối ưu hóa cấu trúc; quy trình kiểm tra tương đương hình thức với Conformal LEC; các bước thiết lập thông số cụ thể trong Innovus bao gồm kích thước Floorplan ($1000 \times 1000,\mu\text{m}$), quy hoạch rải I/O trên Layer 5, cấu trúc Power Ring trên Layer 10 và 11, các giai đoạn Place, tối ưu Pre-CTS, tổng hợp CTS, và định tuyến hoàn thiện NanoRoute.

Chương 4. Kết quả và đánh giá

Trình bày kết quả kiểm nghiệm chức năng và các báo cáo thông số kỹ thuật thu được:

• Kết quả dạng sóng (Waveform) mô phỏng chức năng trên Xcelium xác nhận 37 lệnh thuộc các nhóm R, I, S, U, B, JAL, JALR hoạt động chính xác.
• Mô phỏng đánh giá hiệu quả khối Branch Prediction: ghi nhận các trường hợp dự đoán đúng giúp pipeline không bị gián đoạn, đo đạc số lần rẽ sai và tổng số nhánh rẽ thực thi.
• Kết quả tổng hợp logic trên Genus: Báo cáo về Timing, Công suất tiêu thụ (Power), và Diện tích (Area), kiểm tra Gate-level Netlist có kèm trễ.
• Báo cáo kiểm tra tương đồng logic (LEC): Xác nhận thiết kế sau tổng hợp và sau layout hoàn toàn tương đương với RTL gốc.
• Kết quả kiểm tra thiết kế vật lý trên Innovus: Thiết kế vượt qua toàn bộ các kiểm tra quy tắc vật lý DRC, Geometry, Connectivity; hoàn thành chèn kim loại (Metal Fill); trích xuất bảng thông số Post-layout (Timing, Density, Power) và so sánh các chỉ số diện mạo thiết kế với các công trình nghiên cứu đối sánh.

Chương 5. Kết luận và hướng phát triển

Đánh giá tổng thể mức độ hoàn thành nhiệm vụ nghiên cứu so với mục tiêu đề ra, rút ra các ưu điểm về tính khả thi của luồng thiết kế vật lý và độ chính xác của giải thuật dự đoán rẽ nhánh Gshare. Phân tích các hạn chế tồn đọng và đề xuất ba hướng mở rộng nghiên cứu trong tương lai.

---

Kết quả và đóng góp

• Kết quả kỹ thuật đạt được:
  • Thiết kế và kiểm chứng thành công bộ vi xử lý RISC-V RV32I cấu trúc pipeline 5 tầng bằng Verilog HDL, vượt qua các tập testcase kiểm tra toàn bộ 37 lệnh số nguyên.
  • Tích hợp hoàn chỉnh khối dự đoán rẽ nhánh Two-level Gshare (gồm bộ đệm BTB và bảng PHT 256 dòng dùng thuật toán bộ đếm bão hòa 2-bit), giúp giải quyết xung đột điều khiển và giảm số chu kỳ lãng phí khi thực thi nhánh rẽ.
  • Hoàn thiện luồng thiết kế vật lý ASIC hoàn chỉnh trên tiến trình GPDK 45nm bằng công cụ Cadence Innovus, đáp ứng các ràng buộc về Floorplan ($1000 \times 1000,\mu\text{m}$), Power Ring ($0.7,\mu\text{m}$ width), định tuyến Layer 5/10/11, vượt qua các khâu kiểm tra DRC, Geometry, Connectivity và xác minh Equivalence Checking (LEC).
  • Đảm bảo các chỉ tiêu vận hành: tần số mô phỏng RTL đạt 100 MHz và thiết kế vật lý đáp ứng mục tiêu hoạt động ở tần số tối thiểu 50 MHz.
• Đóng góp của khóa luận:
  • Khóa luận tiến xa hơn các nghiên cứu học thuật thông thường vốn chỉ dừng lại ở mức mô phỏng phần mềm hoặc thử nghiệm trên FPGA, bằng cách đưa thiết kế RISC-V xuống mức thiết kế vật lý cụ thể (layout ASIC).
  • Thiết lập và chuẩn hóa quy trình thiết kế tự động hoàn chỉnh từ RTL đến Netlist/Layout sử dụng đồng bộ hệ sinh thái phần mềm Cadence (Xcelium, Genus, Conformal, Innovus), cung cấp tài liệu tham khảo thực tế cho các nghiên cứu hiện thực hóa phần cứng.

---

Hạn chế và hướng nghiên cứu tiếp

Hạn chế được ghi nhận

• Thiết kế RTL chưa hỗ trợ tập lệnh điều khiển/trạng thái CSR và các lệnh ngắt/gọi hệ thống (ECALL, EBREAK).
• Khâu thiết kế vật lý chưa triển khai mạng lưới Pin/Pad xung quanh chip, chưa tích hợp khối kiểm tra khả năng chế tạo (Design for Testability - DFT) và chưa thực hiện bước SignOff xuất xưởng toàn diện.
• Giải thuật dự đoán rẽ nhánh Gshare và bộ đệm PHT chiếm dụng lượng tài nguyên phần cứng đáng kể trong lõi xử lý.

Hướng phát triển tiếp theo

1. Cải thiện thuật toán Branch Prediction: Tối ưu hóa cấu trúc PHT, nâng cao độ chính xác dự đoán và nghiên cứu cân đối tài nguyên chiếm dụng của bộ dự đoán.
2. Phát triển Bus và ngoại vi: Thiết kế tích hợp hệ thống bus chuẩn công nghiệp (như chuẩn AMBA/AHB/AXI) và phát triển thêm các khối ngoại vi (UART, SPI, GPIO) để tạo thành hệ thống trên chip (SoC) hoàn chỉnh.
3. Tối ưu thiết kế vật lý: Bổ sung thiết kế Pin/Pad, triển khai chèn mạch DFT, hoàn thiện quy trình kiểm tra Timing/Power SignOff và tiến hành tối ưu hóa diện tích, công suất tiêu thụ của layout.

---

Giá trị tham khảo

Báo cáo khóa luận là tài liệu tham khảo có giá trị cao đối với:

• Sinh viên và học viên ngành Kỹ thuật Máy tính, Điện tử - Viễn thông, Thiết kế Vi mạch (VLSI): Cung cấp tài liệu mẫu chi tiết về phương pháp thiết kế lõi vi xử lý RISC-V RV32I, nguyên lý hoạt động của đường ống 5 tầng, khối Hazard Unit và giải thuật Two-level Gshare Branch Prediction.
• Kỹ sư và người nghiên cứu thiết kế ASIC: Cung cấp hướng dẫn thực tế về luồng công cụ EDA Cadence (Genus, Conformal, Innovus), bao gồm các thiết lập thuộc tính tổng hợp (syn_generic_effort, auto_ungroup none), thông số cấu hình Floorplan, quy hoạch Power Planning đa tầng kim loại và cách xử lý lỗi không tương đương logic trong Conformal LEC.

---

Câu hỏi thường gặp

1. Khóa luận hiện thực bộ lệnh RISC-V nào và có hỗ trợ đầy đủ các lệnh hệ thống không?
Khóa luận hiện thực tập lệnh cơ bản RV32I với 37 lệnh số nguyên được chia thành 6 định dạng (R, I, S, B, U, J). Thiết kế có giới hạn là không hỗ trợ các lệnh liên quan đến thanh ghi trạng thái/điều khiển (CSR) và các lệnh bẫy/gọi môi trường (ECALL, EBREAK).

2. Giải thuật dự đoán rẽ nhánh được lựa chọn trong đề tài là gì và cấu trúc của nó như thế nào?
Đề tài sử dụng giải thuật Two-level Gshare Branch Prediction. Cấu trúc gồm thanh ghi lịch sử rẽ nhánh toàn cục (GHR) được XOR với địa chỉ PC để định vị trong Bảng lịch sử mẫu (PHT) có độ sâu 256 dòng (mỗi dòng 2-bit sử dụng thuật toán bộ đếm bão hòa 2-bit) kết hợp với khối Branch Target Buffer (BTB) để lưu trữ và dự đoán địa chỉ nhảy mục tiêu.

3. Khối Hazard Unit trong thiết kế xử lý các loại xung đột đường ống (pipeline hazards) nào?
Hazard Unit xử lý hai loại xung đột chính: xung đột đọc sau khi ghi (RAW) thông qua kỹ thuật Forwarding chuyển tiếp trực tiếp kết quả từ tầng MEM hoặc WB về đầu vào ALU tại tầng EX; và xung đột nạp-dữ liệu (Load Hazard) bằng cách so sánh thanh ghi đích của lệnh load ở tầng EX với thanh ghi nguồn ở tầng ID để stall đường ống 1 chu kỳ và flush lệnh ở tầng EX.

4. Quy trình thiết kế vật lý sử dụng tiến trình bán dẫn và công cụ EDA nào?
Thiết kế vật lý sử dụng bộ kit công nghệ GPDK 45nm (GPDK045) của Cadence cùng hệ thống công cụ: Cadence Xcelium (mô phỏng), Cadence Genus (tổng hợp logic), Cadence Conformal (kiểm tra tính tương đương logic), và Cadence Innovus (định vị, chèn cây clock, định tuyến layout).

5. Các thông số chính được thiết lập trong bước quy hoạch mặt bằng (Floorplan) là gì?
Khuôn thiết kế được cấu hình diện tích $1000 \times 1000,\mu\text{m}$, tỷ lệ khung hình Aspect Ratio bằng 1, khoảng cách lề Core to Boundary là $5,\mu\text{m}$ ở cả 4 cạnh. Các chân I/O được rải trên Layer 5, vòng nguồn Power Ring chạy trên Layer 10 (dọc) và Layer 11 (ngang) với độ rộng dây $0.7,\mu\text{m}$ và khoảng cách $0.2,\mu\text{m}$.

---

Kết luận

Khóa luận tốt nghiệp của tác giả Nguyễn Hải Minh đã hoàn thành việc xây dựng và hiện thực hóa bộ vi xử lý RISC-V RV32I 5 tầng đường ống có tích hợp cơ chế dự đoán rẽ nhánh Two-level Gshare. Đề tài đã thực hiện thành công việc chuyển đổi từ mô hình kiến trúc RTL sang thiết kế vật lý ASIC hoàn chỉnh trên tiến trình GPDK 45nm thông qua bộ công cụ của Cadence, đảm bảo tính đúng đắn về chức năng và tính tương đồng hình thức. Công trình là tài liệu thực nghiệm quan trọng, làm rõ phương pháp thiết kế phần cứng vi xử lý và luồng tự động hóa thiết kế vi mạch ASIC từ mức mô tả thuật toán đến layout vật lý.

Trích đoạn nội dung tài liệu

CHƯƠNG 1: TONG QUAN DE TÀI e CHƯƠNG 2: CƠ SỞ LY THUYET e CHƯƠNG 3: PHƯƠNG PHAP THIET KE e CHƯƠNG 4: KET QUA VA ĐÁNH GIÁ e CHƯƠING 5: KET LUẬN VÀ HƯỚNG PHAT TRIEN CHUONG 1. TONG QUAN ĐÈ TÀI 1.1 Tong quan dé tai Trong thời điểm hiện tại, sự phat triển của kiến trúc vi xử lý mã nguồn mở RISC-V đã trở thành một chủ đề nóng trong ngành công nghệ thông tin toàn cầu. Khởi nguồn từ một dự án học thuật tại Đại học California, Berkeley vào năm 2010, RISC-V không chỉ là một lựa chọn kinh tế mà còn mở ra khả năng tùy biến và phát trién mạnh mẽ cho các nhà nghiên cứu và phát triển sản phẩm. Đặc biệt, so với các kiến trúc thương mại như x86 của Intel và ARM, RISC-V cung cấp một nền tang phát triển miễn phí, giảm rào can chi phí và pháp lý, thúc day sự đổi mới và đa dang hóa.

Một trong những lợi thé nồi bật của RISC-V là kiến trúc tập lệnh rút gọn, giảm thiểu số lượng lệnh và tài nguyên can thiết dé chế tao chip, từ đó giảm chi phí sản xuất và tăng hiệu suất cũng như tiết kiệm năng lượng. Điều này không chỉ cải thiện khả năng hoạt động của các thiết bị mà còn mang lại lợi ích kinh tế, làm cho RISC-V trở thành một giải pháp hap dẫn trong thị trường vi xử lý hiện nay. Hơn nữa, sự phát triển của RISC-V được thúc day mạnh mẽ bởi cộng đồng toàn cầu gồm các chuyên gia, nhà khoa học, và nhà nghiên cứu, đảm bảo cập nhật kỹ thuật liên tục và nhanh chóng. Sự hỗ trợ này không chỉ giúp RISC-V duy trì vị thế cạnh tranh mà còn tạo điều kiện cho các doanh nghiệp triển khai nhanh chóng các giải pháp công nghệ mới, đáp ứng nhu cầu tăng trưởng của thị trường điện tử và IoT.

Tình hình thế giới, các công ty, tập đoàn công nghệ lớn như Intel, SiFive, SemiFive, China RISC-V Industry Alliance,. đã sử dụng RISC-V vào các sản phẩm của họ.100 thành viên trên toàn thế giới, bao gồm các công ty và tổ chức học thuật, hiện đang hợp tác thông qua tổ chức phi lợi nhuận RISC-V International dé thiết lập và phát triển các dự án liên quan đến RISC-V. Vào tháng 2/2022, Intel công bồ dau tu 1 tỷ USD dé hỗ trợ các công ty sản xuất chip RISC-V [1]. Trong khi các nghiên cứu chỉ tập trung chủ yếu vào mô phỏng và thử nghiệm các mô hình lý thuyết của vi xử lý RISC-V trên FPGA, khoá luận này đi một bước xa hơn bằng cách thực thi thiết kế vật lý, mang các ý tưởng từ bảng vẽ đến thực tế.

Sự chuyền giao này từ mô hình mô phỏng sang thiết kế vật lý không chỉ là một bước tiến quan trọng trong quá trình phát triển sản phẩm, mà còn là yếu tổ cần thiết để đánh giá chính xác các khả năng thực tế và các thách thức trong sản xuất. Chính vì thế, nhóm quyết định thực hiện đề tài “Thiết kế vật lý bộ vi xử lý RISC-V hỗ trợ Branch Prediction” “Trong khoá luận này, việc tích hop branch prediction vào vi xử lý RISC- V không chỉ nhằm mục đích cải thiện tốc độ xử lý và giảm độ trễ cho RISC-V, mà còn nhằm đảm bảo rằng thiết kế cuối cùng có thể được áp dụng một cách hiệu quả trong các môi trường sản xuất thực tế, đặc biệt là trong các ứng dụng yêu cầu hiệu suất cao như trong các hệ thống nhúng và IoT.2 Mục tiêu đề tài Đề tài “Thiết kế vật lý bộ vi xử lý RISC-V hỗ trợ Branch Prediction” của nhóm hướng tới xây dựng một vi xử lý RISC-V từ thiết kế RTL cho đến thiết kế vật lý. Hiện thực thiết kế vật lý mới có thé chứng minh độ tin cậy của các thiết kế mô phỏng. Đề tài đặt ra một số mục tiêu cụ thể như sau: % Đối với thiết kế RTL e _ Hiện thức thiết kế RISC-V RV32I với kiến trúc pipeline 5 tầng e Nghiên cứu thực hiện giải thuật Branch Prediction để tích hợp vào RISC-V e Kết quả mô phỏng chính xác 37 lệnh của RV32I s* Đối với thiết kế vật lý: e Đưa thành công thiết kế vi xử ly RISC-V xuống thiết kế vật lý.

e Tần số hoạt động của thiết kế vật lý đạt tối thiểu 50 MHz © Thiết kế vật lý phải tương đồng với thiết kế RTL, hoạt động đúng chức năng 1.3 Giới hạn đề tài % Đối với thiết kế RTL: e Vi xử lý không hỗ trợ các lệnh liên quán đến Control and Status Register Instruction va Environment Call and Breakpoints e Vi xử lý đạt tần số hoạt động là 100 MHz s* Đối với thiết kế vật ly: e Không thiết kế pin, pad e Khong thiết kế DFT và SignOff © Thiết kế vật lý hoạt động ở tan sé tối thiểu 50 MHz CHƯƠNG 2.1 Kiến trúc tập lệnh RISC-V 2.1 Giới thiệu về kiến trúc RISC-V RISC-V là một bộ lệnh máy tính (ISA) nguồn mở, dựa trên kiến trúc RISC (Reduced Instruction Set Computing) được phát triển ban đầu tại Đại học California, Berkeley. Kiến trúc này được thiết kế để đơn giản hóa các lệnh máy tính, giảm điện năng tiêu thụ và tối ưu hóa hiệu suất. RISC-V hỗ trợ các kiến trúc 32, 64, và 128-bit và được thiết kế mở, cho phép các nhà phát triển tự do tùy chỉnh và mở rộng bộ lệnh theo nhu cầu cụ thể. Điều này làm cho RISC-V trở thành lựa chọn phổ biến cho cả ứng dụng thương mại và nghiên cứu, từ các hệ thống nhúng đến máy chủ cỡ lớn.

RV32I là bộ lệnh bản cơ bản nhất của bộ lệnh RISC-V, thiết kế cho các hệ thống 32-bit. Bộ lệnh này bao gồm một tập hợp các lệnh tính toán đơn giản và cần thiết dé triển khai các chức năng co bản của máy tính. RV32I bao gồm các lệnh tính toán số nguyên, điều khiển luồng chương trình, và truy cập bộ nhớ, đủ cho việc xây dựng một bộ xử lý hoàn chỉnh. Nó được thiết kế dé dé dàng mở rộng với các mô-đun lệnh b6 sung, hỗ trợ việc tùy biến và mở rộng khả năng xử lý.2 Các tập lệnh và thanh ghỉ cơ bản của RISC-V RV32I Kiến trúc tập lệnh (ISA) của bộ lệnh RV32I bao gồm 47 lệnh, tuy nhiên một số lệnh hệ thống đã được tích hợp thành phần cứng, làm giảm số lượng lệnh xuống còn 37 lệnh (Hình 2.

Khoá luận này chỉ giới hạn thêm việc vi xử lý sẽ không hỗ trợ các lệnh gọi hệ thống và các lệnh kiểm soát trạng thái thanh ghi. RVä2I Base Instruction Set Hmmm[31:12] a (110111 LUI Hmmm|31:12) AUIPC imum 2| 10:1)11)19:12 1101111 JAL a | m— TOIT] JALR EiEI ames [ae toe TOT] BEG L_ mmỊI2H05— [2s DU | im] [1100011] BNE ato) a nt ttt] BLT [Timm 21103] [sto im TTT [T0007] BGE L—Tmi2105—|[——R2—| st] 110 _| amm[ 10] [1100011] BLTU L—anll2105]—|—R2—| TL TT _[ inlet] [100011 | BGEU | 0U | rd | UUUUUI |LBE Hị _ LH 010 LW = c LBU LHU 1mmm|11:0 SB imum| 11:5) SH imum| 11:5) imm|4:0] (II00011 sw imm rd OOLOO11 ADDI SLTI SLTIU XORI ORL ANDI _—WMWMNG— | Sim -Ƒ m [TH | Mm-ora] snii | OO1001T | SLLI =2 AT E—Mmm—|—S— | CMH—Ƒm | 01111101) AbD [D1001 | SUB ADD § gi] su SLT SLTU XOR SRL SRA OR AND FENCE ECALL EBREAK Hình 2.1 Tập lệnh RV32I 37 lệnh này được chia thành 6 định dạng (R, I, S, U, B, J) như Hình 2. Trong đó, R, I, S, U là bốn nhóm chính, chúng có chiều dài cố định là 32bit và phải được viết dudi dang 4 byte với mỗi lệnh trong bộ nhớ. Chúng có chức năng thực thi các lệnh tính toán toán học, truy cập bộ nhớ và thiết lập giá trị cho thanh ghi.

Riêng B(branch) và J(jump) là 2 nhóm có chức năng đặc biệt dé kiểm soát luồng chương trình, chúng không phải xử lý dữ liệu trực tiếp như 4 nhóm lệnh chính. Điều này giúp cho phân biệt rõ ràng giữa các lệnh xử lý dữ liệu và lệnh kiểm soát luồng chương trình thực thi, giúp cho kiến trúc RISC-V trở nên rõ ràng và hoạt động hiệu quả hơn. 31 30 25 24 21 20 19 15 14 12 11 8 7 6 0 | funct7 rs2 rsl funct3 rd opcode | R-type [ Imm[11:0] rsl funct3 rd opcode | I-type | imm[11:5] rs2 rsl funct3 imm[4:0] opcode | S-type imm|10:5 rs2 rsl funct3 | imm|4:1] | imm|11} | opcode | B-type [ imm[31:12] rd opcode | U-type [imm[20] | imm/[10:1] | mmm[11] imm{19:12] rd opcode | J-type Hinh 2.2 Dinh dang cau trúc các trường lệnh cua RV32I Dưới đây là bảng mô tả chỉ tiết các lệnh trong RV32I hoạt động và chức năng của chúng (Hình 2.1 RV32I: RISC-V integer instructions OF funct 3 | funct7 Type | Instructior Descrip: tion Operation (0000011G) |000 f= YE [IB ras tmírs [load byte r= SHQNERUCCAGCrESS IVa) fooooon (3) Joos — [=r [TC rd. Di load half] ro-= Sint taaresstis) | foooooa (3) —Jor0—[=-———t fw ra.

—tmrs1) loud word ]ra= tasers ine | fooooos 3) —|100—|-———t | ba — ra. Tn rs1) load byte unsigned | rd = —Terobitttaaaressty 3) | ae i on Tế rd, imm(rsl) pea hall wnsgned _fr ZeroExt(({Address]j<. uinm |shift left logical immediate [rd = rsi << uimm |0010011(19 [oro [= — |] Jsitỉ rd, rst. imn |setlessthan immediate [rd = (rsi « $ignExt(imm, | foorooa (19) Jou —|- 1 [teva ra.—rat 1m Joe ess than imm.

unsigned [rd = (ral_<StantxtCimmn) | 0010011(19) [100 |——_[L [PT rổ, rst. inn |xor immediate — — |ri= rst> StanExtCinm 0010011 (19) [101 — [0000000"[I_|srT1_rd. rst vi [shift right logical immediate [rd= re! 33 vi 0010011 (19) 010 SỈš srai rd, rs1, uimm |shift right arithmetic imm. rd = rsi >>> uimm 0010011 (19) 0010111423) It —[andr rã, T1.ạ= rs2yc-9 0100011 (35) 0110011(51) |000 |0000( add rd, rsl, rs2 add rd = rsl + rs2 0110011(51) |000 |010( BE rd, d rsl, rs2 sub fd= rsi— s2 0110011 (51) 0 : [ST Tổ, TT, rs2_|shift lee gical s2: 0110011 (51) [010 — |0000000 : | 0110011 (51) situ rd, rsi, rs2 |set less than unsigned rd=(rsl< rs2) 0110011 (51) xor rd.

ng tra xor rd = rsl ^ rs2 0110011 (51) iJ Sss sr] rd, rsì, rs? |shift right logical rd= rsl >> rs2e:o 0110011 (51) sra rd¿ ofsl, rs2 |shift ripht arithmetic rd = rs1 >>> rs2¿, 0110011 (51) or 0110011 (51) ý S1, rs2 land 0110111(55) |- + upimm load upper immediate pra = lupimm, 12°b0} 1100011 (99) |000 rs2, label!