Bối cảnh và vấn đề nghiên cứu

Ngành công nghiệp bán dẫn và thiết kế vi mạch đóng vai trò cốt lõi trong sự phát triển của hệ thống thông tin, truyền thông và các thiết bị điện tử hiện đại. Trong xu thế thu nhỏ kích thước linh kiện và tối ưu hóa năng lượng tiêu thụ, các thiết bị số như vi xử lý, vi điều khiển ngày càng phát triển mạnh mẽ. Tuy nhiên, các tín hiệu vật lý trong thế giới thực đều tồn tại dưới dạng tương tự (analog), đòi hỏi các hệ thống xử lý số phải tích hợp khối giao tiếp chuyển đổi tín hiệu tương tự sang số (ADC) và số sang tương tự (DAC). Tại Việt Nam, nhu cầu nghiên cứu và phát triển vi mạch bán dẫn đang gia tăng cùng với sự hiện diện của các tập đoàn công nghệ như Intel, Renesas, Microchip, Samsung và sự tham gia của FPT.

Đề tài "Thiết kế bộ chuyển đổi ADC 10 bit sử dụng phương pháp xấp xỉ liên tiếp (SAR)" được thực hiện tại Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh nhằm giải quyết bài toán thiết kế một cấu trúc ADC cân bằng giữa tốc độ chuyển đổi, độ chính xác và mức tiêu thụ công suất.

Mục tiêu và nhiệm vụ nghiên cứu cụ thể của đề tài gồm:

  1. Nghiên cứu công nghệ CMOS 110 nm và nguyên lý hoạt động của transistor CMOS trong các khối chức năng của hệ thống ADC.
  2. Thiết kế hoàn chỉnh sơ đồ mạch bộ chuyển đổi ADC 10 bit theo cấu trúc xấp xỉ liên tiếp (SAR) trên phần mềm Cadence sử dụng tiến trình CMOS 110 nm.
  3. Mô phỏng, cân chỉnh và kiểm tra dạng sóng hoạt động của từng khối chức năng và toàn hệ thống để đảm bảo ngõ ra số 10 bit hoạt động ổn định ở tần số quy định tương ứng với tín hiệu tương tự ngõ vào.
  4. Đánh giá công suất tiêu thụ của mạch theo các điều kiện biến đổi của nhiệt độ môi trường và điện áp nguồn cung cấp ($V_{DD}$).
  5. Đánh giá tổng số tài nguyên transistor sử dụng và so sánh hiệu năng của mạch thiết kế với các công bố khoa học liên quan.

Đối tượng nghiên cứu của đồ án là cấu trúc bộ chuyển đổi SAR-ADC 10 bit và các khối vi mạch thành phần (Op-Amp so sánh, mạch lấy mẫu và giữ mẫu, khối điều khiển SAR, khối DAC mạng điện trở R/2R). Phạm vi nghiên cứu giới hạn ở việc tính toán lý thuyết, thiết kế sơ đồ nguyên lý và thực hiện mô phỏng kiểm chứng trên phần mềm Cadence ở mức transistor với thư viện công nghệ CMOS 110 nm, không tiến hành chế tạo chip vật lý.

Cơ sở lý thuyết và phương pháp

Khóa luận xây dựng trên nền tảng lý thuyết xử lý tín hiệu và kỹ thuật vi mạch tương tự - số:

  • Lý thuyết lấy mẫu và lượng tử hóa: Tín hiệu tương tự được rời rạc hóa theo thời gian qua quá trình lấy mẫu thỏa mãn định lý Nyquist ($f_M \ge 2 f_{th\max} \cong 2B$) và rời rạc hóa theo biên độ với mức lượng tử $Q = V_{LSB} = \frac{V_{AM}}{2^N - 1}$, trong đó sai số lượng tử hóa lý thuyết là $\Delta V_Q = \pm \frac{Q}{2}$. Tín hiệu số ngõ ra được biểu diễn theo dạng nhị phân $S_D = \sum_{k=0}^{n-1} b_k 2^k$.
  • Khảo sát và phân loại các kỹ thuật ADC: Văn bản hệ thống hóa 8 cấu trúc ADC điển hình gồm ADC kiểu đếm (Counter ADC), ADC thăng bằng liên tục (Tracking ADC), ADC hàm dốc tuyến tính (Single-slope Integrating ADC), ADC tích phân hai độ dốc (Dual-slope Integrating ADC), ADC biến đổi điện áp - tần số (V-F Converter), ADC so sánh song song (Flash ADC), ADC Wilkinson và ADC xấp xỉ liên tiếp (SAR-ADC).
Loại ADC Tốc độ chuyển đổi Khả năng nhận số đếm (cps) Thời gian chết Độ phân giải năng lượng (FWHM) Kiểu biến đổi
Flash ADC Nhanh Cao Lớn Kém Song song
Wilkinson ADC Chậm Thấp Lớn vừa Tốt Nối tiếp
SAR-ADC Trung bình Trung bình Nhỏ Khá tốt Song song / Nối tiếp
  • Phương pháp nghiên cứu: Sử dụng phương pháp thiết kế vi mạch bán dẫn từ trên xuống (Top-down design). Quá trình nghiên cứu kết hợp giữa tính toán lý thuyết giải thuật nhị phân (Binary search), phân tích mạch điện tử transistor CMOS và phương pháp thực nghiệm mô phỏng động sai phân trên phần mềm Cadence EDA.
  • Nguồn dữ liệu và tài liệu tham khảo: Các tài liệu chuẩn về vi mạch VLSI, CMOS, VHDL và bài báo tham chiếu quốc tế "8 Bit Sar Analog To Digital Converter In 90nm Cmos".

Thiết kế và triển khai kiến trúc vi mạch

Hệ thống SAR-ADC 10 bit được thiết kế hoàn chỉnh ở mức schematic trên phần mềm Cadence với công nghệ 110 nm. Toàn mạch bao gồm 5 ngõ vào ($CLK$, $Reset$/$Start$, tín hiệu tương tự $V_i$, nguồn $V_{DD}$, nguồn $V_{SS}$) và 10 ngõ ra số ($D_9$ đến $D_0$).

                +---------------------------------------+
                |               Khối SAR                |
                |  (22 D-FF: Thanh ghi dịch + Logic)    |<----+
                +-------------------+-------------------+     |
                                    |                         |
                                    v [D9 - D0]               |
                +-------------------+-------------------+     |
                |             Khối DAC                  |     |
                |       (Mạng điện trở R/2R)            |     |
                +-------------------+-------------------+     |
                                    |                         |
                                    v VAX                     |
[Vi] ---> [ Khối Sample & Hold ] -> [ Khối Op-Amp So sánh ] --+ (Vcomp)

Kiến trúc các khối chức năng được triển khai chi tiết như sau:

  1. Khối so sánh (Op-Amp Comparator):

    • Sử dụng cấu trúc bộ so sánh động dạng chốt (dynamic latch comparator) điều khiển bởi xung clock $CLK$.
    • Hai transistor pMOS $PM_2$ và $PM_3$ thực hiện nạp điện áp ngõ ra lên mức $V_{DD}$ khi $CLK = 0$ (pha tiền nạp - precharge).
    • Cặp inverter chéo $PM_0/NM_0$ và $PM_1/NM_1$ tạo thành mạch chốt tích cực giúp duy trì trạng thái logic và khuếch đại vi sai nhanh chóng.
    • Hai transistor nMOS $NM_2$ và $NM_3$ nhận hai tín hiệu điện áp ngõ vào vi sai $V_1$ (từ mạch Sample & Hold) và $V_2$ (tín hiệu $V_{AX}$ từ DAC) tại cực gate.
    • Transistor nMOS $NM_4$ làm khóa chuyển mạch đuôi nối xuống $V_{SS}$ khi $CLK = 1$ (pha đánh giá - evaluation).
    • Cổng đệm buffer (gồm 2 inverter mắc nối tiếp) đặt ở tầng ra để chuẩn hóa mức logic số và chống méo xung $V_{comp}$.

  2. Khối lấy mẫu và giữ mẫu (Sample and Hold - S&H):

    • Mạch gồm một khóa bán dẫn nMOS đóng vai trò chuyển mạch truyền dẫn và một tụ điện lưu giữ điện áp dung lượng $C_0 = 1\text{ pF}$.
    • Cực source của nMOS nối trực tiếp vào cực gate ngõ vào $V_1$ của khối so sánh để tận dụng trở kháng vào vô cùng lớn của MOS, loại bỏ hiện tượng sụt áp do tải.
    • Khi $CLK = 1$, nMOS dẫn, tụ $C_0$ nạp điện áp theo $V_i$; khi $CLK = 0$, nMOS ngắt, tụ $C_0$ duy trì mức điện áp ổn định cung cấp cho quá trình chuyển đổi.

  3. Khối logic điều khiển và thanh ghi xấp xỉ (SAR Logic & Register):

    • Được cấu thành từ 22 khối D-Flip-Flop (D-FF) kết hợp cùng các cổng đệm trì hoãn thời gian (delay buffer).
    • Mỗi phần tử D-FF được thiết kế tối ưu bằng 4 khóa truyền dẫn (Transmission Gate) và 4 cổng logic NOR, tích hợp hai ngõ vào bất đồng bộ Set và Reset tích cực mức cao.
    • Mạch chia làm hai tầng thanh ghi: tầng dịch bit điều khiển tuần tự (11 D-FF phía trên) và tầng thanh ghi lưu giá trị dữ liệu số (11 D-FF phía dưới nhận tín hiệu $V_{comp}$).
    • Các bộ đệm tạo trễ tại chân clock của tầng FF dưới đảm bảo thời gian thiết lập (setup time) và giữ (hold time), giúp tín hiệu ngõ vào không bị xung đột khi chân Set chuyển trạng thái.

  4. Khối chuyển đổi số sang tương tự (DAC):

    • Lựa chọn cấu trúc mạng điện trở R/2R 10 bit nhằm khắc phục nhược điểm sai số tỷ lệ của cấu trúc điện trở có trọng số nhị phân (Binary-weighted DAC).
    • Mạng R/2R chỉ sử dụng hai giá trị điện trở chuẩn $R$ và $2R$, giúp giảm thiểu sai số chế tạo trong công nghệ bán dẫn và đảm bảo độ tuyến tính đơn điệu khi chuyển đổi điện áp tham chiếu $V_{AX}$.

  5. Thiết lập mô phỏng hệ thống:

    • Xung nhịp cấp cho khối S&H và khối Op-Amp hoạt động ở chu kỳ $T = 1,\mu\text{s}$, tương ứng tần số lấy mẫu hệ thống là $f_s = 1\text{ MHz}$.
    • Tín hiệu kích thích ngõ vào $V_i$ là dạng sóng hình sin có biên độ đỉnh $2\text{ V}$, tần số $f_{in} = 70\text{ kHz}$.
    • Thời gian hoàn tất một chu kỳ chuyển đổi 10 bit là 11 chu kỳ xung clock.

Nội dung chính theo từng chương

Chương 1: Tổng quan đề tài

Chương 1 trình bày bức tranh tổng thể về ngành công nghiệp vi mạch bán dẫn trên thế giới và tại Việt Nam. Tác giả phân tích tính tất yếu của việc tích hợp các bộ biến đổi ADC trong hệ thống số, giới thiệu công nghệ VLSI/FPGA và ứng dụng trong các chuẩn truyền thông như Wi-Fi, LoRa, UART, SPI. Trên cơ sở đó, chương xác lập mục tiêu thiết kế bộ SAR-ADC 10 bit sử dụng công nghệ CMOS 110 nm trên phần mềm Cadence, đặt ra 8 nội dung nghiên cứu từ lý thuyết đến mô phỏng và phân định rõ phạm vi giới hạn của đồ án.

Chương 2: Cơ sở lý thuyết

Chương 2 cung cấp nền tảng toán học và kỹ thuật về quá trình biến đổi tương tự sang số. Nội dung bao quát:

  • Định nghĩa, chức năng của ADC/DAC, các công thức toán học về mức lượng tử hóa $Q$, sai số lượng tử $\pm \frac{Q}{2}$, công thức tái tạo tín hiệu Nyquist và biểu diễn mã nhị phân ngõ ra $S_D$.
  • Các tham số kỹ thuật cốt lõi: Độ phân giải ($N$ bit), điện áp toàn thang ($FS$), điện áp tham chiếu ($V_{ref}$), độ chính xác tĩnh/động (độ phân biệt, phi tuyến, sai số khuếch đại, sai số lệch không, sai số đơn điệu).
  • Phân tích nguyên lý hoạt động của 8 phương pháp ADC phổ biến kèm sơ đồ khối và dạng sóng: ADC đếm, ADC thăng bằng, tích phân một độ dốc, tích phân hai độ dốc, ADC biến đổi V-F, Flash ADC, ADC Wilkinson và SAR-ADC.
  • Trình bày chi tiết giải thuật xấp xỉ liên tiếp 10 bit qua ví dụ bằng số với điện áp vào $V_A = 560{,}5\text{ V}$, bước nhảy $SS = 1\text{ V}$, mô tả trạng thái từng bit từ $b_9$ đến $b_0$ qua 10 chu kỳ xung nhịp để tạo ra từ mã nhị phân $10,0011,0000$ (tương ứng $560\text{ V}$).

Chương 3: Tính toán và thiết kế hệ thống

Chương 3 đi sâu vào thiết kế sơ đồ nguyên lý từng khối mạch trên Cadence:

  • Xây dựng sơ đồ khối tổng thể SAR-ADC và lưu đồ giải thuật tìm kiếm nhị phân.
  • Thiết kế mạch chi tiết khối so sánh vi sai Op-Amp dùng 11 transistor CMOS (cặp chốt inverter $PM_0/NM_0$, $PM_1/NM_1$, khóa tiền nạp $PM_2/PM_3$, tầng vi sai $NM_2/NM_3$, khóa nguồn $NM_4$ và 2 inverter đệm).
  • Thiết kế mạch lấy mẫu Sample & Hold sử dụng 1 switch nMOS và tụ điện $C_0 = 1\text{ pF}$.
  • Thiết kế khối SAR gồm 22 D-FF tạo bởi Transmission Gate và cổng NOR, kết hợp mạng buffer chống lỗi chạy đua tín hiệu.
  • Thiết kế khối DAC mạng điện trở R/2R 10 bit.
  • Ghép nối toàn bộ hệ thống với nguồn cấp $V_{DD}, V_{SS}$, xung clock $1\text{ MHz}$ ($1,\mu\text{s}$) và tín hiệu ngõ vào sin $2\text{ V}$ tần số $70\text{ kHz}$.

Chương 4: Kết quả thực hiện

Chương 4 công bố các kết quả mô phỏng dạng sóng transient thu được từ Cadence:

  • Dạng sóng ngõ ra khối Sample & Hold bám sát điện áp ngõ vào khi clock ở mức cao và duy trì ổn định khi clock xuống mức thấp.
  • Dạng sóng chuyển mạch xung của khối Op-Amp so sánh, đáp ứng xung vuông chính xác theo chênh lệch giữa $V_1$ và $V_2$.
  • Dạng sóng giải mã nấc thang điện áp của khối DAC R/2R và tín hiệu logic 10 ngõ ra số từ $D_9$ đến $D_0$ của bộ SAR-ADC.
  • Khảo sát biểu đồ và đồ thị công suất tiêu thụ của mạch theo biến thiên nhiệt độ môi trường và điện áp nguồn cấp $V_{DD}$.
  • Bảng thống kê tổng số tài nguyên transistor CMOS sử dụng trong thiết kế và bảng so sánh các chỉ số kỹ thuật với các công trình vi mạch đã công bố.

Chương 5: Kết luận và hướng phát triển

Chương 5 tổng kết toàn bộ các kết quả đạt được: hoàn thành mô hình mô phỏng SAR-ADC 10 bit trên công nghệ CMOS 110 nm với chức năng chuyển đổi đúng lý thuyết. Tác giả nêu rõ các hạn chế tồn tại do giới hạn tài nguyên và thời gian thực hiện, đồng thời vạch ra phương hướng nâng cấp cấu trúc mạch và tiến tới đóng gói layout vi mạch trong tương lai.

Kết quả và đóng góp

Kết quả kỹ thuật đạt được

  • Thiết kế thành công toàn bộ sơ đồ nguyên lý bộ chuyển đổi SAR-ADC 10 bit trên tiến trình công nghệ CMOS 110 nm bằng phần mềm Cadence.
  • Mạch hoạt động ổn định với tần số lấy mẫu $f_s = 1\text{ MHz}$ (chu kỳ clock $1,\mu\text{s}$), chuyển đổi chính xác tín hiệu ngõ vào hình sin tần số $70\text{ kHz}$, biên độ $2\text{ V}$ thành 10 bit tín hiệu số nhị phân ($D_9 - D_0$).
  • Tối ưu hóa khối SAR điều khiển bằng 22 phần tử D-FF sử dụng cấu trúc Transmission Gate kết hợp cổng NOR, giúp giảm số lượng linh kiện và hạn chế trễ truyền dẫn.
  • Khảo sát hoàn chỉnh đặc tính tiêu thụ công suất của hệ thống vi mạch dưới các điều kiện vận hành khác nhau về mức điện áp $V_{DD}$ và dải nhiệt độ.

Đóng góp của đề tài

  • Cung cấp một mô hình thiết kế và mô phỏng chi tiết cấu trúc SAR-ADC 10 bit ở mức transistor (transistor-level) trên nền công nghệ CMOS 110 nm, có thể sử dụng làm tài liệu tham khảo cho việc thiết kế vi mạch tín hiệu hỗn hợp (Mixed-Signal IC).
  • Làm sáng tỏ cơ chế đồng bộ xung clock và xử lý thời gian trễ bằng cổng đệm giữa khối lấy mẫu, khối so sánh chốt động và khối thanh ghi dịch logic SAR.

Hạn chế và hướng nghiên cứu tiếp

  • Hạn chế:

    • Đề tài mới dừng lại ở mức mô phỏng sơ đồ nguyên lý (schematic simulation) trên phần mềm Cadence, chưa thực hiện thiết kế mặt nạ vật lý (layout IC), chưa kiểm tra ký sinh sau layout (post-layout simulation).
    • Chưa tiến hành chế tạo chip thực tế (tape-out) và chưa thực nghiệm đo đạc phần cứng trong phòng thí nghiệm.

  • Hướng phát triển tiếp theo:

    • Thiết kế layout hoàn chỉnh cho toàn bộ hệ thống SAR-ADC 10 bit trên Cadence Virtuoso Layout Suite, kiểm tra luật thiết kế (DRC) và so khớp layout với sơ đồ nguyên lý (LVS).
    • Tối ưu hóa công suất tiêu thụ và diện tích silicon của các khối chức năng.
    • Nghiên cứu chế tạo mẫu vi mạch thực tế và xây dựng bo mạch thử nghiệm để đo đạc các tham số động như SNR, SNDR, ENOB, THD.

Giá trị tham khảo

Khóa luận là tài liệu tham khảo chuyên ngành hữu ích cho sinh viên, học viên cao học và kỹ sư thuộc ngành Công nghệ Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Vi điện tử và Thiết kế Vi mạch. Nội dung khóa luận cung cấp hướng dẫn từng bước về:

  • Cấu trúc mạch và phương pháp thiết kế bộ so sánh động (dynamic latch comparator) tốc độ cao.
  • Thiết kế mạch logic thanh ghi dịch SAR tối ưu bằng Transmission Gate và cổng NOR.
  • Quy trình phối ghép và mô phỏng hệ thống vi mạch tín hiệu hỗn hợp tương tự - số trên môi trường Cadence EDA.

Câu hỏi thường gặp

1. Khóa luận sử dụng tiến trình công nghệ và công cụ phần mềm nào để thiết kế vi mạch?
Khóa luận sử dụng tiến trình công nghệ bán dẫn CMOS 110 nm và thực hiện toàn bộ quá trình vẽ sơ đồ nguyên lý, đóng gói linh kiện và mô phỏng tín hiệu trên phần mềm chuyên dụng Cadence EDA.

2. Tần số lấy mẫu và thông số tín hiệu ngõ vào được thiết lập trong mô phỏng là bao nhiêu?
Hệ thống được thiết lập với chu kỳ xung clock là $1,\mu\text{s}$, tương ứng với tần số lấy mẫu $f_s = 1\text{ MHz}$. Tín hiệu ngõ vào tương tự $V_i$ là sóng hình sin có biên độ $2\text{ V}$ và tần số $70\text{ kHz}$.

3. Khối thanh ghi điều khiển SAR được xây dựng từ bao nhiêu D-Flip-Flop và có cấu tạo như thế nào?
Khối SAR sử dụng tổng cộng 22 flip-flop loại D (D-FF) chia làm hai hàng (11 FF điều khiển dịch bit và 11 FF ghi dữ liệu). Mỗi phần tử D-FF được tạo thành từ 4 khóa truyền dẫn (Transmission Gate) và 4 cổng logic NOR, hỗ trợ hai ngõ vào bất đồng bộ Set và Reset.

4. Mạch so sánh Op-Amp trong khóa luận hoạt động theo nguyên lý nào?
Mạch so sánh là bộ so sánh động dạng chốt (dynamic comparator). Khi $CLK = 0$, hai pMOS $PM_2, PM_3$ kéo ngõ ra lên $V_{DD}$ để tiền nạp. Khi $CLK = 1$, nMOS $NM_4$ mở, hai nMOS vi sai $NM_2, NM_3$ so sánh điện áp $V_1$ và $V_2$, kích hoạt cặp inverter chéo $PM_0/NM_0$ và $PM_1/NM_1$ chốt nhanh trạng thái ngõ ra số $V_{comp}$.

5. Khóa luận lựa chọn loại DAC nào và vì sao?
Khóa luận lựa chọn cấu trúc DAC mạng điện trở R/2R 10 bit vì cấu trúc này chỉ sử dụng hai giá trị điện trở $R$ và $2R$, khắc phục được sự chênh lệch quá lớn về giá trị điện trở giữa bit cao nhất (MSB) và bit thấp nhất (LSB) của cấu trúc DAC điện trở trọng số, giúp dễ chế tạo chính xác trong công nghệ CMOS.

Kết luận

Khóa luận của nhóm tác giả Lê Hoàng Long và Đỗ Tuấn Kiệt đã hoàn thành trọn vẹn mục tiêu thiết kế và mô phỏng bộ chuyển đổi tín hiệu tương tự sang số SAR-ADC 10 bit trên nền công nghệ CMOS 110 nm. Toàn bộ các khối chức năng gồm mạch lấy mẫu giữ mẫu, bộ so sánh chốt động, logic điều khiển SAR 22 D-FF và mạng DAC R/2R được tích hợp đồng bộ, cho kết quả đáp ứng dạng sóng chính xác ở tần số lấy mẫu $1\text{ MHz}$. Mặc dù nghiên cứu giới hạn ở mức mô phỏng schematic trên phần mềm Cadence và chưa tiến hành chế tạo chip vật lý, công trình đã thể hiện đầy đủ phương pháp luận thiết kế vi mạch tương tự - số chuẩn mực và cung cấp dữ liệu tham khảo có giá trị kỹ thuật cao cho lĩnh vực thiết kế vi mạch bán dẫn.