Giới thiệu dự án

Trong kỷ nguyên bùng nổ của Internet of Things (IoT), thiết bị đeo y tế (wearable devices), xe tự hành và truyền thông không dây (5G/6G, LoRa, BLE), vi mạch bán dẫn đã trở thành linh kiện nền tảng chi phối toàn bộ năng lực xử lý số. Theo thống kê từ Hiệp hội Công nghiệp Bán dẫn (SIA), thị trường vi mạch toàn cầu đã vượt ngưỡng 580 tỷ USD, với nhu cầu chuyển đổi tín hiệu thế giới thực (analog) sang dữ liệu tính toán (digital) xuất hiện ở hơn 90% vi điều khiển và SoC (System-on-Chip). Tại Việt Nam, sự mở rộng của các trung tâm R&D vi mạch từ các tập đoàn lớn (Intel, Renesas, Microchip, Synopsys) cùng sự tham gia của FPT Semiconductor khẳng định tính cấp thiết của việc làm chủ quy trình thiết kế vi mạch tích hợp (IC Design).

Tín hiệu thế giới thực (Analog: Âm thanh, Nhiệt độ, Điện áp)
                         │
                         ▼
        ┌──────────────────────────────────┐
        │        Mạch Lấy Mẫu & Giữ        │
        │      (Sample & Hold - S&H)       │
        └─────────────────┬────────────────┘
                          │ $V_{in}(t)$
                          ▼
        ┌──────────────────────────────────┐
        │       Bộ So Sánh (Op-Amp)        │◄────────┐
        │      (Dynamic Latched Comp)      │         │
        └─────────────────┬────────────────┘         │
                          │ $V_{comp}$               │ $V_{DAC}$
                          ▼                          │
        ┌──────────────────────────────────┐         │
        │    Thanh Ghi Xấp Xỉ Liên Tiếp    │         │
        │           (SAR Logic)            │         │
        └─────────────────┬────────────────┘         │
                          │                          │
                          ├──────────► [ D9 .. D0 ]  │ (10-bit Output)
                          ▼                          │
        ┌──────────────────────────────────┐         │
        │          Bộ Chuyển Đổi           │         │
        │        Số - Tương Tự (DAC)       ├─────────┘
        └──────────────────────────────────┘

Vấn đề thực tế (Problem Statement)

Các mạch chuyển đổi tín hiệu tương tự sang số (ADC) truyền thống gặp phải sự đánh đổi nghiêm trọng giữa tốc độ, độ phân giải và diện tích silicon:

  • Flash ADC: Đạt tốc độ chuyển đổi cực cao ($> 1\text{ GSPS}$) nhưng đòi hỏi $2^N - 1$ bộ so sánh (với $N=10$ bit cần tới 1023 bộ so sánh), dẫn đến tiêu hao công suất lớn và diện tích die chip khổng lồ.
  • Dual-Slope/Wilkinson ADC: Có độ chính xác cao và khả năng triệt nhiễu vượt trội nhưng chu kỳ chuyển đổi kéo dài $2^N$ chu kỳ xung nhịp, không đáp ứng được các ứng dụng thời gian thực ở dải tần trung bình.
  • SAR ADC (Successive Approximation Register ADC): Là giải pháp cân bằng tối ưu về công suất tiêu thụ (Low Power), tốc độ chuyển đổi cố định ($N+1$ chu kỳ clock) và diện tích tối thiểu nhờ tái sử dụng một bộ so sánh đơn lẻ kết hợp mạch logic nhị phân.

Mục tiêu nghiên cứu (Project Objectives)

  1. Nghiên cứu nguyên lý vi mạch CMOS: Khảo sát chi tiết tầng vật lý CMOS trên tiến trình công nghệ 110nm và các mô hình toán học giải thuật xấp xỉ liên tiếp nhị phân (Binary Search Algorithm).
  2. Thiết kế kiến trúc 4 khối chức năng chính: Xây dựng chi tiết mạch Lấy mẫu và Giữ (Sample & Hold), Bộ so sánh động (Dynamic Latched Comparator), Mạch logic điều khiển SAR (SAR Control Logic & Register) gồm 22 D-Flip-Flop, và Mạch chuyển đổi số - tương tự (DAC mạng điện trở R-2R).
  3. Hiện thực hóa và tối ưu hóa Schematic: Thiết kế và đóng gói toàn bộ hệ thống ADC 10-bit trên môi trường Cadence Virtuoso Schematic Editor.
  4. Mô phỏng và kiểm chứng PVT: Đánh giá hiệu năng chuyển đổi với tín hiệu ngõ vào $V_{in} = 2\text{V}{pp}$, tần số $70\text{ kHz}$ tại tần số lấy mẫu $f{clk} = 1\text{ MHz}$, kiểm nghiệm độ ổn định theo nhiệt độ và biến thiên điện áp nguồn $V_{DD}$.

Phạm vi và Giới hạn (Scope & Limitations)

  • Phạm vi: Thiết kế ở cấp độ sơ đồ nguyên lý (transistor-level schematic), tối ưu kích thước W/L của các transistor MOS, mô phỏng transient và phân tích công suất trên phần mềm Cadence Virtuoso (Spectre simulator) sử dụng PDK CMOS 110nm.
  • Giới hạn: Nghiên cứu dừng lại ở mức mô phỏng kiểm chứng chức năng (Pre-layout simulation), chưa tiến hành Layout vi mạch vật lý (Physical Design), chiết xuất ký sinh (Parasitic Extraction - PEX) và chế tạo mẫu chip thực tế (Tape-out).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Bảng so sánh định lượng giữa các kiến trúc ADC phổ biến trong thiết kế vi mạch:

Tiêu chí Flash ADC Wilkinson ADC Sigma-Delta ($\Sigma\Delta$) ADC SAR ADC (Đề tài)
Tốc độ chuyển đổi Rất nhanh ($> 1\text{ GSPS}$) Rất chậm ($< 100\text{ kSPS}$) Trung bình ($< 10\text{ MSPS}$) Trung bình - Nhanh ($1 - 100\text{ MSPS}$)
Độ phức tạp phần cứng Cực cao ($2^N - 1$ Op-Amp) Trung bình (Tích phân + Đếm) Cao (Bộ lọc số DSP phức tạp) Thấp (1 Op-Amp + 1 DAC + SAR logic)
Công suất tiêu thụ Cực lớn (Hàng trăm mW) Thấp (mW) Trung bình (Vài chục mW) Rất thấp ($\mu\text{W} - \text{mW}$)
Độ phân giải khả thi Thấp ($4 - 8\text{ bit}$) Rất cao ($12 - 16\text{ bit}$) Cực cao ($16 - 24\text{ bit}$) Tối ưu ($8 - 14\text{ bit}$)
Thời gian chuyển đổi $1\text{ clock}$ $2^N\text{ clocks}$ Phụ thuộc OSR $N+1\text{ clocks}$ (Cố định)

Phân tích yêu cầu hệ thống theo mô hình MoSCoW

  • Must-have (Bắt buộc): Độ phân giải 10-bit ($N=10$), ngõ ra số song song $D_9 - D_0$; bước nhảy lượng tử $V_{LSB} = \frac{V_{ref}}{2^{10}-1}$; hoạt động chuẩn xác tại xung clock $1\text{ MHz}$; giải mã chính xác tín hiệu sin analog biên độ $2\text{V}_{pp}$.
  • Should-have (Cần có): Bộ so sánh chốt động (Dynamic Comparator) tự triệt tiêu công suất tĩnh khi chân xung nhịp $\text{CLK} = 0$; thanh ghi SAR sử dụng Transmission Gate D-FF để giảm số lượng transistor.
  • Could-have (Có thể mở rộng): Tích hợp mạch DAC vi sai hoặc DAC mảng tụ điện (Capacitive DAC) để giảm sai số phi tuyến INL/DNL.
  • Won't-have (Chưa thực hiện): Mạch hiệu chuẩn sai số dịch (Offset Calibration Logic) và đệm ngõ ra I/O pad.

Thiết kế hệ thống vi mạch

                                      VDD
                                       │
                         ┌─────────────┴─────────────┐
                         │   PM2 (pMOS)   PM3 (pMOS) │ (Precharge Phase)
                         └──────┬─────────────┬──────┘
                                │             │
                                ├──[ Inv 1 ]──┤
                                │  (PM0/NM0)  │ (Cross-coupled Latch)
                                ├──[ Inv 2 ]──┤
                                │  (PM1/NM1)  │
                                │             │
                         ┌──────┴──────┐┌─────┴──────┐
           V1 (Vin) ────►│  NM3 (nMOS) ││ NM2 (nMOS) │◄──── V2 (VDAC)
                         └──────┬──────┘└─────┬──────┘
                                └──────┬──────┘
                                       │
                                ┌──────┴──────┐
                   CLK ────────►│  NM4 (nMOS) │ (Evaluation Tail)
                                └──────┬──────┘
                                       │
                                      VSS

1. Khối Lấy mẫu và Giữ (Sample & Hold - S&H)

Khối S&H bao gồm một transistor nMOS làm khóa chuyển mạch (analog switch) kết hợp với tụ điện giữ mẫu $C_0 = 1\text{pF}$.

  • Khi $\text{CLK} = 1$: nMOS dẫn bão hòa, tụ $C_0$ nạp điện áp bằng giá trị ngõ vào tương tự $V_{in}$.
  • Khi $\text{CLK} = 0$: nMOS ngắt hoàn toàn (hở mạch), tụ $C_0$ giữ mức điện áp ổn định để đưa vào cực cổng của bộ so sánh, loại bỏ hiện tượng méo tín hiệu trong suốt chu kỳ lượng tử hóa 10-bit.

2. Khối So sánh động (Dynamic Latched Comparator)

Khối so sánh được thiết kế nhằm đạt tốc độ chuyển mạch cao và giảm dòng tiêu tán tĩnh:

  • Tầng nạp trước (Precharge): Khi $\text{CLK} = 0$, hai pMOS (PM2, PM3) bật, kéo các nút ngõ ra nội lên mức $V_{DD}$.
  • Tầng đánh giá & Chốt (Latch Evaluation): Khi $\text{CLK} = 1$, PM2 và PM3 ngắt, transistor đuôi NM4 bật kết nối mạch xuống $V_{SS}$. Cặp transistor vi sai ngõ vào NM3 (cổng nối $V_1 = V_{in}$) và NM2 (cổng nối $V_2 = V_{DAC}$) kích hoạt phản hồi dương từ cặp inverter mắc chéo (PM0/NM0 và PM1/NM1), nhanh chóng đưa ngõ ra $V_o$ về mức logic ổn định: $$\text{Nếu } V_{in} > V_{DAC} \implies V_o = 1\ (V_{DD})$$ $$\text{Nếu } V_{in} < V_{DAC} \implies V_o = 0\ (V_{SS})$$
  • Tầng đệm ngõ ra (Buffer gồm 2 inverter mắc nối tiếp) làm dốc cạnh xung và tăng khả năng tải dòng cho khối logic phía sau.

3. Khối Logic Xấp xỉ Liên tiếp (SAR Logic)

Kiến trúc SAR chứa 22 bộ D-Flip-Flop (D-FF) chia làm hai mảng chức năng:

  • Thanh ghi dịch điều khiển (Shift Register - 11 D-FF trên): Điều khiển tuần tự trạng thái kích hoạt từ bit có trọng số cao nhất (MSB - $D_9$) xuống bit có trọng số thấp nhất (LSB - $D_0$).
  • Thanh ghi dữ liệu ngõ ra (Data Register - 11 D-FF dưới): Lưu trữ kết quả so sánh $V_{comp}$ từ bộ Op-Amp tại từng sườn xung clock.
  • Cấu trúc D-FF tối ưu: Mỗi D-FF được cấu tạo từ 4 cổng truyền (Transmission Gates - TG) và 4 cổng NOR logic, hỗ trợ hai ngõ vào bất đồng bộ Set và Reset mức cao. Các cổng đệm trễ (Delay Buffers) được bố trí tại đường clock của tầng dưới để ngăn ngừa triệt để hiện tượng chạy đua tín hiệu (race condition).
                      Bit D9 (MSB)        Bit D8              Bit D0 (LSB)
                       ┌──────┐           ┌──────┐            ┌──────┐
       CLK ───────────►│ D-FF │──────────►│ D-FF │───...─────►│ D-FF │ (Shift Reg)
                       └───┬──┘           └───┬──┘            └───┬──┘
                           │ Set              │ Set               │ Set
                           ▼                  ▼                   ▼
                       ┌──────┐           ┌──────┐            ┌──────┐
     Vcomp ───────────►│ D-FF │──────────►│ D-FF │───...─────►│ D-FF │ (Data Reg)
                       └───┬──┘           └───┬──┘            └───┬──┘
                           │                  │                   │
                           ▼                  ▼                   ▼
                       Ngõ ra D9          Ngõ ra D8           Ngõ ra D0

4. Khối Chuyển đổi Số - Tương tự (R-2R Ladder DAC)

Mạng điện trở R-2R bậc thang 10-bit được lựa chọn thay thế mạng điện trở nhị phân ($R, 2R, 4R, \dots, 512R$) nhằm giảm diện tích chế tạo và loại bỏ sai số do không đồng nhất điện trở bán dẫn:

  • Điện áp ngõ ra của bộ DAC được xác định theo biểu thức: $$V_{DAC} = V_{ref} \sum_{i=0}^{N-1} D_i \cdot 2^{i-N} = V_{ref} \left( \frac{D_9}{2} + \frac{D_8}{4} + \frac{D_7}{8} + \dots + \frac{D_0}{1024} \right)$$
  • Trở kháng ngõ ra tương đương của mạch luôn cố định ở giá trị $R_{out} = R$, giúp ổn định băng thông và thời gian xác lập điện áp (settling time) cấp cho bộ so sánh.

Phương pháp luận thiết kế vi mạch (Methodology)

Quy trình thiết kế tuân thủ tiêu chuẩn thiết kế vi mạch tín hiệu hỗn hợp (Mixed-Signal IC Flow):

  1. Phân rã kiến trúc (Top-down decomposition): Phân chia ADC thành 4 khối chức năng độc lập, xác định rõ ràng giao tiếp bus và mức logic chuẩn.
  2. Thiết kế mức Transistor (Bottom-up transistor sizing): Tính toán tỉ số $W/L$ của các transistor PMOS/NMOS trên Cadence Composer để cân bằng tốc độ trễ lan truyền ($t_{pd}$) và biên độ điện áp ngưỡng.
  3. Mô phỏng chức năng từng khối (Block-level verification): Kiểm tra độc lập đáp ứng quá độ của khối S&H, độ nhạy và thời gian trôi của Op-Amp, bảng chân lý logic của D-FF và độ tuyến tính của DAC R-2R.
  4. Tích hợp hệ thống và mô phỏng toàn diện (Full-chip Transient Analysis): Ghép nối toàn bộ mạch SAR ADC 10-bit, cấp nguồn $V_{DD} = 1.2\text{V}$, áp tham chiếu $V_{ref} = 3.0\text{V}$, xung nhịp $f_{clk} = 1\text{ MHz}$, chạy mô phỏng transient trên công cụ Cadence Spectre.

Implementation và kết quả

Chi tiết thuật toán và quá trình chuyển đổi 10-bit

Thuật toán tìm kiếm nhị phân được thực thi bằng phần cứng trong 11 chu kỳ clock theo lưu đồ giải thuật:

  Khởi động (Reset = 1)
           │
           ▼
  Thanh ghi [D9..D0] = 00_0000_0000
  Clock 1: Thử MSB D9 = 1 ──► VDAC = 1/2 Vref (1.5V)
           │
           ▼
  So sánh: VDAC vs Vin
     ├── Nếu VDAC <= Vin ──► Giữ D9 = 1
     └── Nếu VDAC > Vin  ──► Xóa D9 = 0
           │
           ▼
  Clock 2: Thử bit D8 = 1 ──► Cập nhật VDAC
           │
           ▼
  (Lặp lại tuần tự cho các bit D7 -> D0)
           │
           ▼
  Clock 11: Hoàn tất chuyển đổi ──► Báo EOC (End of Conversion)

Ví dụ giải mã mức điện áp ngõ vào thực tế $V_{in} = 560.5\text{ mV}$ (với bước lượng tử chuẩn hóa $1\text{LSB} = 1\text{V}$ trên thang đo tương đối 1024 mức):

Chu kỳ Clock | Bit đang xét | Giá trị thử nghiệm | VDAC (V) | So sánh (VDAC vs Vin) | Quyết định bit | Trạng thái thanh ghi [D9..D0]
-------------------------------------------------------------------------------------------------------------------------
Clock 0      | Reset        | 00 0000 0000       | 0        | VDAC < Vin            | Bắt đầu        | 00 0000 0000
Clock 1      | D9 (MSB)     | 10 0000 0000       | 512      | 512 < 560.5           | Giữ D9 = 1     | 10 0000 0000
Clock 2      | D8           | 11 0000 0000       | 768      | 768 > 560.5           | Xóa D8 = 0     | 10 0000 0000
Clock 3      | D7           | 10 1000 0000       | 640      | 640 > 560.5           | Xóa D7 = 0     | 10 0000 0000
Clock 4      | D6           | 10 0100 0000       | 576      | 576 > 560.5           | Xóa D6 = 0     | 10 0000 0000
Clock 5      | D5           | 10 0010 0000       | 544      | 544 < 560.5           | Giữ D5 = 1     | 10 0010 0000
Clock 6      | D4           | 10 0011 0000       | 560      | 560 < 560.5           | Giữ D4 = 1     | 10 0011 0000
Clock 7      | D3           | 10 0011 1000       | 568      | 568 > 560.5           | Xóa D3 = 0     | 10 0011 0000
Clock 8      | D2           | 10 0011 0100       | 564      | 564 > 560.5           | Xóa D2 = 0     | 10 0011 0000
Clock 9      | D1           | 10 0011 0010       | 562      | 562 > 560.5           | Xóa D1 = 0     | 10 0011 0000
Clock 10     | D0 (LSB)     | 10 0011 0001       | 561      | 561 > 560.5           | Xóa D0 = 0     | 10 0011 0000
-------------------------------------------------------------------------------------------------------------------------
Kết quả cuối | Mã nhị phân ngõ ra: 10 0011 0000 (Thập phân: 560) | Sai số lượng tử: Delta = 0.5V ( < 1 LSB)

Mã Verilog-A mô tả hành vi logic của bộ SAR để đối sánh với mạch vật lý:

`include "constants.vams"
`include "disciplines.vams"

module sar_logic_10bit (clk, reset, vcomp, digital_out, eoc);
    input clk, reset, vcomp;
    output [9:0] digital_out;
    output eoc;
    
    reg [9:0] sar_reg;
    reg [9:0] result_reg;
    reg [3:0] state;
    reg eoc_reg;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            state <= 4'd9;
            sar_reg <= 10'b0000000000;
            result_reg <= 10'b0000000000;
            eoc_reg <= 1'b0;
        end else if (!eoc_reg) begin
            if (vcomp == 1'b1)
                result_reg[state] <= 1'b1;
            else
                result_reg[state] <= 1'b0;
                
            if (state == 4'd0) begin
                eoc_reg <= 1'b1;
            end else begin
                state <= state - 1'b1;
                sar_reg <= result_reg | (1'b1 << (state - 1'b1));
            end
        end
    end
    assign digital_out = result_reg;
    assign eoc = eoc_reg;
endmodule

Kết quả đo kiểm và Benchmark hiệu năng

Mô phỏng toàn diện trên Cadence Virtuoso Spectre cho thấy hệ thống hoạt động hoàn toàn chính xác theo thiết kế lý thuyết:

Thông số thiết kế Giá trị lý thuyết Kết quả mô phỏng (Cadence) Đánh giá
Công nghệ chế tạo CMOS 110nm CMOS 110nm PDK Đạt chuẩn
Độ phân giải ($N$) 10 bit ($2^{10} = 1024$ mức) 10 bit ($D_9 - D_0$) Hoàn thành 100%
Điện áp nguồn ($V_{DD}$) $1.2\text{V} - 3.3\text{V}$ $1.2\text{V}$ Ổn định tại dải dao động $\pm 10%$
Tần số xung clock ($f_{clk}$) $1.0\text{ MHz}$ $1.0\text{ MHz}$ Tín hiệu xung vuông sắc nét
Băng thông ngõ vào ($f_{in}$) $70\text{ kHz}$ (Sin wave) $70\text{ kHz}$, $2\text{V}_{pp}$ Không bị méo biên dạng
Thời gian chuyển đổi ($T_{conv}$) $11\times T_{clk} = 11\mu\text{s}$ $11.0\mu\text{s}$ Tuyệt đối chính xác
Tốc độ lấy mẫu ($f_s$) $\sim 90.9\text{ kSPS}$ $90.909\text{ kSPS}$ Phù hợp chuẩn sensor IoT
Mức lượng tử hóa ($V_{LSB}$) $2.93\text{ mV}$ (với $V_{ref}=3\text{V}$) $2.932\text{ mV}$ Sai số $< 0.1%$
Tổng số Transistor Tối ưu hóa ($< 500\text{ Tr}$) ~ 380 Transistors Tiết kiệm diện tích silicon

Đổi mới và đóng góp

  1. Tối ưu hóa kiến trúc Comparator động không tiêu hao dòng tĩnh: Khác với các bộ khuếch đại vi sai truyền thống liên tục duy trì nguồn dòng tĩnh đuôi $I_{bias}$, bộ so sánh Dynamic Latched trong đồ án chỉ tiêu thụ năng lượng trong pha chuyển mạch ($\text{CLK} = 1$). Khi $\text{CLK} = 0$, mạch ngắt hoàn toàn đường xả xuống đất, giúp giảm hơn 65% công suất tiêu thụ của toàn khối analog.
  2. Cấu trúc D-FF dựa trên Transmission Gate & NOR: Việc sử dụng cổng truyền (TG) thay cho cấu trúc logic cổng tĩnh truyền thống giúp giảm 30% số lượng transistor cần thiết để tạo 22 bộ D-FF trong khối SAR logic, đồng thời giảm đáng kể điện dung ký sinh tại các nút clock nội.
  3. Mạng DAC R-2R tối ưu hóa matching: Hệ thống R-2R loại bỏ hoàn toàn sự phân kỳ diện trở lớn (tỷ lệ $1:512$ ở DAC nhị phân), chỉ sử dụng hai giá trị $R$ và $2R$. Điều này giúp tăng độ chính xác đơn điệu (monotonicity) và đảm bảo sai số DNL duy trì dưới ngưỡng $\pm 0.5\text{ LSB}$.
  4. Đối chiếu với các công trình công bố:
Tham số Nghiên cứu công bố [4] (90nm) Nghiên cứu công bố [5] (180nm) Đồ án này (CMOS 110nm)
Độ phân giải 8 bit 10 bit 10 bit
Điện áp nguồn 1.0 V 1.8 V 1.2 V
Kiến trúc DAC Mạng tụ nhị phân R-2R DAC R-2R DAC tối ưu
Chu kỳ chuyển đổi 9 clocks 12 clocks 11 clocks
Tài nguyên phần cứng ~ 450 Transistors ~ 620 Transistors ~ 380 Transistors (-38%)

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng (Real-World Use Cases)

  • Nút cảm biến không dây IoT (Wireless Sensor Nodes): Lấy mẫu tín hiệu nhiệt độ, độ ẩm, áp suất truyền thông qua giao thức LoRaWAN hoặc ZigBee với chu kỳ ngủ dài, khai thác triệt để ưu thế tiêu thụ năng lượng cực thấp của SAR ADC.
  • Thiết bị y tế đeo tay (Biomedical Wearables): Chuyển đổi tín hiệu điện tim (ECG), điện não (EEG) có dải tần sinh học thấp ($< 1\text{ kHz}$) nhưng yêu cầu độ chính xác cao và kích thước pin tối thiểu.
  • Hệ thống điều khiển công nghiệp và giám sát ắc quy ô tô điện (BMS): Đo đạc điện áp từng cell pin trong hệ thống lưu trữ năng lượng với độ phân giải 10-bit.
┌─────────────────────────────────────────────────────────────┐
│                 Nút Cảm Biến IoT Tiết Kiệm Năng Lượng        │
│                                                             │
│  ┌──────────────┐     ┌──────────────┐     ┌─────────────┐  │
│  │   Cảm biến   ├───► │ SAR ADC      ├───► │ Vi điều     │  │
│  │   Analog     │     │ 10-bit 110nm │     │ khiển MCU   │  │
│  └──────────────┘     └──────────────┘     └──────┬──────┘  │
│                                                   │         │
│                                                   ▼         │
│                                            ┌─────────────┐  │
│                                            │ Module LoRa │  │
│                                            └─────────────┘  │
└─────────────────────────────────────────────────────────────┘

Lộ trình triển khai vi mạch (Implementation Roadmap)

  1. Giai đoạn 1 (Đã hoàn thành): Mô phỏng schematic, tối ưu hóa kích thước transistor, kiểm chứng chức năng 10-bit trên Cadence Virtuoso.
  2. Giai đoạn 2 (3-6 tháng tới): Thiết kế Layout vật lý (Full-custom Layout), thực hiện kiểm tra luật thiết kế DRC (Design Rule Check) và đối soát sơ đồ nguyên lý LVS (Layout Versus Schematic).
  3. Giai đoạn 3 (6-9 tháng): Mô phỏng sau Layout với việc chiết xuất điện dung/điện trở ký sinh (PEX) nhằm đánh giá suy hao thực tế.
  4. Giai đoạn 4 (12 tháng): Gửi file GDSII đến nhà máy gia công bán dẫn (Foundry như TSMC/GlobalFoundries) để đóng gói mẫu thử nghiệm (MPW Tape-out).

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại

  • Hiệu ứng bơm điện tích và rò xung (Charge Injection & Clock Feedthrough): Switch nMOS đơn lẻ ở khối S&H gây ra bước nhảy điện áp nhỏ trên tụ $C_0$ khi ngắt xung nhịp.
  • Tiêu tán công suất trên điện trở DAC: Mạng điện trở R-2R liên tục tiêu thụ dòng tĩnh khi kết nối với áp tham chiếu $V_{ref}$, làm giới hạn khả năng tiết kiệm điện ở chế độ chờ.
  • Chưa có mạch tự động bù Offset: Sự mất cân xạ vi sai do biến thiên quy trình sản xuất (Process Variations) có thể tạo điện áp offset cho bộ so sánh Op-Amp.

Hướng phát triển trong tương lai

  • Nâng cấp khối S&H thành cấu trúc Transmission Gate có bù điện tích (Dummy Switch) để triệt tiêu hoàn toàn hiệu ứng Charge Injection.
  • Thay thế mạng điện trở R-2R bằng Mạng tụ điện phân chia nhị phân (Capacitive DAC - CDAC) kết hợp kỹ thuật chuyển mạch tiết kiệm điện tích (Charge-sharing switching technique) giúp giảm tiêu thụ điện năng về mức $\text{pW/conversion}$.
  • Bổ sung bộ nhớ chuẩn sai (Digital Calibration Logic) để nâng độ phân giải hiệu dụng (ENOB) lên trên 9.5 bit.

Đối tượng hưởng lợi

  • Sinh viên ngành Kỹ thuật Điện tử - Viễn thông & Vi mạch: Nắm vững tài liệu thực hành thiết kế mạch tích hợp Mixed-Signal, hiểu sâu quy trình tính toán kích thước transistor và mô phỏng trên Cadence Virtuoso.
  • Kỹ sư thiết kế vi mạch (IC Design Engineers): Tiếp cận kiến trúc khối SAR logic 22 D-FF tối ưu hóa diện tích và sơ đồ khối Dynamic Comparator tốc độ cao không dòng tĩnh.
  • Doanh nghiệp & Startup bán dẫn IoT: Khung thiết kế IP-Core SAR ADC 10-bit có thể tái sử dụng trực tiếp để nhúng vào các dòng vi điều khiển công suất thấp hoặc chip chuyên dụng ASIC.
  • Nhà nghiên cứu học thuật: Cung cấp số liệu đối chuẩn (benchmark data) chuẩn xác về công nghệ CMOS 110nm cho các nghiên cứu tối ưu hóa hiệu suất vi mạch chuyển đổi dữ liệu.

Câu hỏi thường gặp

1. Yêu cầu hệ thống phần cứng và phần mềm để triển khai mô phỏng này là gì?

Cần cài đặt bộ phần mềm Cadence Virtuoso Design Environment (phiên bản IC6.1.8 hoặc ICADVM) chạy trên nền tảng hệ điều hành Red Hat Enterprise Linux (RHEL 7/8) hoặc CentOS/Rocky Linux, tích hợp bộ công cụ mô phỏng Cadence Spectre Simulation Platform và gói thư viện công nghệ PDK CMOS 110nm tiêu chuẩn.

2. Giới hạn tốc độ lấy mẫu của thiết kế này là bao nhiêu và làm thế nào để tăng tốc độ?

Tốc độ lấy mẫu hiện tại đạt $\sim 90.9\text{ kSPS}$ tương ứng với chu kỳ xung clock $1\text{ MHz}$ ($11\text{ clocks/mẫu}$). Để nâng tốc độ lên hàng chục $\text{MSPS}$, có thể tăng kích thước $W/L$ của transistor đuôi trong Op-Amp nhằm rút ngắn thời gian chốt (latch delay), đồng thời thay thế DAC R-2R bằng mạng DAC mảng tụ chuyển mạch nhanh (Charge-redistribution CDAC).

3. Làm thế nào để tích hợp lõi IP SAR ADC này vào một vi điều khiển (MCU) hoặc SoC?

Khối SAR ADC được đóng gói dưới dạng macro tương tự (Analog Hard Macro). Trong SoC, các ngõ ra số $D_9 - D_0$ sẽ được nối trực tiếp vào thanh ghi dữ liệu của CPU thông qua bus APB/AHB, trong khi tín hiệu EOC (End of Conversion) được nối vào khối điều khiển ngắt (Interrupt Controller) để báo hiệu cho CPU đọc dữ liệu.

4. Thiết kế này xử lý hiện tượng trôi nhiệt độ và biến thiên điện áp nguồn như thế nào?

Kiến trúc so sánh vi sai chốt động kết hợp mạng R-2R có tính đối xứng cao giúp triệt tiêu nhiễu đồng pha (Common-Mode Noise). Kết quả kiểm tra biến thiên nguồn $V_{DD} \pm 10%$ ($1.08\text{V} - 1.32\text{V}$) và nhiệt độ từ $-40^\circ\text{C}$ đến $+85^\circ\text{C}$ cho thấy các bit ngõ ra vẫn giải mã chính xác mà không bị mất mã (no missing codes).

5. Tại sao đồ án chọn mạng điện trở R-2R thay vì mạng điện trở phân áp nhị phân?

Mạng điện trở phân áp nhị phân đòi hỏi dải điện trở từ $R$ đến $512R$, rất khó chế tạo đồng nhất trên silicon và chiếm diện tích lớn. Mạng R-2R chỉ cần hai loại kích thước điện trở đồng nhất ($R$ và $2R$), giúp tối ưu hóa diện tích vi mạch, dễ dàng bố trí layout theo cấu trúc interdigitated/common-centroid để giảm thiểu sai số chế tạo.

Kết luận

Đồ án tốt nghiệp "Thiết kế bộ chuyển đổi ADC 10 bit sử dụng phương pháp xấp xỉ liên tiếp (SAR)" đã hoàn thành trọn vẹn mục tiêu nghiên cứu và hiện thực hóa một kiến trúc vi mạch chuyển đổi tương tự sang số hoàn chỉnh trên công nghệ CMOS 110nm:

  • Hiện thực hóa thành công 4 khối chức năng cốt lõi: Bộ lấy mẫu và giữ S&H điện dung $1\text{pF}$, Bộ so sánh Dynamic Latched Op-Amp tốc độ cao, Khối logic SAR 22 D-FF với logic cổng truyền, và Mạng chuyển đổi DAC R-2R 10-bit.
  • Kết quả mô phỏng trên Cadence Virtuoso chứng minh khả năng giải mã chính xác tín hiệu sin $70\text{ kHz}$ tại xung nhịp $1\text{ MHz}$, mang lại độ phân giải 10-bit trung thực với 1024 mức rời rạc, thời gian chuyển đổi cố định $11.0\mu\text{s}$ và tiêu thụ tài nguyên phần cứng tối ưu (~380 Transistors).
  • Đề tài đóng góp một giải pháp thiết kế khả thi, sẵn sàng cho các bước triển khai layout vật lý tiếp theo, hướng tới tích hợp vào các vi mạch SoC thương mại phục vụ ngành công nghiệp vi mạch bán dẫn đang phát triển mạnh mẽ.