Tổng quan nghiên cứu

Sự phát triển mạnh mẽ của công nghệ vi mạch tích hợp và mạng cảm biến không dây (WSN) đã thúc đẩy nhu cầu thiết kế các chip thu phát vô tuyến công suất thấp, kích thước nhỏ gọn và chi phí tối ưu. Trong các hệ thống IoT hiện đại, chuẩn truyền thông ZigBee (IEEE 802.15.4) hoạt động tại băng tần công nghiệp, khoa học và y tế (ISM) 2.4 GHz với băng thông 2 MHz mỗi kênh đóng vai trò chủ chốt nhờ khả năng kết nối mạng diện rộng và tiết kiệm năng lượng vượt trội. Tuy nhiên, các kiến trúc máy thu truyền thống đối mặt với nhiều rào cản kỹ thuật lớn: cấu trúc đổi tần trực tiếp (Zero-IF) thường xuyên chịu tác động nặng nề từ hiện tượng trôi mức điện áp một chiều (DC offset) và nhiễu nhấp nháy 1/f ở dải tần số thấp, trong khi cấu trúc đổi tần nhiều tầng (Heterodyne) đòi hỏi các bộ lọc ngoài chip cồng kềnh, cản trở mục tiêu tích hợp toàn phần trên một vi mạch đơn lẻ.

Nghiên cứu này tập trung giải quyết triệt để các hạn chế trên thông qua việc thiết kế máy thu ZigBee theo cấu trúc trung tần thấp (Low-IF) kết hợp kỹ thuật triệt tín hiệu tần số ảnh bằng mạch lọc nhiều pha tích cực (Polyphase Filter). Toàn bộ hệ thống được triển khai trên nền tảng công nghệ bán dẫn CMOS 0.18 µm với nguồn cấp 1.8 V. Mục tiêu cụ thể của công trình bao gồm việc nghiên cứu, mô phỏng và layout hoàn chỉnh bốn khối chức năng trọng yếu: khối khuếch đại nhiễu thấp vi sai (LNA), khối trộn tần vuông pha (Mixer), bộ lọc nhiều pha tích cực RC bậc 4, và mạch đo chỉ số cường độ tín hiệu thu (RSSI) tích hợp khối điện áp tham chiếu Bandgap Reference.

Kết quả nghiên cứu mang lại ý nghĩa thực tiễn to lớn khi đạt độ lợi toàn phần cao tần lên tới 33 dB, công suất tín hiệu dao động nội yêu cầu chỉ 0 dBm, và khả năng triệt tần số ảnh đạt 33 dB tại tần số trung tần 1 MHz. Công trình được hoàn thành tại Phòng thí nghiệm Thiết kế Vi mạch RFIC, Trường Đại học Bách Khoa – Đại học Quốc gia TP.HCM trong giai đoạn từ tháng 7/2014 đến tháng 12/2014, góp phần làm chủ quy trình thiết kế chip cao tần phục vụ hệ sinh thái mạng cảm biến không dây tại Việt Nam.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên hệ thống lý thuyết nền tảng về thiết kế vi mạch vô tuyến (RFIC) và xử lý tín hiệu trong miền phức, tập trung vào hai trụ cột lý thuyết chính:

Thứ nhất là lý thuyết kiến trúc máy thu Low-IF và kỹ thuật đổi tần vuông pha (Quadrature Down-conversion). Khác với máy thu Homodyne có trung tần bằng 0, kiến trúc Low-IF dịch chuyển tín hiệu RF về tần số trung tần IF là 1 MHz. Cấu trúc này giúp toàn bộ phổ tín hiệu mong muốn vượt qua vùng ảnh hưởng của nhiễu nhấp nháy 1/f và loại bỏ hiện tượng tự trộn tần dao động nội (LO self-mixing) gây ra DC offset. Tuy nhiên, vấn đề cốt lõi phát sinh là sự xuất hiện của tín hiệu tần số ảnh đối xứng với tín hiệu mong muốn qua tần số dao động nội LO.

Thứ hai là lý thuyết tín hiệu phức và nguyên lý chuyển dịch tần số của bộ lọc nhiều pha (Polyphase Filter). Bằng cách biểu diễn tín hiệu dưới dạng vectơ trực giao bao gồm hai nhánh đồng pha (I) và vuông pha (Q), bộ lọc tích cực RC bậc 4 thực hiện phép dịch tần số của một bộ lọc thông thấp (LPF) sang bộ lọc thông dải (BPF) bất đối xứng trong miền tần số phức. Cơ chế này cho phép mạch suy hao cực đại tại tần số ảnh âm (-1 MHz) trong khi cho tín hiệu mong muốn dương (+1 MHz) đi qua mà không bị suy giảm.

Bên cạnh đó, nghiên cứu ứng dụng các mô hình mạch RF kinh điển: cấu trúc khuếch đại cascode nguồn chung suy biến cảm (inductive source degeneration) nhằm tối ưu hóa hệ số phẩm chất Q và phối hợp trở kháng ngõ vào 50 Ohm; cấu trúc mạch trộn Gilbert Cell cân bằng đôi để triệt tiêu can nhiễu đồng pha; cùng mô hình mạch tham chiếu điện áp Bandgap dựa trên nguyên lý triệt tiêu hệ số nhiệt giữa điện áp âm CTAT và điện áp dương PTAT.

Phương pháp nghiên cứu

Phương pháp nghiên cứu kết hợp giữa tính toán lý thuyết cấp hệ thống, mô phỏng tham số bán dẫn và tối ưu hóa layout vật lý:

  • Nguồn dữ liệu và tính toán ngân sách đường truyền: Phân tích toàn diện 16 kênh truyền của chuẩn IEEE 802.15.4 trong dải tần từ 2405 MHz đến 2480 MHz với khoảng cách kênh 5 MHz. Độ nhạy máy thu danh định được thiết lập ở mức -85 dBm, tương ứng với tỷ số tín hiệu trên nhiễu ngõ vào SNRin đạt 26 dB và hệ số nhiễu tổng thể toàn hệ thống NF không vượt quá 15 dB. Dữ liệu mô phỏng được kiểm chứng thông qua quét tham số Monte Carlo trên 100 mẫu linh kiện nhằm đánh giá ảnh hưởng của độ lệch pha và biên độ do sai số chế tạo.

  • Quy trình phân tích và công cụ chuyên dụng: Quá trình thiết kế được phân tầng chặt chẽ qua ba bước chính:

    1. Phân tích hệ thống: Sử dụng phần mềm AppCAD để phân bổ chỉ tiêu độ lợi, hệ số nhiễu (NF) và độ phi tuyến (IIP3) cho từng khối chức năng.
    2. Thiết kế sơ đồ nguyên lý và mô phỏng điện học: Ứng dụng công cụ Cadence Spectre RF và ADS (Advanced Design System) để khảo sát thông số tán xạ S-parameter, điểm nén 1 dB (P1dB), hệ số xuyên điều chế bậc 3 (IIP3) và tỷ số tín hiệu trên nhiễu.
    3. Thiết kế vật lý và mô phỏng trường điện từ: Thực hiện layout trên Cadence Virtuoso, kiểm tra quy tắc vật lý DRC/LVS, và sử dụng phần mềm IE3D để mô phỏng điện từ trường (EM simulation) cho các đường vi dải và cuộn cảm tích hợp nhằm mô hình hóa chính xác các thành phần ký sinh. Toàn bộ quy trình được thực hiện theo timeline kéo dài 6 tháng từ tháng 7 đến tháng 12 năm 2014.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng sơ đồ nguyên lý và trích xuất tham số sau layout trên tiến trình CMOS 0.18 µm mang lại các kết quả định lượng cụ thể:

  • Khối khuếch đại nhiễu thấp (LNA): Mạch LNA cascode vi sai đạt độ lợi khuếch đại điện áp S21 ở mức 18 dB trên sơ đồ nguyên lý và duy trì ở mức 16.5 dB sau khi trích xuất layout. Hệ số nhiễu NF sau layout đạt 2.0 dB, đáp ứng hoàn hảo tiêu chuẩn thiết kế (nhỏ hơn 2 dB). Hệ số phối hợp trở kháng ngõ vào S11 đạt -20 dB, điểm nén công suất ngõ vào P1dB đạt -20.0 dBm và độ tuyến tính IIP3 đạt -4.5 dBm với mức tiêu thụ dòng tĩnh chỉ 5.0 mA tại điện áp nguồn 1.8 V.

  • Khối trộn tần vuông pha (Mixer): Cấu trúc Gilbert Cell cân bằng kép đạt độ lợi chuyển đổi trên 8.0 dB, hệ số cách ly giữa cổng dao động nội LO và cổng trung tần IF đạt trên 35 dB, công suất kích thích LO yêu cầu ở mức 0 dBm, và độ tuyến tính ngõ vào IIP3 đạt trên 0 dBm. Khi kết hợp với tầng khuếch đại đệm vi sai, phần cao tần RF Front-End (LNA + Mixer) đạt tổng độ lợi 33 dB, điểm nén P1dB toàn phần là -29 dBm và IIP3 toàn phần đạt -21 dBm với hệ số nhiễu tổng chỉ 5.2 dB.

  • Bộ lọc nhiều pha tích cực RC bậc 4 (PPF): Bộ lọc tích cực miền phức đáp ứng băng thông kênh 2 MHz xung quanh tần số trung tâm 1 MHz. Tỉ số triệt tần số ảnh (IMRR) đo được đạt 33 dB tại tần số -1 MHz, triệt tiêu hoàn toàn tín hiệu ảnh trước khi đưa vào các tầng xử lý tiếp theo.

  • Khối đo cường độ tín hiệu (RSSI) và mạch chuẩn Bandgap: Mạch RSSI thang logarithm tích hợp mạch triệt DC offset bằng vòng hồi tiếp âm đạt tầm động tuyến tính rộng tới 60 dB (trong dải công suất ngõ vào từ -65 dBm đến -5 dBm) với sai số tuyến tính chỉ ±1.5 dB và độ dốc danh định 22.5 mV/dB. Khối Bandgap Reference cung cấp điện áp chuẩn 1.20 V, hệ số nhiệt độ cực thấp đạt 22.4 ppm/°C và hoạt động ổn định khi điện áp nguồn biến thiên trong khoảng 1.6 V đến 2.0 V.

Thảo luận kết quả

Các kết quả đạt được khẳng định tính ưu việt của kiến trúc Low-IF đối với các hệ thống vô tuyến băng hẹp công suất thấp. Việc lựa chọn tần số trung tần IF = 1 MHz giúp hệ thống tránh được vùng nhiễu 1/f có mật độ công suất lớn tại lân cận tần số 0 Hz, đồng thời loại bỏ nguy cơ méo dạng tín hiệu do hiện tượng tự trộn LO.

Khi so sánh giữa kết quả mô phỏng nguyên lý và kết quả sau layout, độ lợi S21 của LNA suy giảm khoảng 1.5 dB (từ 18.0 dB xuống 16.5 dB) và hệ số nhiễu NF tăng nhẹ 0.3 dB (từ 1.7 dB lên 2.0 dB). Sự chênh lệch này được giải thích do điện trở kim loại ký sinh của lớp dẫn Metal 1 và điện dung rò xuống phiến bán dẫn của các đường nối vi sai. Tuy nhiên, các thông số này hoàn toàn nằm trong biên độ dung sai cho phép của chuẩn ZigBee.

Trong thực tế phân tích vi mạch cao tần, các dữ liệu trên được thể hiện trực quan qua hệ thống đồ thị đặc tuyến: đồ thị ma trận tán xạ quét tần số từ 1.0 GHz đến 3.0 GHz thể hiện cộng hưởng tại 2.4 GHz; đồ thị quan hệ ngõ vào - ngõ ra trên thang log-log minh họa rõ nét điểm uốn nén 1 dB (P1dB) và điểm giao cắt bậc ba (IIP3); cùng bảng số liệu tổng hợp đối chiếu đa biến giữa các thông số lý thuyết, mô phỏng schematic và trích xuất sau layout. Khả năng triệt tín hiệu ảnh 33 dB của bộ lọc PPF bậc 4 chứng minh rằng giải pháp lọc nhiều pha tích cực hoàn toàn có thể thay thế các bộ lọc SAW đắt tiền ngoài chip, mở đường cho việc thương mại hóa chip SoC ZigBee giá rẻ.

Đề xuất và khuyến nghị

Dựa trên các kết quả đạt được và hạn chế thực tế của tiến trình công nghệ vi mạch, nghiên cứu đưa ra 4 giải pháp trọng tâm nhằm hoàn thiện và ứng dụng thiết kế:

  • Tích hợp cuộn cảm chất lượng cao trên chip: Đẩy mạnh nghiên cứu thay thế các cuộn cảm ngoại vi LS và LG bằng cuộn cảm vi cơ điện tử (MEMS) hoặc cuộn cảm vi dải đa lớp có hệ số phẩm chất Q lớn hơn 15. Mục tiêu nhằm giảm diện tích chiếm dụng bo mạch, nâng độ lợi S21 của khối LNA lên trên 20 dB trong lộ trình 6 tháng tới (Chủ thể: Nhóm kỹ sư thiết kế vật lý vi mạch cao tần).

  • Triển khai kỹ thuật hiệu chỉnh số tự động (Digital Calibration): Xây dựng vòng hiệu chỉnh số tự động cho bộ lọc nhiều pha tích cực RC nhằm bù đắp sự sai lệch giá trị điện trở và tụ điện do biến thiên nhiệt độ và quá trình chế tạo (PVT variations). Giải pháp này hướng tới việc nâng cao và duy trì tỷ số triệt tần số ảnh IMRR ổn định trên 40 dB trước quý 2 năm tiếp theo (Chủ thể: Nhóm nghiên cứu xử lý tín hiệu số và vi mạch hỗn hợp).

  • Tối ưu hóa công suất tiêu thụ bằng kỹ thuật phân cực thích nghi: Ứng dụng cấu trúc phân cực thích nghi (Adaptive Biasing) cho tầng khuếch đại LNA và mạch trộn Mixer, cho phép tự động điều chỉnh dòng làm việc theo biên độ tín hiệu thu từ RSSI. Mục tiêu giảm dòng tiêu thụ tĩnh toàn máy thu từ 15 mA xuống dưới 8 mA ở chế độ hoạt động và dưới 1 µA ở chế độ ngủ, giúp kéo dài thời lượng pin của nút cảm biến lên trên 5 năm (Chủ thể: Chuyên gia thiết kế vi mạch công suất siêu thấp).

  • Chế tạo thử nghiệm và đo kiểm thực tế (Tape-out): Tiến hành đóng gói layout theo định dạng GDSII và gửi chế tạo mẫu thử vật lý trên dây chuyền công nghệ CMOS 0.18 µm thương mại, sau đó thực hiện đo kiểm thực nghiệm bằng máy phân tích mạng véc-tơ (VNA) và máy phân tích phổ trong thời hạn 9 tháng (Chủ thể: Ban chủ nhiệm đề tài và Phòng thí nghiệm trọng điểm ĐHQG TP.HCM).

Đối tượng nên tham khảo luận văn

Công trình nghiên cứu mang giá trị học thuật và ứng dụng thực tiễn cao, đặc biệt hữu ích cho 4 nhóm đối tượng chuyên môn sau:

  • Kỹ sư thiết kế vi mạch vô tuyến (RFIC Designers): Tiếp cận tài liệu hướng dẫn chi tiết từ khâu tính toán lý thuyết, thiết kế sơ đồ nguyên lý đến kỹ thuật layout đối xứng vi sai cho các khối LNA, Gilbert Mixer và bộ lọc tích cực RC, phục vụ trực tiếp cho quá trình phát triển các dòng chip thu phát vô tuyến thương mại.

  • Học viên cao học và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Sử dụng luận văn như một công trình mẫu mực về phương pháp luận nghiên cứu vi mạch tích hợp, hiểu rõ cách ứng dụng đại số phức trong xử lý tín hiệu nhiều pha và kỹ thuật phân bổ ngân sách hệ thống máy thu vô tuyến.

  • Doanh nghiệp và đơn vị phát triển thiết bị IoT / WSN: Tham khảo kiến trúc phần cứng máy thu Low-IF tiết kiệm năng lượng để tự chủ thiết kế các module truyền thông ZigBee chuyên dụng, ứng dụng trong các hệ thống nhà thông minh, nông nghiệp công nghệ cao và quan trắc môi trường.

  • Giảng viên và chuyên gia đào tạo thiết bị bán dẫn: Khai thác các mô hình mô phỏng trên Cadence, ADS và IE3D làm học liệu thực hành chuyên sâu cho các chương trình đào tạo kỹ sư thiết kế vi mạch tương tự và cao tần tại các trường đại học kỹ thuật.

Câu hỏi thường gặp

  • Tại sao cấu trúc Low-IF lại vượt trội hơn cấu trúc Zero-IF trong thiết kế máy thu ZigBee? Cấu trúc Low-IF chuyển đổi tín hiệu về tần số trung tần 1 MHz thay vì 0 Hz như Zero-IF. Điều này giúp loại bỏ triệt để hiện tượng rò rỉ tín hiệu dao động nội LO tự trộn tần gây ra điện áp lệch một chiều (DC offset), đồng thời đưa tín hiệu ra khỏi vùng ảnh hưởng nặng nề của nhiễu nhấp nháy 1/f ở dải tần số thấp.

  • Kỹ thuật lọc nhiều pha (Polyphase Filter) triệt tiêu tín hiệu tần số ảnh bằng cách nào? Mạch lọc nhiều pha tích cực RC bậc 4 tiếp nhận tín hiệu vuông pha bốn pha (0°, 90°, 180°, 270°) và thực hiện phép biến đổi tín hiệu trong miền phức. Nhờ đặc tính đáp ứng thông dải bất đối xứng, mạch triệt tiêu tín hiệu ảnh ở dải tần -1 MHz với độ suy hao đạt 33 dB, trong khi giữ nguyên vẹn tín hiệu mong muốn tại +1 MHz.

  • Thông số kỹ thuật của khối khuếch đại nhiễu thấp (LNA) sau layout đạt được là bao nhiêu? Sau khi trích xuất ký sinh layout trên công nghệ CMOS 0.18 µm, mạch LNA vi sai cascode đạt độ lợi S21 là 16.5 dB, hệ số nhiễu NF bằng 2.0 dB, hệ số phản xạ ngõ vào S11 đạt -20 dB, điểm nén 1 dB (P1dB) là -20 dBm và dòng tiêu thụ chỉ 5 mA ở nguồn cấp 1.8 V.

  • Mạch đo cường độ tín hiệu thu RSSI giải quyết bài toán DC offset như thế nào? Mạch RSSI sử dụng cấu trúc khuếch đại giới hạn theo thang logarit kết hợp mạch trừ DC offset thông qua vòng hồi tiếp âm (feedback topology). Kỹ thuật này giúp loại bỏ thành phần điện áp DC ký sinh, đảm bảo tầm động tuyến tính rộng tới 60 dB với sai số tuyến tính chỉ trong khoảng ±1.5 dB.

  • Khối Bandgap Reference duy trì sự ổn định điện áp như thế nào khi nhiệt độ thay đổi? Mạch tham chiếu Bandgap hoạt động dựa trên nguyên lý tổng hợp giữa điện áp có hệ số nhiệt âm CTAT (từ tiếp giáp p-n) và điện áp có hệ số nhiệt dương PTAT (từ hiệu điện áp Vbe của hai BJT). Sự bù trừ này tạo ra điện áp chuẩn 1.20 V với hệ số nhiệt độ cực thấp chỉ 22.4 ppm/°C trên dải nhiệt độ làm việc tiêu chuẩn.

Kết luận

  • Tích hợp thành công cấu trúc Low-IF: Luận văn đã nghiên cứu và thiết kế hoàn chỉnh hệ thống máy thu ZigBee 2.4 GHz với trung tần 1 MHz trên công nghệ CMOS 0.18 µm, khắc phục triệt để các nhược điểm kinh điển của máy thu Zero-IF.
  • Tối ưu hóa khối cao tần RF Front-End: Khối LNA và Mixer vi sai đạt tổng độ lợi ấn tượng 33 dB, hệ số nhiễu 5.2 dB, IIP3 đạt -21 dBm và công suất kích LO chỉ 0 dBm, đảm bảo độ nhạy thu vượt tiêu chuẩn IEEE 802.15.4.
  • Triệt tần số ảnh hiệu quả với bộ lọc Polyphase: Thiết kế thành công mạch lọc nhiều pha tích cực RC bậc 4 tích hợp hoàn toàn trên chip, đạt tỷ số triệt tần số ảnh IMRR 33 dB tại -1 MHz.
  • Hoàn thiện khối RSSI và Bandgap Reference: Mạch RSSI đạt tầm động 60 dB với sai số tuyến tính ±1.5 dB, đi kèm mạch chuẩn điện áp 1.20 V có hệ số nhiệt ổn định 22.4 ppm/°C.
  • Đóng góp khoa học và làm chủ công nghệ: Công trình cung cấp giải pháp thiết kế toàn diện từ mô phỏng lý thuyết đến layout vật lý, khẳng định tiềm năng tự chủ công nghệ thiết kế vi mạch vô tuyến tại Việt Nam.

Trong giai đoạn tiếp theo, nhóm nghiên cứu dự kiến tiến hành chế tạo thử nghiệm vi mạch thực tế (Tape-out) trên dây chuyền TSMC 0.18 µm và tích hợp thêm khối tổng hợp tần số PLL trong vòng 9 đến 12 tháng tới. Các doanh nghiệp và đơn vị nghiên cứu quan tâm đến việc hợp tác phát triển hoặc chuyển giao công nghệ thiết kế chip thu phát ZigBee xin vui lòng liên hệ trực tiếp với nhóm tác giả tại Phòng thí nghiệm RFIC, Trường Đại học Bách Khoa – ĐHQG TP.HCM để cùng hiện thực hóa các giải pháp vi mạch cho mạng cảm biến không dây thế hệ mới.