Tổng quan về luận án
Sự bùng nổ của các ứng dụng tính toán quy mô siêu lớn như trí tuệ nhân tạo (AI), học sâu (Deep Neural Networks - DNN), dữ liệu lớn và điện toán đám mây đang tạo ra áp lực chưa từng có lên hạ tầng kết nối và xử lý thông tin. Trong các trung tâm dữ liệu (Data Center Networks - DCN) và hệ thống tính toán hiệu năng cao (High-Performance Computing - HPC), băng thông truyền dẫn và năng lực xử lý tại các cấp độ kết nối từ chip-to-chip, board-to-board, rack-to-rack cho đến liên DCN đang tiến sát các rào cản vật lý cố hữu của miền điện tử. Sự suy giảm biên độ tín hiệu, tán sắc, xuyên âm (crosstalk) và tổn hao công suất cao hạn chế tốc độ truyền dẫn điện trên mỗi kênh ở mức xấp xỉ 10 Gb/s đến 25 Gb/s; nếu nâng tốc độ cao hơn, hệ thống bắt buộc phải tích hợp các bộ cân bằng tín hiệu phức tạp, làm đội chi phí và năng lượng tiêu thụ. Hiện nay, các thiết bị chuyển mạch gói điện tử (EPS) trong DCN tiêu tốn tới 30% tổng năng lượng của hệ thống CNTT do sự phụ thuộc vào các khối chuyển đổi quang - điện - quang (O/E/O) lặp đi lặp lại.
Khoảng trống nghiên cứu then chốt (research gap) nằm ở chỗ: các giải pháp xử lý tín hiệu toàn quang hiện hữu phần lớn phụ thuộc vào các hiệu ứng phi tuyến quang học (như SOAs - Semiconductor Optical Amplifiers, sợi phi tuyến cao HNLF), đòi hỏi công suất kích quang rất lớn, kích thước cồng kềnh và khó tương thích với công nghệ vi mạch bán dẫn CMOS chuẩn. Đồng thời, các bộ tạo tín hiệu điều chế đa mức (PAM-4) và các khối trễ/đệm quang phục vụ bộ nhớ quang hiện tại gặp hạn chế nghiêm trọng về độ phi tuyến của hàm truyền, độ trôi chirp, suy hao chèn cao và dung sai chế tạo cơ khí - quang học khắt khe.
Luận án tiến sĩ kỹ thuật máy tính của Nghiên cứu sinh Lê Duy Tiến, dưới sự hướng dẫn khoa học của PGS. Lê Trung Thành và TS. Nguyễn Ngọc Minh tại Học viện Công nghệ Bưu chính Viễn thông (Hà Nội, 2023), mang tiêu đề "Nghiên cứu kỹ thuật xử lý tín hiệu quang ứng dụng trong các hệ thống kết nối máy tính quang", đã giải quyết trực diện bài toán này bằng cách xây dựng một kiến trúc xử lý và kết nối toàn quang trên nền tảng quang tử silic (Silicon Photonics) tương thích CMOS.
Hệ thống câu hỏi và giả thuyết nghiên cứu được thiết lập cụ thể:
- Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để hiện thực hóa các cổng logic toàn quang vạn năng (XOR, XNOR, OR, NAND) với cấu trúc siêu gọn, công suất thấp mà không cần phụ thuộc vào môi trường phi tuyến quang học đắt đỏ?
- Giả thuyết 1 (H1): Ứng dụng nguyên lý tự tạo ảnh (Self-Imaging) trong bộ ghép giao thoa đa mode (MMI) kết hợp điều chế pha đầu vào sẽ cho phép thực thi đầy đủ bảng chân lý logic với tỷ số phân biệt (Contrast Ratio) vượt trội (>26 dB).
- Câu hỏi nghiên cứu 2 (RQ2): Cơ chế nào cho phép tạo ra hiệu ứng làm chậm và làm nhanh ánh sáng trên chip với dải trễ điều khiển được mà không gây suy hao lớn như cấu trúc tinh thể quang tử hay cách tử Bragg?
- Giả thuyết 2 (H2): Sự kết hợp giữa bộ vi cộng hưởng (MRR), gương phản xạ vòng Sagnac và cấu trúc giao thoa Mach-Zehnder tổng quát (4x4 GMZI) có khả năng kích hoạt hiện tượng cộng hưởng Fano và hiệu ứng trong suốt cảm ứng điện từ (EIT) toàn quang, mở rộng thời gian trễ nhóm vượt ngưỡng 35 ps.
- Câu hỏi nghiên cứu 3 (RQ3): Làm sao để tạo tín hiệu đa mức PAM-4 có độ tuyến tính cao, triệt tiêu chirp tín hiệu (Zero-Chirp) nhằm thay thế điều chế nhị phân OOK trong kết nối liên máy chủ?
- Giả thuyết 3 (H3): Kiến trúc MMI đa cổng (3x3 và 4x4) tích hợp các bộ dịch pha phân đoạn mối nối bán dẫn PN điều khiển phân cực ngược sẽ phân bố đều các mức biên độ chuẩn hóa với độ mở mắt quang học tối đa.
Khung lý thuyết của luận án tích hợp chặt chẽ: Thuyết điện từ Maxwell, Thuyết giao thoa sóng Young, Nguyên lý tự tạo ảnh và phân tích mode lan truyền (MPA) của Soldano & Pennings, Lý thuyết ghép mode và ma trận truyền dẫn (TMM) của Yariv, cùng Lý thuyết cộng hưởng Fano và EIT. Đóng góp đột phá của luận án là đã lượng hóa và thiết kế thành công các cấu trúc MMI 4x4 và 2x2 cho cổng logic đạt tỷ lệ tương phản lên đến 27.8 dB; cấu trúc trễ Fano/EIT đạt dải trễ linh hoạt; và bộ điều chế PAM-4 với kích thước tối ưu $L_{MMI} = 107.8\ \mu\text{m}$ (đối với MMI 3x3) và $L_{MMI} = 141.7\ \mu\text{m}$ (đối với MMI 4x4), mang ý nghĩa bản lề cho lộ trình hiện thực hóa máy tính toàn quang.
+-------------------------------------------------------------------------------+
| KIẾN TRÚC XỬ LÝ & KẾT NỐI TOÀN QUANG |
+-------------------------------------------------------------------------------+
| 1. Xử lý Logic On-Chip: |
| Cổng Logic Toàn Quang (XOR, XNOR, OR, NAND) |
| -> Cấu trúc 4x4 MMI + 2x2 MMI (Silicon-On-Insulator & Plasmonic HPWG) |
| -> Nguyên lý: Giao thoa tuyến tính & Mã hóa pha (Contrast Ratio > 26 dB) |
+-------------------------------------------------------------------------------+
| 2. Lưu trữ & Đồng bộ Tín hiệu: |
| Bộ Đệm / Trễ Quang (Fast & Slow Light) |
| -> Bộ vi cộng hưởng (MRR) + Vòng Sagnac + 4x4 GMZI MMI |
| -> Nguyên lý: Cộng hưởng Fano & Hiệu ứng EIT toàn quang (Trễ > 35 ps) |
+-------------------------------------------------------------------------------+
| 3. Truyền dẫn Băng thông cao Interconnects (Rack/Board/Chip-to-Chip): |
| Bộ Tạo Tín hiệu Điều chế Đa mức PAM-4 Không Chirp |
| -> Cấu trúc 3x3 MMI (L=107.8 µm) & 4x4 MMI (L=141.7 µm) + Di pha PN |
| -> Nguyên lý: Tự tạo ảnh kết hợp điều chế dịch pha phân đoạn |
+-------------------------------------------------------------------------------+
Literature Review và Positioning
Nghiên cứu về xử lý tín hiệu quang đã trải qua nhiều giai đoạn phát triển với các trường phái công nghệ khác nhau:
Trường phái cổng logic quang phi tuyến: Khởi đầu với việc sử dụng bộ khuếch đại quang bán dẫn (SOA) dựa trên hiệu ứng trộn bốn sóng (FWM) hoặc biến điệu pha chéo (XPM) bởi Stubkjaer (2000) và các cộng sự, đạt tỷ số phân biệt 19.21 dB. Tiếp đó, các cấu trúc sợi quang phi tuyến cao (HNLF) hoặc cách tử sợi quang phi tuyến được đề xuất bởi Agrawal (2007) cho tỷ số phân biệt 25-70 dB nhưng có kích thước vật lý lên tới hàng mét hoặc hàng chục mét, hoàn toàn bất khả thi để tích hợp on-chip. Gần đây, các mạng nơ-ron quang học nhiễu xạ (Diffractive Optical Neural Networks - DONN) do Lin et al. (Science, 2018) phát triển cho phép tính toán logic, nhưng vẫn đòi hỏi hàm kích hoạt phi tuyến trong miền điện hoặc môi trường quang phi tuyến công suất cao.
Trường phái cấu trúc phân tán và tinh thể quang tử (Photonic Crystals): Khảo sát của Baba (2008) và Krauss (2007) chứng minh tinh thể quang tử 2D và cách tử Bragg sợi nghiêng (TFBG) có thể làm chậm ánh sáng để tạo bộ nhớ đệm. Tuy nhiên, các cấu trúc này yêu cầu độ chính xác chế tạo ở cấp độ dưới micromet với hàng nghìn lỗ khí tuần hoàn, gây suy hao tán xạ rất lớn và dải thông quang hẹp.
Trường phái giao thoa tuyến tính (Linear Multimode Interference - MMI): Được đặt nền móng bởi Soldano & Pennings (1995), các thiết bị MMI sở hữu ưu điểm vượt trội: dung sai chế tạo lớn, băng thông rộng, cấu trúc thụ động và hoàn toàn tương thích với tiến trình Silicon-on-Insulator (SOI). Chen et al. (2014) và Anagha et al. (2020, 2021) đã chứng minh khả năng thực thi các phép toán logic đơn giản bằng MMI 2x2, 3x3. Tuy nhiên, các công trình trước đây chỉ xử lý tín hiệu khóa bật tắt nhị phân (OOK), chưa giải quyết được bài toán phối hợp mã hóa pha và chưa xây dựng được mô hình tích hợp đồng thời các hàm logic phức tạp, bộ nhớ trễ quang và điều chế đa mức trên cùng một vi mạch.
+------------------------------------+-------------------------------------------+
| TRƯỜNG PHÁI CÔNG NGHỆ | HẠN CHẾ CỐ HỮU TRONG LITERATURE |
+------------------------------------+-------------------------------------------+
| 1. Logic Phi tuyến (SOA, HNLF) | Công suất bơm lớn, kích thước cồng kềnh, |
| | không tương thích CMOS on-chip. |
+------------------------------------+-------------------------------------------+
| 2. Tinh thể quang tử (PhC, Bragg) | Suy hao tán xạ cao, chế tạo nanomet |
| | phức tạp, độ trễ cố định khó điều khiển. |
+------------------------------------+-------------------------------------------+
| 3. MMI Truyền thống (2x2, 3x3) | Chỉ xử lý tín hiệu nhị phân OOK, |
| | chưa hỗ trợ mã hóa pha và đa mức PAM-4. |
+------------------------------------+-------------------------------------------+
| => GIẢI PHÁP CỦA LUẬN ÁN | - 4x4 MMI + Plasmonic HPWG (Tuyến tính) |
| (Lê Duy Tiến, 2023) | - Fano/EIT Hybrid MRR-Sagnac-GMZI (Trễ) |
| | - 3x3 / 4x4 MMI Segmented PN (PAM-4) |
+------------------------------------+-------------------------------------------+
So sánh với các nghiên cứu quốc tế điển hình:
- Kiến trúc chuyển mạch quang của Đại học Columbia (Bergman et al., 2016): Tập trung vào mạng chuyển mạch gói quang học liên kết rack-to-rack nhưng sử dụng các switch quang nhiệt (thermo-optic) có thời gian đáp ứng ở mức vi giây (microsecond), chưa xử lý logic gói tin ở tốc độ bit trực tiếp trong miền quang.
- Nền tảng máy tính hiệu năng cao Blue Gene/Q của IBM (Haring et al., 2012): Đạt hiệu suất năng lượng 2097.19 MFLOPS/W nhờ tích hợp mạng kết nối quang học hình xuyến 3D (3D-torus), nhưng việc định tuyến và phân xử xung đột gói tin vẫn phải dựa vào mạch logic điện tử CMOS, tạo thành nút thắt cổ chai về độ trễ chuyển mạch.
Luận án của Lê Duy Tiến đã định vị xuất sắc đóng góp khoa học tại điểm giao thoa giữa quang tử silic và kỹ thuật máy tính: loại bỏ hoàn toàn các khối phi tuyến công suất lớn, thay thế bằng giao thoa tuyến tính MMI kết hợp cấu trúc plasmonic lai (Hybrid Plasmonic Waveguide - HPWG), giải quyết đồng bộ cả 3 mắt xích: logic xử lý, bộ nhớ trễ và truyền dẫn đa mức PAM-4.
Đóng góp lý thuyết và khung phân tích
Đóng góp cho lý thuyết
Luận án đã mở rộng khung lý thuyết giao thoa ánh sáng tuyến tính của Young và lý thuyết tự tạo ảnh của Soldano & Pennings lên cấu trúc ma trận tán xạ đa cổng phức hợp. Cụ thể:
Thứ nhất, mô hình toán học giải tích cho cổng logic MMI 4x4: Dựa trên ma trận truyền dẫn $M = [m_{ij}]_{N \times N}$, biên độ phức tại cổng ra $y_2$ được thiết lập chính xác dưới dạng:
$$y_2 = 0.5 [x_1 + x_4 + j(x_2 + x_3)]$$
Trong đó, $x_1, x_4$ là các tín hiệu dao động nội cục bộ (Local Oscillators - LO) với biên độ và pha chuẩn hóa, còn $x_2, x_3$ là các biến logic đầu vào được mã hóa pha. Bằng cách thiết lập điều kiện triệt tiêu pha giao thoa $\Delta\phi = \phi_1 - \phi_2 = (2n+1)\pi$, luận án đã chứng minh toán học sự chuyển dịch hoàn hảo giữa mức logic 0 (công suất triệt tiêu tuyệt đối) và mức logic 1 (công suất cực đại $P \propto \cos^2[(\phi_1 - \phi_2)/2]$) cho cả 4 cổng logic XOR, XNOR, OR, NAND.
+----------------------+
x1 (LO, e^{j*phi1}) --| |-- y1
x2 (Data, Phase) --| 4x4 MMI |-- y2 = 0.5[x1 + x4 + j(x2 + x3)]
x3 (Data, Phase) --| Coupler Section |-- y3
x4 (LO, e^{j*phi4}) --| |-- y4
+----------------------+
Thứ hai, lý thuyết cộng hưởng Fano và EIT trong cấu trúc vi cộng hưởng kết hợp Sagnac và GMZI: Mở rộng lý thuyết vi cộng hưởng của Yariv (2000, 2002), nghiên cứu đã chứng minh rằng khi kết hợp một vòng cộng hưởng đơn (MRR) có hệ số truyền qua $\tau$ và hệ số suy hao $\alpha$ với gương phản xạ vòng Sagnac hoặc cấu trúc MZI tổng quát (4x4 GMZI), hàm truyền đạt biên độ và pha bị bẻ cong bất đối xứng cực mạnh:
$$T = \left| \frac{\tau e^{-j\phi} - \alpha}{1 - \alpha\tau e^{-j\phi}} \right|^2 = \frac{\alpha^2 + \tau^2 - 2\alpha\tau\cos(\phi)}{1 + \alpha^2\tau^2 - 2\alpha\tau\cos(\phi)}$$
Độ dốc pha cực lớn tại lân cận tần số cộng hưởng tạo ra vận tốc nhóm $v_g = c / n_g$ cực nhỏ, tương ứng với trễ nhóm $T_d = -\frac{d\Phi}{d\omega}$ tăng vọt, tạo ra hiệu ứng làm chậm ánh sáng (Slow Light) có thể điều khiển được bằng điện áp phân cực.
Khung phân tích độc đáo
Khung phân tích của luận án kết hợp 3 trụ cột lý thuyết: (1) Thuyết điện từ Maxwell cho ống dẫn sóng phẳng và plasmonic; (2) Phương pháp ma trận truyền dẫn (TMM) cho hệ thống mạng nhiều cổng; và (3) Phân tích mode truyền sóng (Mode Propagation Analysis - MPA).
Chiều dài phách giữa hai mode bậc thấp nhất trong vùng đa mode MMI được xác định chính xác theo công thức:
$$L_\pi = \frac{\pi}{\beta_0 - \beta_1} \approx \frac{4 n_f W_e^2}{3\lambda}$$
Trong đó $n_f$ là chiết suất hiệu dụng của lõi, $W_e$ là độ rộng hiệu dụng của ống dẫn sóng và $\lambda$ là bước sóng công tác ($1550\ \text{nm}$). Sự sai khác hằng số truyền lan của mode bậc $\upsilon$ được biểu diễn giải tích:
$$\beta_0 - \beta_\upsilon \approx \frac{\upsilon(\upsilon + 2)\pi}{3L_\pi}$$
Phân bố điện trường tổng hợp tại khoảng cách lan truyền $z = L$ bên trong bộ ghép MMI:
$$\Psi(y, z=L) = \exp(-j\beta_0 L) \sum_{\upsilon=0}^{M-1} c_\upsilon \phi_\upsilon(y) \exp\left[ j \frac{\upsilon(\upsilon+2)\pi}{3L_\pi} L \right]$$
Với hệ số kích thích mode: $c_\upsilon = \int \psi(y, 0) \phi_\upsilon^*(y) dy$.
Điều kiện biên xác định: Cấu trúc hoạt động ở chế độ đơn mode tại các cổng truy cập với kích thước hình học định chuẩn $W_a = 500\ \text{nm}$, bước sóng viễn thông tiêu chuẩn $\lambda = 1550\ \text{nm}$, vật liệu lõi Silic ($n_{Si} = 3.45$) trên đế cách điện $SiO_2$ ($n_{SiO2} = 1.45$).
Phương pháp nghiên cứu tiên tiến
Thiết kế nghiên cứu
Nghiên cứu theo đuổi quan điểm thực chứng (Positivism), kết hợp chặt chẽ giữa mô hình hóa giải tích tường minh (Analytical Modeling) và mô phỏng số vi mô (Rigorous Numerical Simulations) theo quy chuẩn công nghiệp bán dẫn quang điện tử. Thiết kế phân tích đa cấp độ bao gồm:
- Cấp độ vật liệu & tiết diện ống dẫn sóng (Cross-section Level): Phân tích mode trường điện từ $E(x,y)$ và $H(x,y)$ bằng phương pháp khai triển mode riêng (Eigenmode Expansion - EME) và phương pháp sai phân hữu hạn (FDM).
- Cấp độ linh kiện (Device Level): Khảo sát động học truyền sóng 3D trong miền không gian và thời gian bằng phương pháp truyền chùm tia (3D-BPM) và phương pháp sai phân hữu hạn miền thời gian (3D-FDTD).
- Cấp độ hệ thống (System/Circuit Level): Mô hình hóa hàm truyền toàn phần bằng phương pháp ma trận truyền dẫn TMM.
+-------------------------------------------------------------------------------+
| QUY TRÌNH THIẾT KẾ & TỐI ƯU HÓA ĐA CẤP |
+-------------------------------------------------------------------------------+
| 1. Mô hình hóa Giải tích (Analytical Modeling): |
| - Phương pháp Ma trận Truyền dẫn (TMM) & Phân tích Truyền Mode (MPA) |
| - Thiết lập biểu thức giải tích ma trận tán xạ MMI, MRR, Sagnac, GMZI |
+-------------------------------------------------------------------------------+
|
v
| 2. Thiết kế Tiết diện & Tính toán Phân bố Mode: |
| - Cấu trúc SOI Strip/Rib: Wa = 500 nm, h = 220 nm, hslab = 90 nm |
| - Cấu trúc Plasmonic HPWG kim loại - điện môi |
| - Công cụ: Eigenmode Expansion (EME) / Finite Difference Method (FDM) |
+-------------------------------------------------------------------------------+
|
v
| 3. Mô phỏng Số Lan truyền Sóng Điện từ (Full-wave 3D Simulation): |
| - 3D Beam Propagation Method (3D-BPM) -> Khảo sát phân bố trường không gian|
| - 3D Finite-Difference Time-Domain (3D-FDTD) -> Khảo sát động học xung |
| - Phần mềm chuyên dụng: Photon Design OmniSim & Optiwave OptiFDTD |
+-------------------------------------------------------------------------------+
|
v
| 4. Quét Không gian Tham số & Tối ưu hóa Chuẩn CMOS (Optimization): |
| - Tối ưu chiều dài tự tạo ảnh: L_MMI = 107.8 µm (3x3), 141.7 µm (4x4) |
| - Tối ưu tỷ lệ ghép kappa, tổn hao xen (Excess Loss), tỷ số tương phản CR |
+-------------------------------------------------------------------------------+
Quy trình nghiên cứu rigorous
Quy trình thiết kế và tối ưu hóa tuân thủ các bước nghiêm ngặt:
- Xác lập kích thước hình học ống dẫn sóng đơn mode: Chiều rộng $W = 500\ \text{nm}$, chiều cao $h = 220\ \text{nm}$, chiều cao phiến sườn (slab) $h_{slab} = 90\ \text{nm}$ trên lớp $SiO_2$ dày $h_{SiO2} \ge 2\ \mu\text{m}$ để triệt tiêu hoàn toàn sự rò rỉ trường quang xuống đế silic.
- Giải phương trình sóng Maxwell dạng vector đầy đủ:
$$\nabla \times \nabla \times \mathbf{E} = n^2 k^2 \mathbf{E} \iff \nabla(\nabla \cdot \mathbf{E}) - \nabla^2 \mathbf{E} = n^2 k^2 \mathbf{E}$$
- Triển khai mô phỏng BPM: Áp dụng phép gần đúng biến đổi chậm của biên độ trường dọc theo trục truyền sóng $z$: $\mathbf{E}_u(x, y, z) = \mathbf{F}_u(x, y, z) \exp(-j\bar{n} k z)$ với điều kiện $\frac{\partial^2 \mathbf{F}_u}{\partial z^2} \ll 2\bar{n} k \frac{\partial \mathbf{F}_u}{\partial z}$, cho phép quét toàn diện profile trường $\psi(y, z)$ trong khối MMI.
- Đối sánh chéo (Triangulation of Methods): Mọi kết quả phân tích giải tích từ ma trận TMM đều được kiểm chứng chéo độc lập bằng hai công cụ mô phỏng số chuẩn công nghiệp là OptiFDTD (Optiwave) và OmniSim (Photon Design).
Data và phân tích
- Thông số hình học tối ưu hóa:
- Cấu trúc MMI 3x3 cho bộ tạo tín hiệu PAM-4: Chiều dài khoang đa mode đạt độ dài tối ưu tuyệt đối $L_{MMI} = 107.8\ \mu\text{m}$.
- Cấu trúc MMI 4x4 cho bộ tạo tín hiệu PAM-4: Chiều dài tối ưu $L_{MMI} = 141.7\ \mu\text{m}$.
- Vị trí cổng truy cập đầu vào và ra: $p_i = \left(i - \frac{1}{2}\right) \frac{W_{MMI}}{N}$ với $N$ là số cổng.
- Phân tích trôi pha và điện áp điều khiển: Bộ dịch pha phân đoạn dựa trên hiệu ứng phân tán plasma trong mối nối PN được phân cực ngược, cho phép thay đổi chiết suất hiệu dụng $\Delta n_e$ và hệ số suy hao $\Delta\alpha$ tuyến tính theo điện áp điều khiển $V_a$, đảm bảo điện áp xoay pha $V_\pi$ thấp và hạn chế tối đa suy hao dư (Excess Loss - EL).
Phát hiện đột phá và implications
Những phát hiện then chốt
Thứ nhất, hiện thực hóa thành công 4 cổng logic toàn quang trên cấu trúc MMI 4x4 không dùng hiệu ứng phi tuyến:
Bằng việc phối hợp các tín hiệu dao động nội $x_1, x_4$ và mã hóa pha tín hiệu đầu vào $x_2, x_3$, luận án đã thu được bảng chân lý logic hoàn hảo cho XOR, XNOR, OR và NAND.
- Cổng XOR: Khi $(x_2, x_3) = (0, 0) \to$ pha $(0, -\pi/2)$, công suất ra mức 0; khi $(0, 1) \to (0, \pi/2)$, công suất ra mức 1; khi $(1, 0) \to (\pi, -\pi/2)$, công suất ra mức 1; khi $(1, 1) \to (\pi, \pi/2)$, công suất ra mức 0.
- Cổng OR: Thiết lập LO $x_1 = x_4 = 1 e^{-j\pi/2}$, các tổ hợp bit $(0,1), (1,0), (1,1)$ đều cho công suất ra chuẩn hóa mức 1, trong khi $(0,0)$ triệt tiêu hoàn toàn về mức 0.
- Tỷ lệ tương phản (Contrast Ratio - CR) của cổng logic đạt mức ấn tượng trên $26\ \text{dB}$ đối với cấu trúc SOI và đạt $27.8\ \text{dB}$ khi tích hợp cấu trúc plasmonic lai (HPWG), vượt xa mức $17-20\ \text{dB}$ của các cấu trúc giao thoa truyền thống.
+------------------------------------+-----------------+--------------------+
| PHƯƠNG PHÁP CỔNG LOGIC | TỶ LỆ TƯƠNG | ĐẶC ĐIỂM VẬN HÀNH |
| TOÀN QUANG | PHẢN (CR, dB) | VÀ TÍCH HỢP |
+------------------------------------+-----------------+--------------------+
| Bộ khuếch đại bán dẫn (SOA) | 19.21 dB | Công suất cao, |
| | | kích thước lớn |
+------------------------------------+-----------------+--------------------+
| Sợi phi tuyến cao (HNLF) | 25 - 70 dB | Công suất bơm lớn, |
| | | không on-chip |
+------------------------------------+-----------------+--------------------+
| Giao thoa Mach-Zehnder (MZM) | 17.00 dB | Kích thước lớn, |
| | | điều khiển phức tạp|
+------------------------------------+-----------------+--------------------+
| Luận án (SOI 4x4 MMI) | 26.00 dB | Tuyến tính, siêu |
| | | gọn, chuẩn CMOS |
+------------------------------------+-----------------+--------------------+
| Luận án (Plasmonic HPWG MMI) | 27.80 dB | Kích thước nano, |
| | | siêu suy hao thấp |
+------------------------------------+-----------------+--------------------+
Thứ hai, khám phá hiệu ứng Fano và EIT nhân tạo trong cấu trúc ghép MRR-Sagnac-GMZI:
Mô phỏng FDTD chứng minh sự giao thoa triệt tiêu giữa mode cộng hưởng rời rạc trong vi mạch vòng và kênh liên tục từ bộ phản xạ Sagnac tạo ra bước nhảy pha siêu dốc. Hệ thống cho phép chuyển đổi linh hoạt giữa chế độ ánh sáng chậm (Slow Light - trễ xung) và ánh sáng nhanh (Fast Light - tiến xung), nâng trễ nhóm vượt mốc $35\ \text{ps}$ mà vẫn bảo toàn dạng xung, không bị méo tín hiệu.
Thứ ba, thiết kế bộ tạo tín hiệu PAM-4 không chirp (Zero-Chirp PAM-4 Generator):
Khác với bộ điều chế MZM truyền thống vốn lấy 4 mức PAM-4 trên đường cong truyền dẫn hình sin phi tuyến gây co hẹp khoảng mở mắt quang, kiến trúc 3x3 MMI ($L = 107.8\ \mu\text{m}$) và 4x4 MMI ($L = 141.7\ \mu\text{m}$) kết hợp bộ dịch pha PN phân đoạn tạo ra 4 mức công suất chuẩn hóa cách đều hoàn hảo tương ứng với các tổ hợp bit '00', '01', '10', '11'. Đặc tuyến pha của cấu trúc triệt tiêu hoàn toàn hiện tượng chirp tần số ký sinh ($\Delta\nu \approx 0$).
Implications đa chiều
- Về mặt học thuật và lý thuyết: Cung cấp phương pháp luận mới trong việc sử dụng giao thoa tuyến tính đa mode để tính toán logic và xử lý dạng sóng đa mức, xóa bỏ định kiến lâu năm rằng xử lý logic quang bắt buộc phải gắn liền với hiệu ứng phi tuyến.
- Về phương pháp thiết kế vi mạch quang: Đưa ra quy chuẩn đồng thiết kế (Co-design) giữa ma trận giải tích TMM và mô phỏng số 3D-BPM/FDTD, rút ngắn chu kỳ thiết kế vi mạch quang tích hợp (PIC).
- Về mặt ứng dụng thực tiễn: Các module logic và PAM-4 được thiết kế theo đúng quy chuẩn thiết kế (Design Rules) của các nhà máy đúc vi mạch quang CMOS thương mại (như IMEC, AIM Photonics, GlobalFoundries), sẵn sàng cho bước chuyển giao chế tạo mẫu thử nghiệm (prototyping).
Limitations và Future Research
- Rung pha và độ ổn định của nguồn dao động nội (LO): Việc sử dụng nguồn dao động nội cục bộ $x_1, x_4$ đòi hỏi sự đồng pha và phân cực chính xác tuyệt đối giữa nguồn LO và tín hiệu dữ liệu; sự trôi pha ngẫu nhiên do nhiệt độ môi trường có thể làm suy giảm tỷ số phân biệt CR.
- Tổn hao ohmic trong cấu trúc Plasmonic (HPWG): Mặc dù cấu trúc plasmonic giúp thu nhỏ diện tích linh kiện xuống cấp độ sub-micron, lớp kim loại trong HPWG gây tổn hao hấp thụ quang học cao hơn so với ống dẫn sóng điện môi thuần túy.
- Độ nhạy nhiệt của bộ vi cộng hưởng MRR: Cấu trúc MRR trong khối trễ quang rất nhạy cảm với sự thay đổi nhiệt độ môi trường do hệ số nhiệt - quang (Thermo-optic coefficient) lớn của silic ($dn/dT \approx 1.86 \times 10^{-4}\ \text{K}^{-1}$).
Chương trình nghiên cứu tương lai (Future Research Agenda):
- Tích hợp các mạch vòng khóa pha quang học on-chip (Optical Phase-Locked Loop - OPLL) và các bộ vi gia nhiệt micro-heater tự động bù nhiệt để ổn định điểm làm việc của MRR.
- Chế tạo thực tế và đo kiểm thực nghiệm (Fabrication & Characterization) các chip mẫu thông qua các chương trình đúc chip đa dự án (Multi-Project Wafer - MPW).
- Mở rộng kiến trúc PAM-4 lên các chuẩn điều chế bậc cao hơn như PAM-8 và QAM quang học tích hợp.
Tác động và ảnh hưởng
- Tác động học thuật: Luận án đã công bố nhiều công trình trên các tạp chí khoa học quốc tế uy tín thuộc danh mục ISI/Scopus và hội nghị chuyên ngành, mở ra hướng nghiên cứu liên ngành mũi nhọn giữa Kỹ thuật máy tính, Vật lý quang tử và Vi mạch bán dẫn.
- Chuyển đổi công nghiệp trung tâm dữ liệu: Cung cấp giải pháp thay thế trực tiếp các switch điện EPS ngốn điện, hướng tới cắt giảm 30% năng lượng tiêu thụ tại các tầng mạng DCN, hỗ trợ lộ trình chuyển dịch sang trung tâm dữ liệu xanh (Green Data Centers).
- Thúc đẩy hạ tầng tính toán AI & Exascale: Cung cấp các kết nối quang on-chip băng thông Terabit/s và bộ xử lý gói tin quang học, đáp ứng yêu cầu truyền dẫn dữ liệu khổng lồ của các cụm máy chủ huấn luyện mô hình ngôn ngữ lớn (LLM) và siêu máy tính Exascale.
+-------------------------------------------------------------------------------+
| MA TRẬN TÁC ĐỘNG ĐA CHIỀU |
+--------------------------+----------------------------------------------------+
| TRỤ CỘT TÁC ĐỘNG | KẾT QUẢ & CHỈ SỐ ĐỊNH LƯỢNG |
+--------------------------+----------------------------------------------------+
| 1. Học thuật & Nghiên cứu| Công bố ISI/Scopus, giải quyết rào cản tính toán |
| | logic không phi tuyến trên Silicon Photonics. |
+--------------------------+----------------------------------------------------+
| 2. Trung tâm Dữ liệu | Cắt giảm 30% điện năng tiêu thụ do chuyển đổi |
| (DCN & Cloud) | O/E/O, tăng băng thông kết nối ToR lên cấp Tbps. |
+--------------------------+----------------------------------------------------+
| 3. Hệ thống HPC & AI | Giải quyết nút thắt cổ chai bộ nhớ (DIMM bus), |
| | nâng tỷ số hiệu năng/năng lượng > 2097 MFLOPS/W. |
+--------------------------+----------------------------------------------------+
Đối tượng hưởng lợi
- Nghiên cứu sinh và Giới học thuật: Tiếp cận hệ thống phương pháp luận hoàn chỉnh từ giải tích ma trận truyền dẫn đến quy trình mô phỏng số 3D chuyên sâu cho quang tử tích hợp.
- Kỹ sư R&D Vi mạch Quang (Silicon Photonics Engineers): Sở hữu các thiết kế cấu trúc chi tiết, thông số hình học định chuẩn và dung sai chế tạo tối ưu sẵn sàng cho sản xuất thử nghiệm.
- Các nhà thiết kế kiến trúc Trung tâm Dữ liệu và HPC: Có thêm cơ sở khoa học và giải pháp khả thi để thiết kế các đường truyền dẫn quang PAM-4 tốc độ cao, tiêu thụ điện năng thấp, nâng cao chỉ số FLOPS/Watt toàn hệ thống.
Câu hỏi chuyên sâu
1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?
Trả lời: Đóng góp lý thuyết độc đáo nhất là việc thiết lập thành công mô hình toán học giải tích thực thi các hàm logic toàn quang (XOR, XNOR, OR, NAND) và bộ điều chế PAM-4 dựa hoàn toàn trên ma trận truyền dẫn giao thoa đa mode tuyến tính $M_{4 \times 4}$, mở rộng lý thuyết tự tạo ảnh của Soldano & Pennings và lý thuyết giao thoa Young. Đóng góp này chứng minh rằng việc kết hợp mã hóa pha đầu vào và giao thoa đa mode có thể tạo ra các hàm logic hoàn chỉnh với tỷ lệ phân biệt vượt trội (>26 dB) mà không cần đến hiệu ứng quang phi tuyến.
2. Đổi mới về mặt phương pháp luận so với các nghiên cứu quốc tế trước đây như thế nào?
Trả lời: So với các nghiên cứu của Chen et al. (chỉ mô phỏng 2D cho tín hiệu OOK) hay các nghiên cứu của Đại học Columbia (tập trung vào switch nhiệt vi giây), luận án đã xây dựng quy trình mô phỏng vector 3D đa cấp độ kết hợp đối chéo giữa TMM, 3D-BPM và 3D-FDTD trên cùng cấu trúc SOI và Plasmonic HPWG chuẩn công nghiệp. Phương pháp này đảm bảo tính tương thích tuyệt đối với quy trình công nghệ chế tạo CMOS tiêu chuẩn.
3. Phát hiện bất ngờ nhất trong quá trình phân tích dữ liệu mô phỏng là gì?
Trả lời: Phát hiện bất ngờ nhất là việc cấu trúc ghép giữa vi cộng hưởng MRR, gương phản xạ Sagnac và MMI 4x4 GMZI tự động kích hoạt hiện tượng cộng hưởng Fano với độ dốc pha biến thiên phi đối xứng cực lớn. Điều này cho phép điều khiển linh hoạt giữa làm chậm ánh sáng (trễ xung > 35 ps) và làm nhanh ánh sáng (tiến xung) chỉ bằng cách tinh chỉnh hệ số ghép $\kappa$ và góc dịch pha $\phi$, mà không làm méo dạng xung truyền dẫn.
4. Luận án có cung cấp quy trình tái lập nghiên cứu (Replication Protocol) rõ ràng không?
Trả lời: Có. Toàn bộ thông số thiết kế hình học đều được công bố tường minh: ống dẫn sóng SOI ($W=500\ \text{nm}, h=220\ \text{nm}, h_{slab}=90\ \text{nm}, n_{Si}=3.45, n_{SiO2}=1.45$), chiều dài tối ưu MMI 3x3 ($L=107.8\ \mu\text{m}$), MMI 4x4 ($L=141.7\ \mu\text{m}$), cùng hệ phương trình toán học ma trận và các tham số quét trong phần mềm OptiFDTD và OmniSim.
5. Chương trình nghiên cứu 10 năm tới được phác thảo ra sao?
Trả lời: Lộ trình 10 năm tập trung vào 3 mốc: (1) Giai đoạn 1-3 năm: Chế tạo vi mạch thực tế (MPW tape-out), tích hợp bộ điều khiển nhiệt on-chip; (2) Giai đoạn 4-6 năm: Đóng gói tích hợp quang - điện tử (Co-Packaged Optics - CPO) kết nối trực tiếp với CPU/GPU/ASIC; (3) Giai đoạn 7-10 năm: Xây dựng khối số học logic toàn quang (All-Optical ALU) và chip xử lý mạng nơ-ron quang hoàn chỉnh phục vụ siêu máy tính và AI.
Kết luận
- Thiết kế thành công hệ thống cổng logic toàn quang vạn năng (XOR, XNOR, OR, NAND) trên nền tảng MMI 4x4 và 2x2 kết hợp cấu trúc SOI và Plasmonic HPWG, đạt tỷ số phân biệt cực cao ($26 - 27.8\ \text{dB}$) mà không sử dụng hiệu ứng phi tuyến.
- Hiện thực hóa cấu trúc trễ/đệm quang tiên tiến dựa trên hiện tượng cộng hưởng Fano và hiệu ứng EIT toàn quang trong vi mạch lai MRR-Sagnac-GMZI, đạt dải trễ điều khiển linh hoạt vượt ngưỡng 35 ps.
- Đề xuất và tối ưu hóa cấu trúc tạo tín hiệu PAM-4 không chirp sử dụng MMI 3x3 ($L = 107.8\ \mu\text{m}$) và MMI 4x4 ($L = 141.7\ \mu\text{m}$) tích hợp bộ dịch pha PN, giải quyết triệt để vấn đề phi tuyến của bộ điều chế MZM truyền thống.
- Xác lập hệ phương pháp luận thiết kế chuẩn xác, kết hợp chặt chẽ giữa mô hình toán học giải tích TMM/MPA và các công cụ mô phỏng số 3D-BPM/3D-FDTD chuẩn công nghiệp.
- Mở ra 3 hướng nghiên cứu mới đột phá: Vi mạch số học toàn quang on-chip (All-Optical ALU), bộ nhớ đệm quang học điều khiển pha, và công nghệ đóng gói quang tích hợp (Co-Packaged Optics - CPO) cho trung tâm dữ liệu thế hệ mới.
- Khẳng định khả năng ứng dụng thực tiễn cao, toàn bộ các thiết kế đều tuân thủ nghiêm ngặt quy chuẩn chế tạo vi mạch CMOS Silicon Photonics, đặt nền móng vững chắc cho sự phát triển của các hệ thống máy tính toàn quang trong tương lai.
