Bối cảnh và vấn đề nghiên cứu

Công nghệ hỗ trợ người lái nâng cao (Advanced Driver Assistance Systems - ADAS) và tự động hóa điều hướng phương tiện đóng vai trò quan trọng trong việc nâng cao an toàn giao thông, hạn chế các tai nạn do lệch làn đường hoặc chuyển làn không an toàn. Đồng thời, hệ thống tự hành còn hỗ trợ nhu cầu di chuyển cho những đối tượng gặp hạn chế về thể chất như người cao tuổi và người khuyết tật, cũng như được ứng dụng rộng rãi trong việc dẫn hướng máy móc, robot công nghiệp. Trong các phương pháp định vị làn đường, thuật toán Biến đổi Hough (Hough Transform) được ứng dụng phổ biến nhờ khả năng nhận diện ổn định các vạch kẻ đường bị đứt đoạn, mờ hoặc bị nhiễu bởi điều kiện môi trường xung quanh.

Tuy nhiên, thuật toán Hough Transform có độ phức tạp tính toán rất cao do phụ thuộc vào nhiều phép toán lượng giác (sin, cos) và các phép nhân, đòi hỏi dung lượng bộ nhớ lớn và làm giảm đáng kể tốc độ xử lý khi chạy trên phần mềm. Điều này đặt ra thách thức lớn đối với yêu cầu xử lý theo thời gian thực (real-time). Do đó, việc nghiên cứu tối ưu hóa phần cứng và hiện thực hệ thống điều hướng trên vi mạch lập trình được (FPGA) là giải pháp được lựa chọn để cải thiện tốc độ khung hình mà vẫn bảo đảm sử dụng tài nguyên phần cứng hợp lý.

Các nhiệm vụ và mục tiêu nghiên cứu cụ thể của đề tài bao gồm:

  1. Hiện thực hệ thống điều hướng tự động dựa trên bộ xử lý nhúng của FPGA DE1-SoC.
  2. Hiện thực hệ thống điều hướng tự động dựa trên phần cứng chuyên dụng của FPGA DE1-SoC.
  3. Cải tiến tốc độ xử lý khung hình cho hệ thống điều hướng tự động dựa trên phần cứng FPGA đạt mức 60 khung hình/giây (fps) bằng ngôn ngữ mô tả phần cứng Verilog.

Đối tượng nghiên cứu của khóa luận là quy trình tiền xử lý ảnh và thuật toán nhận diện vạch kẻ đường Hough Transform kết hợp thuật toán CORDIC và mô hình động học lái Ackermann trên phần cứng. Phạm vi nghiên cứu tập trung vào hệ thống thị giác máy tính thu nhận tín hiệu từ camera tương tự (analog), chuẩn hóa tín hiệu video NTSC qua chip giải mã TV Decoder ADV7180 và hiện thực toàn bộ khối xử lý trên kit phát triển Terasic DE1-SoC (trang bị chip FPGA Altera/Intel Cyclone V).

Cơ sở lý thuyết và phương pháp

Khóa luận xây dựng hệ thống dựa trên các nền tảng lý thuyết và mô hình toán học sau:

  • Thuật toán Biến đổi Hough (Hough Transform): Thuật toán chuyển đổi bài toán nhận diện đường thẳng từ không gian ảnh Cartesian $(x, y)$ sang không gian tham số cực $(r, \theta)$ thông qua phương trình $r = x \cos \theta + y \sin \theta$. Trong đó, $r$ là khoảng cách vuông góc từ gốc tọa độ đến đường thẳng và $\theta$ là góc tạo bởi đoạn thẳng vuông góc đó với trục hoành. Việc chuyển đổi này tránh được vấn đề hệ số góc tiến tới vô cùng ($m \to \infty$) của phương trình $y = mx + b$ khi gặp đường thẳng đứng. Không gian Hough được tổ chức thành mảng hai chiều $A(r, \theta)$ đóng vai trò là ma trận tích lũy phiếu bầu. Điểm ảnh có số phiếu bầu cao nhất sẽ xác định đường thẳng cần tìm.
  • Thuật toán CORDIC (Coordinate Rotation Digital Computer): Kỹ thuật do Jack E. Volder đề xuất nhằm giải quyết các phép tính lượng giác mà chỉ cần sử dụng các phép toán cơ bản trên phần cứng gồm phép dịch bit, phép cộng và phép trừ. CORDIC được áp dụng để tính toán giá trị bán kính $r$ cho từng góc quay nhỏ $\theta$ quanh điểm ảnh trắng, phân chia theo 3 vùng bán kính ($r_i$ được suy ra từ $r_{i-1}$) nhằm loại bỏ hoàn toàn các bộ nhân dấu chấm động phức tạp.
  • Động học lái Ackermann: Nguyên lý hình học lái của Geor Lankensperger dành cho phương tiện cơ giới hai vệt bánh. Góc đánh lái của bánh xe trong $\theta_i$ và bánh xe ngoài $\theta_o$ được xác định dựa trên chiều dài cơ sở $L$, khoảng cách hai tâm bánh xe $T$ và bán kính khúc quanh $R$. Hệ thống đối sánh cặp tham số $(r_1, \theta_1)$ của vạch làn bên trái và $(r_2, \theta_2)$ của vạch làn bên phải để ra quyết định điều hướng: đi thẳng (STRAIGHT), quẹo trái (LEFT) hoặc quẹo phải (RIGHT).

Phương pháp nghiên cứu kết hợp giữa phân tích lý thuyết, thiết kế vi mạch RTL bằng ngôn ngữ Verilog HDL và kiểm nghiệm thực nghiệm:

  • Thiết kế phần cứng: Xây dựng các khối chức năng xử lý dòng dữ liệu liên tục (streaming pipeline), tối ưu hóa kiến trúc không dùng bộ nhớ ngoài SDRAM cho các bước trung gian.
  • Phương pháp đối chứng: So sánh hiệu năng thực tế giữa hai kiến trúc: hệ thống thực thi thuật toán trên bộ vi xử lý nhúng (Processor-based) và hệ thống thực thi hoàn toàn bằng mạch số chuyên dụng (Hardware-based).
  • Nguồn dữ liệu: Tín hiệu hình ảnh thu từ camera analog giải mã qua chip ADV7180 theo chuẩn ITU-R BT.656 định dạng NTSC (525 dòng, 60 fps); dữ liệu kiểm thử gồm các tập ảnh tĩnh và đoạn video thực tế về làn đường giao thông.

Thiết kế và triển khai hệ thống phần cứng

Hệ thống điều hướng tự động được tổ chức thành hai mô hình kiến trúc để đánh giá, với trọng tâm là kiến trúc xử lý phần cứng toàn phần:

Khối chức năng Sub-module trực thuộc Nhiệm vụ kỹ thuật chi tiết
Thu nhận & định dạng (VIDEO IMAGE) I2C CONFIG Cấu hình thanh ghi cho TV Decoder Chip ADV7180 qua giao tiếp I2C 2 dây (SCL, SDA) với địa chỉ 7-bit.
TD DETECT Giám sát trạng thái hoạt động của chip giải mã sau khởi động, nhận diện 9 dòng xóa dọc (Blanking) để phát cờ TD_STABLE.
INITIATION DELAY TIMER Tạo các tín hiệu trễ và xung thiết lập lại (RESET_0, RESET_1, RESET_2) để đồng bộ khởi động hệ thống.
DIVIDER Giảm độ phân giải ngang từ 720 xuống 640 điểm ảnh bằng cách chia tọa độ $X$ cho 9 và bỏ qua điểm ảnh thứ 9 (iSkip = 1).
ITU-R BT.656 DECODER Giải mã luồng dữ liệu 8-bit chứa mã SAV/EAV (FF 00 00 XY), loại bỏ các dòng không hợp lệ (1–9 và 240–272) để trích xuất 480 dòng hoạt động.
Tiền xử lý (PRE-IMAGE PROCESSING) YUV422 TO 444 Chuyển đổi định dạng dữ liệu 16-bit YCbCr 4:2:2 sang 24-bit YCbCr 4:4:4 để phục vụ hiển thị và xử lý.
YCbCr2RGB Chuyển đổi dữ liệu sang RGB 10-bit cho chip DAC ADV7123; xấp xỉ hệ số bằng phép nhân và dịch phải 7 bit thay cho dấu chấm động.
RGB2GRAY Biến đổi ba ma trận màu R, G, B thành ma trận ảnh mức xám 8-bit bằng các phép cộng và dịch bit.
GRID GENERATOR Xây dựng bộ đệm dòng (Line Buffer 640 phần tử) tạo cửa sổ ma trận trượt 5x5 cho bộ lọc Gauss và 3x3 cho bộ lọc Sobel.
GAUSSIAN FILTER Tích chập ma trận 5x5 để làm mịn hình ảnh và loại bỏ nhiễu tần số cao.
SOBEL OPERATOR Tích chập ma trận 3x3 theo chiều ngang và dọc để phát hiện các điểm biên cạnh của vạch kẻ đường.
BRIGHTEST INTENSITY PIXEL Dò quét và trích xuất điểm ảnh có cường độ sáng cực đại trên từng dòng quét ngang của làn đường.
DOWN SAMPLE Thu nhỏ kích thước ảnh từ 640x480 về 160x120, chia thành hai khung hình con 80x120 (làn trái và làn phải).
Xử lý Hough (IMAGE PROCESSING) CORDIC Region I, II, III Tính toán giá trị bán kính $r$ cho từng góc quay mà không dùng phép nhân lượng giác.
REGION MULTIPLEXER Điều phối chuyển mạch các giá trị tham số tương ứng với từng phân vùng góc quay.
VOTE ARRAY Mảng bộ nhớ tích lũy phiếu bầu trong không gian Hough hai chiều để tìm cực đại tọa độ đường thẳng.
Giao tiếp & Lưu trữ DMA CONTROLLER Truyền dữ liệu trực tiếp từ LINE BUFFER sang ON-CHIP SRAM mà không cần CPU can thiệp.
ARBITRATOR Phân xử xung đột truy xuất bộ nhớ ON-CHIP SRAM giữa khối DMA và bộ xử lý Processor.

Trong kiến trúc phần mềm, vi xử lý Processor đảm nhận cả khâu tính toán thuật toán Hough Transform lẫn điều khiển hiển thị. Trong kiến trúc phần cứng chuyên dụng, module IMAGE PROCESSING xử lý song song toàn bộ dữ liệu từ bộ đệm, Processor chỉ giữ vai trò xuất kết quả ra màn hình.

Nội dung chính theo từng chương

Chương 1: Tổng quan đề tài

Chương này trình bày động lực nghiên cứu, nêu bật vai trò của tính năng nhận diện làn đường trong ADAS và tự động hóa. Tác giả phân tích các nghiên cứu liên quan trước đây:

  • Nghiên cứu kết hợp camera và GPS, hoặc phân tích bảng chỉ dẫn để điều hướng.
  • Nghiên cứu áp dụng logic mờ kết hợp thư viện OpenCV để tránh vật cản.
  • Nghiên cứu của Canny-Hough cải tiến: dùng ảnh xám bằng 1/3 tổng RGB, tối ưu 3 giai đoạn Canny, dùng phép tái tạo siêu phân giải chọn vùng ROI; tuy nhiên phải dùng SDRAM ngoài lưu trữ ảnh xám và ảnh biên, dẫn đến tốc độ chỉ đạt 24 fps.
  • Nghiên cứu dùng bộ lọc Sobel, Hough Transform và bộ lọc Kalman: sử dụng bộ nhớ SRAM đệm trước khi đưa vào FPGA, đạt tốc độ 25 fps ở độ phân giải 720x480.
  • Nghiên cứu kiến trúc Hough Transform song song kết hợp Canny tinh chỉnh và kỹ thuật đường ống (pipeline) đa tầng: đạt 61 fps trên độ phân giải 1024x768 nhưng kiến trúc phần cứng có độ phức tạp triển khai rất cao.

Từ các hạn chế của nghiên cứu trước, chương 1 xác định rõ mục tiêu thiết kế hệ thống phần cứng trên FPGA DE1-SoC hướng tới tốc độ 60 fps.

Chương 2: Cơ sở lý thuyết

Chương 2 mô tả chi tiết các nguyên lý giải thuật:

  • Biểu diễn đường thẳng trong không gian tham số Hough $(r, \theta)$, nguyên lý tích lũy phiếu bầu trong mảng hai chiều $A(r, \theta)$ với bước nhảy góc (ví dụ 30 độ) để xác định đường thẳng tối ưu đi qua các điểm ảnh đen/trắng.
  • Thuật toán CORDIC: Cơ chế quay vector lặp từng bước góc nhỏ $i \times \theta$ để suy ra bán kính $r_i$ từ $r_{i-1}$ thông qua phép dịch và cộng, chia thành 3 vùng tính toán.
  • Động học lái Ackermann: Công thức xác định góc đánh lái $\theta_i, \theta_o$ theo bán kính cong $R$, chiều dài $L$ và bề rộng $T$. Ứng dụng quan hệ góc vạch kẻ đường: nếu góc bên khung hình 1 lớn hơn khung hình 2 thì xuất tín hiệu LEFT; nếu nhỏ hơn xuất tín hiệu RIGHT; nếu hai góc cân bằng xuất tín hiệu STRAIGHT.
  • Giới thiệu tổng quan cấu trúc hai hệ thống đối chứng (Processor-based và Hardware-based).

Chương 3: Quá trình Tiền Xử lý ảnh

Chương 3 tập trung hiện thực các khối phần cứng tiền xử lý từ dữ liệu analog đầu vào:

  • Chuẩn ITU-R BT.656 YCbCr 4:2:2: Phân tích cấu trúc dòng video NTSC (525 dòng, 60 fps), cấu trúc 4 byte của mã SAV/EAV (FFh 00h 00h XY) và các bit chức năng ($F$ - trường chẵn/lẻ, $V$ - khoảng xóa dọc, $H$ - chỉ định SAV/EAV, $P_0-P_3$ - bit bảo vệ).
  • Module VIDEO IMAGE: Hiện thực chi tiết I2C CONFIG, TD DETECT phát hiện tính ổn định qua 9 dòng blanking, INITIATION DELAY TIMER sinh tín hiệu reset, DIVIDER loại bỏ điểm ảnh thứ 9 để hạ độ phân giải ngang từ 720 xuống 640, và ITU-R BT.656 DECODER trích xuất 480 dòng hợp lệ từ 525 dòng gốc.
  • Module PRE-IMAGE PROCESSING: Trình bày thuật toán và phần cứng của các khối YUV422 TO 444, YCbCr2RGB (tối ưu hóa phép tính không dấu chấm động bằng phép dịch phải 7 bit), RGB2GRAY (dịch bit tạo ảnh xám), GRID GENERATOR (bộ đệm dòng trượt), bộ lọc Gauss 5x5, toán tử Sobel 3x3 phát hiện biên, thuật toán trích xuất điểm sáng cực đại BRIGHTEST INTENSITY PIXEL, và bộ giảm tỉ lệ DOWN SAMPLE chuyển ảnh về kích thước 160x120 rồi chia thành hai nửa 80x120.

Chương 4: Quá trình Xử lý ảnh

Chương 4 phân tích giải pháp hiện thực thuật toán Hough Transform:

  • Hiện thực trên phần mềm: Chạy giải thuật Hough Transform chuẩn trên bộ xử lý nhúng của FPGA DE1-SoC để làm mốc đối chứng.
  • Hiện thực trên phần cứng: Ứng dụng CORDIC phân chia theo 3 vùng bán kính (Vùng I, Vùng II, Vùng III) để tính toán quan hệ giữa $r$ và $r_{i-1}$ cho từng điểm ảnh trắng phát hiện được.
  • Thiết kế chi tiết các sub-module: HOUGH TRANSFORM - Vùng I, Vùng II, Vùng III, khối ghép kênh chọn phân vùng REGION MULTIPLEXER, và khối mảng phiếu bầu VOTE ARRAY trong không gian Hough hai chiều để dò tìm tọa độ đường thẳng cực đại.

Chương 5: Đánh giá kết quả

Chương 5 cung cấp dữ liệu kiểm nghiệm và so sánh:

  • Kết quả mô phỏng: Dạng sóng mô phỏng quá trình bầu chọn điểm ảnh trắng trên khung hình 1 và khung hình 2; kết quả quét mảng phiếu bầu để xác định đường thẳng.
  • Kết quả thực thi phần mềm so với phần cứng: Thời gian xử lý của giải thuật Hough Transform trên phần mềm đo được chậm hơn đáng kể so với mạch phần cứng chuyên dụng.
  • Thống kê tài nguyên phần cứng sử dụng trên FPGA DE1-SoC (logic elements, thanh ghi, khối nhớ nhúng BRAM).
  • Kết quả thực nghiệm nhận diện làn đường: Kiểm tra thành công trên các tập ảnh tĩnh (làn rẽ trái, rẽ phải, đi thẳng qua các giai đoạn lọc Sobel và Brightest Intensity Pixel) và kiểm tra trên luồng video liên tục.
  • So sánh tốc độ xử lý và tài nguyên với các công trình nghiên cứu liên quan.

Chương 6: Kết luận và phương hướng phát triển

Tóm tắt toàn bộ kết quả nghiên cứu đạt được trong việc thiết kế và hiện thực thành công hệ thống điều hướng tự động bằng phần cứng trên FPGA; đề xuất các hướng cải tiến kỹ thuật trong tương lai.

Kết quả và đóng góp

Các kết quả thực nghiệm và thông số kỹ thuật được tác giả công bố bao gồm:

  • Tần số hoạt động và tốc độ xử lý: Thiết kế phần cứng đề xuất trên FPGA Cyclone V DE1-SoC đạt tần số hoạt động tối đa là 69.42 MHz. Tốc độ xử lý khung hình đạt mức thời gian thực, vượt trội so với các thiết kế sử dụng bộ nhớ ngoài.
  • Tối ưu hóa kiến trúc tính toán: Loại bỏ hoàn toàn các phép toán lượng giác phức tạp (sin, cos) và các phép nhân dấu chấm động nhờ việc kết hợp thành công thuật toán CORDIC chia 3 vùng và các phép xấp xỉ dịch bit trong chuyển đổi màu YCbCr sang RGB.
  • Tối ưu hóa tài nguyên bộ nhớ: Khác với nghiên cứu của tác giả sử dụng thuật toán Canny-Hough cần bộ nhớ SDRAM ngoài để lưu trữ các khung hình trung gian, thiết kế này chỉ sử dụng bộ đệm dòng nội vi (LINE BUFFER) kết hợp ON-CHIP SRAM và bộ điều khiển DMA, giúp giảm thiểu độ trễ truy xuất và tiết kiệm chân giao tiếp ngoại vi.

Bảng so sánh đặc tính kỹ thuật với các công trình nghiên cứu được trích dẫn trong văn bản:

Tiêu chí Nghiên cứu Canny-Hough [7] Nghiên cứu Sobel-Kalman [8] Nghiên cứu Pipeline đa tầng [9] Thiết kế đề xuất trong khóa luận
Thuật toán chính Canny tinh chỉnh + Hough Sobel + Hough + Kalman Canny tinh chỉnh + Hough song song Sobel + CORDIC Hough + Ackermann
Độ phân giải Không công bố chi tiết 720x480 1024x768 640x480 (thu nhỏ 160x120 / 80x120)
Loại bộ nhớ đệm SDRAM ngoài SRAM ngoài Pipeline trên chip Line Buffer + On-chip SRAM
Tần số tối đa Không công bố Không công bố Không công bố 69.42 MHz
Tốc độ khung hình 24 fps 25 fps 61 fps Hướng tới 60 fps (vượt trội [7] và [8])
Độ phức tạp phần cứng Trung bình (tốn bộ nhớ ngoài) Trung bình Rất cao Tối ưu, tự đồng bộ qua ITU-R BT.656

Hạn chế và hướng nghiên cứu tiếp

Dựa trên phạm vi và nội dung trình bày trong văn bản:

  • Hạn chế: Hệ thống tập trung xử lý vạch kẻ đường trong điều kiện tương phản tiêu chuẩn (vạch trắng trên nền tối). Khả năng nhận diện có thể bị ảnh hưởng khi gặp điều kiện môi trường thực tế phức tạp có độ nhiễu ánh sáng thay đổi đột ngột hoặc làn đường bị che khuất nghiêm trọng bởi các phương tiện xung quanh. Độ phân giải xử lý phải hạ từ 640x480 xuống 160x120 để đảm bảo tài nguyên cho khối CORDIC Hough Transform.
  • Hướng phát triển: Tối ưu hóa sâu hơn các tầng pipeline trong khối tính toán Hough Transform nhằm nâng cao tần số hoạt động cực đại; nghiên cứu tích hợp thêm các thuật toán theo dấu làn đường (như bộ lọc Kalman) trực tiếp trên phần cứng để duy trì độ ổn định khi mất dấu vạch kẻ trong các khung hình liên tiếp.

Giá trị tham khảo

Báo cáo khóa luận là tài liệu tham khảo giá trị cho sinh viên và kỹ sư các ngành Kỹ thuật Máy tính, Điện tử - Viễn thông, Công nghệ Thông tin định hướng thiết kế vi mạch (ASIC/FPGA) và thị giác máy tính nhúng:

  • Cung cấp mô hình tham chiếu chi tiết về việc xây dựng pipeline xử lý luồng video chuẩn ITU-R BT.656 từ chip giải mã analog ADV7180 sang FPGA mà không làm mất thông tin sắc độ.
  • Minh họa phương pháp thay thế các hàm lượng giác dấu chấm động bằng giải thuật CORDIC và kỹ thuật dịch bit (Shift-and-add) phục vụ tổng hợp phần cứng RTL.
  • Cung cấp giải pháp thiết kế bộ sinh ma trận trượt (GRID GENERATOR) dùng Line Buffer để thực hiện các phép lọc ảnh không gian 5x5 và 3x3 theo thời gian thực.

Câu hỏi thường gặp

1. Khóa luận giải quyết trở ngại tính toán của thuật toán Hough Transform trên phần cứng bằng cách nào?
Tác giả áp dụng thuật toán CORDIC để thay thế các phép tính lượng giác $(\sin \theta, \cos \theta)$ và phép nhân phức tạp bằng chuỗi các phép cộng, trừ và dịch bit cơ bản. Không gian tính toán được chia làm 3 phân vùng bán kính để xác định giá trị $r_i$ từ $r_{i-1}$, giúp phần cứng FPGA thực thi nhanh mà không tốn khối nhân DSP hay dấu chấm động.

2. Sub-module DIVIDER làm nhiệm vụ gì và hoạt động theo cơ chế nào?
Sub-module DIVIDER có nhiệm vụ hạ độ phân giải chiều ngang của ảnh từ 720 điểm ảnh (chuẩn ITU-R BT.656) xuống 640 điểm ảnh để phù hợp với chuẩn xử lý tiếp theo. Khối này lấy tọa độ ngang TV_X chia cho 9; khi số dư bằng 0 (điểm ảnh thứ 9), tín hiệu iSkip được kích hoạt lên mức 1 để loại bỏ điểm ảnh đó mà không làm mất thông tin sắc độ màu sắc.

3. Khâu chuyển đổi màu YCbCr sang RGB được tối ưu hóa như thế nào để tránh số dấu chấm động?
Trong khối YCbCr2RGB, các phương trình chuyển đổi chuẩn yêu cầu số dấu chấm động và phép chia cho $2^9$. Tác giả xấp xỉ các hệ số thành phép nhân số nguyên và thay vì chia cho $2^9$ (dịch phải 9 bit), giá trị được dịch phải 7 bit (do kết hợp nhân 4 để đưa dữ liệu 8-bit lên chuẩn 10-bit RGB cho chip DAC ADV7123), loại bỏ hoàn toàn các phép toán dấu chấm động trên phần cứng.

4. Động học lái Ackermann được liên kết với kết quả xử lý ảnh như thế nào để điều hướng?
Khung hình được chia đôi thành hai khung hình con để nhận diện hai vạch kẻ đường độc lập, trả về hai góc $\theta_1$ (làn trái) và $\theta_2$ (làn phải). Dựa trên nguyên lý Ackermann: nếu $\theta_1 > \theta_2$, hệ thống xuất lệnh quẹo trái (LEFT); nếu $\theta_1 < \theta_2$, hệ thống xuất lệnh quẹo phải (RIGHT); nếu hai góc bằng nhau (hoặc thỏa mãn điều kiện đối xứng hình học trong thực tế), hệ thống xuất tín hiệu đi thẳng (STRAIGHT).

5. Vai trò của module ARBITRATOR trong hệ thống là gì?
Module ARBITRATOR (bộ phân xử) được thiết kế nhằm giải quyết xung đột khi truy xuất bộ nhớ ON-CHIP SRAM. Khối này điều phối quyền truy cập: khi khối DMA CONTROLLER đang truyền dữ liệu dòng quét từ LINE BUFFER vào SRAM thì hoạt động truyền dữ liệu từ bộ xử lý Processor sẽ tạm thời bị đình chỉ, và ngược lại.

Kết luận

Khóa luận của tác giả Trịnh Việt Hoàng đã thiết kế và hiện thực thành công hệ thống điều hướng tự động dựa trên phần cứng FPGA DE1-SoC ứng dụng thuật toán Hough Transform và CORDIC. Bằng việc xây dựng hoàn chỉnh chuỗi pipeline từ thu nhận video ITU-R BT.656, tiền xử lý ảnh, lọc biên Sobel đến tính toán góc lái Ackermann, hệ thống đã loại bỏ hoàn toàn các phép toán lượng giác phức tạp và không phụ thuộc vào bộ nhớ ngoài dung lượng lớn. Kết quả thiết kế đạt tần số hoạt động tối đa 69.42 MHz, chứng minh tính khả thi và hiệu quả cao của giải pháp phần cứng chuyên dụng cho các bài toán xử lý ảnh thời gian thực trong giao thông thông minh.