Hướng Dẫn Thực Hành Hệ Thống Nhúng: Tích Hợp QSYS và NIOS II

Thực hành hệ thống nhúng: Hướng dẫn chi tiết tích hợp QSYS và NIOS II. Tìm hiểu VHDL, Verilog HDL và cách lập trình hệ thống nhúng hiệu quả.

• Trường học: Hutech
• Chuyên ngành: Hệ Thống Nhúng
• Đề tài: Thực Hành Hệ Thống Nhúng
• Loại tài liệu: Hướng dẫn

Mục lục chi tiết

• 1. BÀI 1: NGÔN NGỮ MÔ TẢ PHẦN CỨNG
• 1.1. VHDL
• 1.2. VERILOG
• 1.3. DÙNG SƠ ĐỒ MÁY TRẠNG THÁI
• 2. BÀI 2: THIẾT KẾ HỆ THỐNG NHÚNG ĐƠN GIẢN
• 2.1. QSYS
• 2.2. TÍCH HỢP HỆ THỐNG QSYS VÀO QUARTUS II
• 2.3. NẠP PHẦN MỀM CHO NIOS II
• 3. BÀI 3: HỎI VÒNG VÀ NGẮT
• 3.1. HỎI VÒNG
• 4. BÀI 4: LCD
• 4.1. XÂY DỰNG PHẦN CỨNG
• 4.2. PHẦN MỀM NHÚNG

Tóm tắt

I. Tổng quan về quy trình thực hành hệ thống nhúng

Thực hành hệ thống nhúng đóng vai trò then chốt trong đào tạo kỹ thuật điện tử. Môn học kết hợp giữa lý thuyết vi xử lý và kỹ năng thiết kế phần cứng thực tế. Người học xây dựng mạch số thông qua ngôn ngữ mô tả phần cứng VHDL hoặc Verilog. Phần mềm Altera Quartus II hỗ trợ tổng hợp mạch logic lên vi mạch FPGA Cyclone IV E.

Một hệ thống hoàn chỉnh yêu cầu liên kết chặt chẽ giữa phần cứng và phần mềm điều khiển. Công cụ Qsys cho phép tích hợp bộ xử lý Nios II cùng hệ thống nhớ RAM on-chip. Các ngoại vi cơ bản bao gồm cổng vào ra song song PIO và bộ định thời gian. Giao tiếp ngoại vi được kết nối thông qua bus tiêu chuẩn Avalon Memory-Mapped.

Quá trình biên dịch phần cứng tạo ra tệp cấu hình SOF để nạp vào FPGA. Sau đó, mã nguồn C được biên dịch bằng bộ công cụ Nios II Software Build Tools. Kỹ sư kiểm tra tính đúng đắn qua cổng nạp JTAG trên kit thí nghiệm. Việc kết hợp đồng thời hai khối kiến trúc tạo nền tảng vững chắc cho các ứng dụng tự động hóa hiện đại.

1.1. Kiến trúc phần cứng vi xử lý Nios II

Bộ xử lý Nios II là lõi xử lý mềm 32-bit phát triển bởi Altera. Lõi vi xử lý này tích hợp trực tiếp vào cấu trúc logic của FPGA. Cấu trúc Nios II hỗ trợ cấu hình linh hoạt về tập lệnh và bộ nhớ đệm cache. Nhà phát triển tùy chọn phiên bản Nios II/e tiết kiệm tài nguyên hoặc Nios II/f hiệu năng cao. Hệ thống kết nối với bộ nhớ RAM on-chip nhằm tối ưu tốc độ truy xuất dữ liệu. Cấu trúc bus Avalon Memory-Mapped chịu trách nhiệm định tuyến tín hiệu bus điều khiển và dữ liệu. Cơ chế giải mã địa chỉ tự động giúp quản lý ngoại vi chuẩn xác. Việc làm chủ kiến trúc Nios II giúp kỹ sư xây dựng hệ thống nhúng có độ tin cậy vượt trội.

1.2. Môi trường phát triển Quartus II và Qsys

Quartus II là môi trường tích hợp tiêu chuẩn cho việc tổng hợp mạch logic. Phần mềm cung cấp công cụ soạn thảo VHDL, phân tích sơ đồ mạch và gán chân linh kiện. Công cụ Qsys nằm trong Quartus II giúp đơn giản hóa việc kết nối các thành phần IP. Người thiết kế chỉ cần kéo thả các khối vi xử lý, bộ nhớ và cổng PIO. Qsys tự động tạo ra mạng kết nối chuyển mạch interconnect chất lượng cao. Sau khi thiết kế xong, công cụ sinh ra mã HDL đại diện cho toàn bộ phần cứng. Tệp SOPCinfo chứa thông tin địa chỉ phần cứng để chuyển tiếp sang môi trường viết phần mềm C. Quy trình này rút ngắn thời gian phát triển sản phẩm công nghiệp.

II. Phân tích khó khăn khi thực hành hệ thống nhúng

Quá trình thực hành hệ thống nhúng thường đối mặt với nhiều rào cản kỹ thuật phức tạp. Người học thường gặp sự cố không đồng bộ giữa xung clock và tín hiệu reset. Lỗi vi phạm thời gian xác lập setup time và thời gian giữ hold time gây mất ổn định tín hiệu. Việc gán sai chân linh kiện FPGA EP4CE115F29C7 dẫn đến nguy cơ xung đột điện áp và hư hỏng bo mạch.

Tại tầng phần mềm, xung đột tài nguyên bus Avalon thường xuyên diễn ra nếu phân vùng địa chỉ sai sót. Việc lập trình ngoại vi đòi hỏi quản lý chính xác con trỏ bộ nhớ và các thanh ghi cấu hình. Khi đọc dữ liệu từ công tắc gạt hoặc nút nhấn, hiện tượng dội phím làm sai lệch logic điều khiển. Nếu không có thuật toán lọc dội hoặc mạch lọc phần cứng, chương trình sẽ phản hồi sai lệch liên tục.

Bên cạnh đó, việc lựa chọn giữa cơ chế hỏi vòng polling và ngắt phần cứng interrupt tạo ra bài toán nan giải. Hỏi vòng gây lãng phí chu kỳ xử lý của Nios II và làm trễ tín hiệu khẩn cấp. Ngược lại, cấu hình ngắt đòi hỏi quản lý cờ ngắt và thanh ghi mặt nạ interrupt mask chặt chẽ. Xóa cờ ngắt không đúng thời điểm sẽ dẫn đến hiện tượng treo hệ thống hoàn toàn.

2.1. Lỗi xung đột địa chỉ và giao tiếp bus Avalon

Sự cố phổ biến nhất trong Qsys bắt nguồn từ việc phân chia không gian địa chỉ. Các ngoại vi PIO, on-chip memory và System ID phải chiếm dải địa chỉ độc lập. Khi các dải địa chỉ bị chồng lấn, vi xử lý Nios II không thể giải mã chính xác lệnh đọc ghi. Hiện tượng này phát sinh lỗi tràn bus hoặc treo chương trình điều khiển. Ngoài ra, việc thiết lập sai dạng tín hiệu Avalon-MM gây lỗi truyền nhận dữ liệu. Lỗi giao tiếp bus thường không báo lỗi khi tổng hợp phần cứng trên Quartus II. Lỗi chỉ phát tác khi chương trình C tương tác trực tiếp với con trỏ phần cứng. Quá trình kiểm tra và cô lập lỗi bus đòi hỏi phân tích tín hiệu thời gian thực phức tạp.

2.2. Vấn đề dội phím cơ khí và trễ thời gian thực

Các nút nhấn cơ khí KEY0 đến KEY3 trên kit thí nghiệm luôn tạo xung dội kim loại. Khi nhấn hoặc thả, tiếp điểm cơ học rung động trong khoảng thời gian từ năm đến hai mươi mili giây. Dao động này phát sinh hàng loạt xung kích cạnh không mong muốn vào chân ngắt vi xử lý. Hệ thống hiểu nhầm một thao tác bấm thành nhiều lần kích hoạt liên tiếp. Nếu chỉ sử dụng vòng lặp kiểm tra trạng thái đơn thuần, hệ thống sẽ bỏ sót sự kiện hoặc phản hồi sai lệch. Trong các ứng dụng điều khiển thời gian thực, độ trễ phản hồi gây ảnh hưởng nghiêm trọng đến an toàn vận hành. Giải quyết triệt để vấn đề này bắt buộc phải áp dụng kỹ thuật lọc thích hợp.

III. Phương pháp chuẩn hóa thực hành hệ thống nhúng

Phương pháp tiếp cận bài bản giúp khắc phục hoàn toàn các sai số kỹ thuật khi thí nghiệm. Trước hết, kỹ sư cần cấu hình tự động phân bổ địa chỉ bằng tính năng Base Address của Qsys. Việc khóa System ID đảm bảo mã phần mềm chỉ thực thi trên đúng phiên bản phần cứng đã nạp. Khi thiết kế ngoại vi PIO, tùy chọn kích hoạt ngắt cạnh biên edge-capture cho phép phát hiện sự kiện nút bấm chính xác.

Tại tầng phần mềm nhúng, lập trình viên sử dụng các hàm macro tiêu chuẩn IORD và IOWR từ thư viện io.h. Kỹ thuật này ngăn chặn lỗi tối ưu hóa sai lệch từ trình biên dịch GCC. Cơ chế chống dội nút nhấn được xử lý hiệu quả bằng hàm trễ usleep hoặc bộ định thời ngắt timer chuyên dụng.

Để nâng cao tốc độ phản hồi, kỹ thuật xử lý ngắt ISR được triển khai thay thế cơ chế hỏi vòng. Hàm xử lý ngắt phải giữ độ dài tối thiểu và xóa cờ ngắt bằng lệnh gán *(key_ptr + 3) = 0 ngay sau khi nhận tín hiệu. Quy trình chuẩn hóa này đảm bảo hệ thống phản hồi ổn định và giải phóng tài nguyên CPU Nios II.

3.1. Thiết lập ngắt cạnh biên và xóa cờ ngắt

Cấu hình ngắt phần cứng bắt đầu từ việc kích hoạt ngắt cho khối PIO trong Qsys. Kỹ sư chọn chế độ kích hoạt ngắt theo cạnh sườn âm Falling Edge cho các nút bấm KEY. Trong chương trình C, thanh ghi mặt nạ interrupt mask được ghi giá trị cho phép ngắt tương ứng. Hàm phục vụ ngắt ISR được đăng ký thông qua hàm hệ thống alt_ic_isr_register. Khi người vận hành nhấn nút, tín hiệu ngắt gửi thẳng tới bộ điều khiển ngắt nội tại NVIC. Trình xử lý thực hiện đọc dữ liệu trạng thái công tắc và cập nhật thanh ghi đèn LED. Cuối hàm ngắt, lệnh xóa cờ edge capture bắt buộc phải được thi hành. Thao tác này giúp hệ thống sẵn sàng đón nhận các ngắt tiếp theo mà không bị kẹt vòng lặp.

3.2. Điều khiển hiển thị màn hình ký tự LCD

Module LCD 16x2 là thiết bị ngoại vi quan trọng để xuất thông tin trạng thái trực quan. Quy trình khởi tạo màn hình đòi hỏi chuỗi lệnh cấu hình định thời nghiêm ngặt. Trình điều khiển cần phát lệnh chờ 15 mili giây trước khi gửi mã thiết lập giao thức. Các hàm ghi IOWR(LCD_BASE, 0, ...) truyền mã lệnh như xóa màn hình và đặt con trỏ hiển thị. Sau đó, hàm in chuỗi ký tự lcd_printf sử dụng địa chỉ phân vùng dòng 1 là 0x80 và dòng 2 là 0xC0. Mỗi ký tự ASCII được ghi tuần tự vào thanh ghi dữ liệu đi kèm độ trễ 100 micro giây. Kỹ thuật này giúp thông tin counter hoặc thông báo lỗi hiển thị rõ ràng mà không bị nhấp nháy.

IV. Ứng dụng thực tiễn của thực hành hệ thống nhúng

Kỹ năng thực hành hệ thống nhúng mở ra cơ hội phát triển các giải pháp kỹ thuật công nghệ cao. Nền tảng thiết kế vi xử lý trên FPGA là giải pháp cốt lõi trong hệ thống IoT, thiết bị y tế và robot thông minh. Năng lực kết hợp giữa phần cứng linh hoạt và phần mềm điều khiển tối ưu giúp giảm kích thước sản phẩm và tiết kiệm điện năng tiêu thụ.

Trong công nghiệp tự động hóa, các hệ thống điều khiển sử dụng Nios II đảm bảo tính ổn định trong môi trường khắc nghiệt. Khả năng tùy biến phần cứng cho phép bổ sung các bộ tăng tốc phần cứng Custom Instruction chuyên biệt. Nhờ đó, tốc độ xử lý thuật toán mã hóa hoặc lọc tín hiệu số DSP tăng lên nhiều lần so với vi điều khiển truyền thống.

Tổng kết lại, môn học thực hành hệ thống nhúng tạo bước đệm chuyển giao giữa lý thuyết học thuật và tiêu chuẩn kỹ thuật doanh nghiệp. Việc rèn luyện quy trình thiết kế chuẩn từ Quartus II đến nạp kit thực nghiệm rèn luyện tư duy phân tích hệ thống toàn diện. Đây là năng lực cốt lõi giúp kỹ sư tự tin đảm nhận các dự án vi mạch bán dẫn quy mô lớn.

4.1. Tối ưu hóa thiết bị công nghiệp thông minh

Thiết kế hệ thống nhúng trên nền vi xử lý Nios II mang lại lợi thế thích nghi cao trong nhà máy thông minh. Hệ thống có thể giám sát đồng thời hàng chục cảm biến nhiệt độ, áp suất và tốc độ động cơ. Việc xử lý tín hiệu tại biên giúp giảm thiểu độ trễ mạng và tăng tính an toàn dữ liệu. Khả năng tái lập trình của chip FPGA cho phép nâng cấp tính năng phần cứng từ xa mà không cần thay đổi bo mạch vật lý. Doanh nghiệp tiết kiệm đáng kể chi phí bảo trì và kéo dài vòng đời thiết bị vận hành. Các giải pháp giám sát thời gian thực giúp phát hiện sớm hư hỏng cơ khí và nâng cao năng suất sản xuất.

4.2. Định hướng phát triển kỹ năng vi mạch bán dẫn

Nhu cầu nhân lực kỹ thuật cao trong lĩnh vực thiết kế vi mạch bán dẫn đang tăng trưởng mạnh mẽ. Nắm vững kỹ năng thực hành hệ thống nhúng trang bị cho kỹ sư nền tảng thiết kế SoC toàn diện. Kỹ sư có khả năng làm chủ cả hai giai đoạn: mô tả phần cứng RTL và phát triển trình điều khiển firmware cấp thấp. Đây là lợi thế cạnh tranh vượt trội khi ứng tuyển vào các tập đoàn vi mạch hàng đầu thế giới. Khả năng tư duy kiến trúc hệ thống và giải quyết lỗi phần cứng - phần mềm tạo cơ sở vững vàng để tiếp cận công nghệ thiết kế chip tiên tiến. Lộ trình học tập thực hành thực tế chính là bệ phóng vững chắc cho sự nghiệp.

Nội dung chính

TỔNG QUAN HỌC THUẬT VÀ PHÂN TÍCH TÀI LIỆU HỌC TẬP "THỰC HÀNH HỆ THỐNG NHÚNG"

Tài liệu học tập Thực hành Hệ thống nhúng (Mã học phần: 1.CMP335) do ThS. Phạm Hùng Kim Khánh và TS. Nguyễn Trọng Hải biên soạn, được phát hành nội bộ phục vụ đào tạo tại Trường Đại học Công nghệ TP.HCM (HUTECH) thuộc Bộ Giáo dục và Đào tạo. Bản phân tích học thuật dưới đây hệ thống hóa toàn bộ cấu trúc kiến trúc phần cứng, phần mềm nhúng, công cụ triển khai và phương pháp luận thực nghiệm được thể hiện trong tài liệu.

---

Tổng quan về giáo trình

Môn học và vị trí trong chương trình đào tạo

Tài liệu học tập Thực hành Hệ thống nhúng là tài liệu thực hành chính thức được xây dựng nhằm hỗ trợ trực tiếp cho học phần lý thuyết Hệ thống nhúng. Trong khung chương trình đào tạo đại học các ngành Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Máy tính và Công nghệ Thông tin, học phần này nằm ở giai đoạn chuyên ngành, kết nối giữa các khối kiến thức về kỹ thuật số, kiến trúc máy tính với kỹ thuật thiết kế vi xử lý chuyên dụng và lập trình nhúng bậc thấp.

Mục tiêu học tập (Learning Outcomes)

Văn bản xác định rõ mục tiêu trang bị cho người học năng lực thực hiện các mạch phần cứng số trên chip khả trình và viết chương trình phần mềm điều khiển để hiện thực hóa một hệ thống nhúng SoC (System-on-Chip) hoàn chỉnh. Kết thúc học phần, người học có khả năng:

• Sử dụng thành thạo hai ngôn ngữ mô tả phần cứng VHDL và Verilog HDL để thiết kế các khối mạch tuần tự và mạch tổ hợp.
• Khởi tạo, tích hợp và đóng gói hệ thống vi xử lý Nios II cùng hệ thống ngoại vi thông qua công cụ Altera Qsys.
• Ánh xạ sơ đồ logic và gán chân vật lý lên các dòng chip FPGA Cyclone II và Cyclone IV E.
• Lập trình phần mềm C trên môi trường Nios II Software Build Tools for Eclipse để quản lý luồng dữ liệu I/O, kỹ thuật hỏi vòng (polling) và ngắt cứng (interrupt).

Cấu trúc và cách tiếp cận

Tài liệu được xây dựng theo phương pháp tiếp cận từ dưới lên (bottom-up approach). Tiến trình học tập đi từ việc thiết kế các phần tử logic cơ bản (D-FF, mạch giải mã, mạch mã hóa ưu tiên, máy trạng thái FSM), tích hợp hệ vi xử lý mềm 32-bit Nios II cùng bộ nhớ On-chip và ngoại vi PIO, sau đó nâng dần độ phức tạp với các cơ chế điều khiển I/O nâng cao và giao tiếp hiển thị trên màn hình LCD.

Điểm đặc sắc của giáo trình

Tài liệu tập trung tuyệt đối vào quy trình thực hành thực tế ("hands-on"), cung cấp chi tiết từng bước thao tác giao diện người dùng (GUI), các ảnh chụp màn hình thông số cấu hình, cây thư mục dự án, mã nguồn mẫu cho cả phần cứng (VHDL, Verilog) và phần mềm (C), cũng như các bảng kiểm tra trạng thái tương ứng với tín hiệu thực tế trên kit thí nghiệm Altera DE2 và DE2-115.

---

Nội dung kiến thức cốt lõi

Các chương/chủ đề chính

Bài 1: Ngôn ngữ mô tả phần cứng (Hardware Description Languages - HDL)

Nội dung bài học khởi đầu bằng việc hướng dẫn quy trình tạo dự án trên phần mềm Altera Quartus II (phiên bản 13.0sp1 Web Edition), lựa chọn dòng chip Cyclone IV E (EP4CE115F29C7) hoặc Cyclone II (EP2C35F672C6). Người học tiếp cận song song hai ngôn ngữ mô tả phần cứng tiêu chuẩn:

• VHDL: Cấu trúc thực thể (ENTITY) và kiến trúc hành vi (ARCHITECTURE DFF_BEHAVIOR OF D_FF) mô tả mạch D Flip-Flop có chân Preset và Reset không đồng bộ. Đóng gói mạch thành khối biểu tượng (Block Diagram/Schematic File - .bdf), gán chân vật lý thông qua tệp DE2_115_pin_assignments.csv, biên dịch tạo tệp cấu hình .sof và nạp xuống kit DE2-115 qua giao thức JTAG bằng công cụ Altera Programmer với cáp USB-Blaster. Thực hành viết mã VHDL cho mạch giải mã 3 sang 8 (3 to 8 Decoder) kết nối công tắc gạt SW[0]-SW[2], SW[10] với LED đơn LEDG[0]-LEDG[7] và mạch mã hóa ưu tiên 8 sang 3 (8 to 3 Priority Encoder).
• Verilog HDL: Cú pháp khai báo module d_ff(clk, reset, d, q, qnot) sử dụng khối lệnh always @(posedge clk or posedge reset) để hiện thực chức năng tương đương. Tái lập các bài tập giải mã 3 sang 8 và mã hóa ưu tiên 8 sang 3 bằng Verilog.
• Máy trạng thái hữu hạn (State Machine Editor): Sử dụng tệp .smf, công cụ State Tool và Transition Tool để thiết kế bộ đếm MOD 10 lên/xuống 4-bit (10 trạng thái từ state1 đến state10, các ngõ vào clk, reset, up và ngõ ra Y[3:0]). Tự động phát sinh mã HDL (Generate HDL File), gán chân (KEY[0], SW[0], SW[1], LEDR) và thiết kế mạch tuần tự nhận diện chuỗi bit nối tiếp "1101".

Bài 2: Thiết kế hệ thống nhúng đơn giản

Bài học hướng dẫn xây dựng một vi hệ thống SoC mang tên sw2_led8 bằng công cụ Altera Qsys:

• Khởi tạo phần cứng: Tích hợp bộ vi xử lý 32-bit Nios II/e (nios2_proc), bộ nhớ On-Chip Memory (RAM or ROM) 32 KB độ rộng dữ liệu 32 bits (onchip_memory), khối giao tiếp song song PIO 2-bit ngõ vào (sw), khối PIO 8-bit ngõ ra (led) và khối định danh hệ thống System ID Peripheral (sysid_1337).
• Kết nối bus liên kết Avalon (Avalon-MM): Thiết lập kết nối clock (clock_main), kết nối đường reset hệ thống, kết nối đường truyền lệnh (instruction_master) và đường truyền dữ liệu (data_master) từ Nios II đến các cổng slave của bộ nhớ RAM và các ngoại vi PIO. Sử dụng tính năng Assign Base Addresses để cấp phát không gian địa chỉ tự động; cấu hình địa chỉ Reset Vector và Exception Vector trỏ về vùng nhớ onchip_memory.s1 tại độ lệch địa chỉ 0x00000020.
• Tích hợp và nạp phần cứng: Xuất thiết kế Qsys sang tệp tổng hợp .qip, đưa vào Quartus II, gán chân qua DE2_115_pin_assignments.csv và biên dịch sinh file .sof.
• Phát triển phần mềm nhúng: Sử dụng Nios II Software Build Tools for Eclipse, liên kết tệp sw2_led8.sopcinfo để tạo dự án BSP (sw2_led8_bsp) và dự án ứng dụng (sw2_led8_board). Lập trình C điều khiển hệ thống thông qua các hàm/macro truy xuất bộ nhớ trong tệp tiêu đề io.h: IORD(SW_BASE, 0) để đọc trạng thái công tắc và IOWR(LED_BASE, 0, value) để xuất dữ liệu ra LED.

Bài 3: Hỏi vòng và ngắt (Polling and Interrupts)

Chương này đi sâu vào hai cơ chế thu thập dữ liệu từ ngoại vi:

• Cơ chế hỏi vòng (Polling): Xây dựng hệ thống gồm Nios II/e, RAM 32 KB, ngoại vi sw (8-bit input), ledg (8-bit output), sysid_1339 và khối key (4-bit input) được cấu hình thanh ghi lưu vết cạnh xung (Synchronously capture, kiểu cạnh FALLING). Phần mềm sử dụng con trỏ bộ nhớ truy cập trực tiếp địa chỉ thanh ghi edgecapture qua *(key_ptr + 3) để kiểm tra trạng thái nhấn nút và xóa cờ bằng lệnh gán *(key_ptr + 3) = 0.
• Cơ chế ngắt phần cứng (Hardware Interrupt): Cấu hình khối PIO keys trong Qsys để phát tín hiệu yêu cầu ngắt (Generate IRQ, kiểu Edge). Cấu hình phần mềm cho phép ngắt tại ngoại vi thông qua thanh ghi mặt nạ *(key_ptr + 2) = 0x0F (interruptmask), kích hoạt ngắt tại bộ điều khiển ngắt Nios II thông qua hàm nội tại __builtin_wrctl(3, 1) (thanh ghi ienable) và bật ngắt toàn cục với __builtin_wrctl(0, 1) (bit PIE trong thanh ghi status). Hàm phục vụ ngắt interrupt_handler đọc giá trị thanh ghi ipending thông qua __builtin_rdctl(4) để định tuyến chính xác đến chương trình con phục vụ ngắt key_isr().

Bài 4: Màn hình tinh thể lỏng (LCD)

Chương này hiện thực giao tiếp ngoại vi hiển thị phức hợp:

• Phần cứng: Cấu hình hệ thống gồm vi xử lý Nios II/e, On-chip RAM mở rộng lên dung lượng 128 KB, PIO 2-bit cho nút bấm (KEY0, KEY1), sysid_1338 và khối điều khiển LCD Controller tích hợp sẵn trên kit DE2.
• Phần mềm: Lập trình hàm khởi tạo lcd_init() tuân thủ nghiêm ngặt giản đồ thời gian hiển thị bằng cách gửi các mã lệnh điều khiển thông qua macro IOWR(LCD_BASE, 0, cmd) kết hợp các khoảng trễ microsecond của hàm usleep(): mã lệnh 0x38 (thiết lập chức năng 8-bit, 2 dòng, font 5x8), 0x0C (bật hiển thị, tắt con trỏ), 0x06 (chế độ dịch điểm ghi), 0x01 (xóa toàn màn hình), 0x02 (quay về đầu dòng). Xây dựng hàm lcd_printf() định vị con trỏ tại dòng 1 (0x80) hoặc dòng 2 (0xC0) và xuất từng byte ký tự ra thanh ghi dữ liệu qua IOWR(LCD_BASE, 2, message[i]). Hiện thực bài toán bộ đếm tăng/giảm giá trị độc lập trên hai dòng màn hình theo sự kiện bấm phím.

Kiến thức nền tảng được xây dựng

• Kỹ thuật thiết kế mạch logic số: Cơ chế chốt dữ liệu của Trigger (D-FF), bảng chân trị của mạch tổ hợp giải mã/mã hóa, mô hình biểu diễn máy trạng thái trạng thái hữu hạn dạng Mealy/Moore.
• Kiến trúc hệ thống máy tính: Cấu trúc vi xử lý RISC (Nios II), cơ chế phân định bus dữ liệu/lệnh riêng biệt theo kiến trúc Harvard, chuẩn giao tiếp nội chip Avalon Memory-Mapped, kỹ thuật ánh xạ không gian địa chỉ cho ngoại vi (Memory-Mapped I/O).
• Nguyên lý tương tác phần cứng - phần mềm: Hoạt động của thanh ghi cấu hình hướng (direction), thanh ghi dữ liệu vào/ra (data), thanh ghi lưu vết cạnh xung (edgecapture) và thanh ghi mặt nạ ngắt (interruptmask).

Kỹ năng phát triển

• Kỹ năng thiết kế và tổng hợp phần cứng: Khả năng đọc hiểu báo cáo tổng hợp tài nguyên (Flow Summary: tổng số Logic Elements, Combinational Functions, Dedicated Logic Registers, Memory Bits, PLLs).
• Kỹ năng định cấu hình SoC trên EDA tools: Thao tác phân bổ bus, giải quyết xung đột địa chỉ và kết nối Clock/Reset tự động trong Qsys.
• Kỹ năng lập trình hệ thống: Khai thác các macro HAL, thao tác con trỏ bộ nhớ truy cập trực tiếp địa chỉ vật lý, cấu hình và xử lý ngắt bằng các lệnh hợp ngữ nhúng (__builtin_wrctl, __builtin_rdctl).

---

Phương pháp giảng dạy và học tập

Phương pháp tiếp cận sư phạm

Tài liệu áp dụng phương pháp đào tạo tích hợp giữa thiết kế phần cứng và phần mềm (Hardware/Software Co-design). Mỗi bài học đại diện cho một chu trình hoàn chỉnh: từ khâu đặc tả yêu cầu chức năng, thiết kế phần cứng trong Quartus II / Qsys, gán chân, nạp cấu hình bitstream, đến viết phần mềm nhúng trên Eclipse và kiểm chứng hành vi thực tế trên kit.

Hệ thống bài tập và thực hành

Các bài tập được thiết kế phân tầng từ cơ bản đến phức tạp:

• Cấp độ mô phỏng logic phần cứng: Viết mã VHDL/Verilog cho mạch giải mã 3 sang 8, mã hóa ưu tiên 8 sang 3, máy trạng thái phát hiện chuỗi bit (Bài 1.1 đến 1.6).
• Cấp độ lập trình ứng dụng ngoại vi đơn giản: Xử lý logic LED đơn sáng dần/tắt dần với hàm usleep(), điều khiển hiển thị quét số trên các LED 7 đoạn (HEX[0], HEX[1]) từ 0 đến 99 (Bài 2.1 đến 2.5).
• Cấp độ xử lý ngắt và truyền thông hiển thị: Xử lý đa phím bấm bằng ngắt cạnh xung (Bài 3.1 đến 3.4), xây dựng hệ thống hiển thị chuỗi ký tự và biến đếm 2 kênh độc lập trên màn hình LCD (Bài 4.1 đến 4.2).

Phương pháp đánh giá môn học

Văn bản quy định rõ phương thức đánh giá học phần tại mục thông tin môn học:

• Điểm quá trình: Chiếm trọng số 50% tổng điểm đánh giá môn học.
• Hình thức triển khai: Đánh giá trực tiếp trên kết quả vận hành mạch tại các buổi học thực hành trên board thí nghiệm kết hợp với việc chấm báo cáo thí nghiệm nộp lại theo quy định của giảng viên phụ trách và quy chế đào tạo của nhà trường.

Hướng dẫn tự học và chuẩn bị bài

Để tiếp thu nội dung học phần hiệu quả, tài liệu đặt ra các yêu cầu khắt khe:

• Người học bắt buộc phải tham dự đầy đủ các buổi lên lớp tại phòng thí nghiệm.
• Người học phải viết chương trình mã nguồn và giải trước toàn bộ các bài tập thiết kế logic tại nhà trước khi thực hiện các bài đo, nạp mạch trên board thí nghiệm thực tế.

---

Điểm nổi bật và cập nhật

Nền tảng công cụ thiết kế

Giáo trình sử dụng phiên bản phần mềm Altera Quartus II 13.0sp1 Web Edition (64-bit). Điểm tiến bộ quan trọng được thể hiện trong tài liệu là việc ứng dụng công cụ tích hợp hệ thống Altera Qsys (thay thế hoàn toàn cho công cụ SOPC Builder cũ), giúp trực quan hóa việc kết nối mạng lưới bus Avalon Memory Mapped với cơ chế tự động tạo trọng tài phân xử bus (Arbitration Shares) và quản lý xung nhịp thông minh.

Hệ thống phần cứng thí nghiệm chuẩn mực

Tài liệu xây dựng toàn bộ quy trình thực nghiệm dựa trên hai nền tảng phần cứng FPGA tiêu chuẩn giáo dục của hãng Terasic / Altera:

• Kit Altera DE2: Trang bị chip FPGA Cyclone II EP2C35F672C6 (với 33.216 Logic Elements).
• Kit Altera DE2-115: Trang bị chip FPGA Cyclone IV E EP4CE115F29C7 (với 114.480 Logic Elements, 529 chân I/O khả dụng, mức điện áp lõi 1.2V).

Tính gắn kết thực tế và khả năng vận hành

Tài liệu hướng dẫn trực tiếp cách giải quyết các bài toán kỹ thuật thực tế:

• Quản lý gán chân đồng loạt qua tệp cấu hình CSV (DE2_115_pin_assignments.csv).
• Xử lý lỗi lệch đồng bộ thời gian và nhận dạng hệ thống giữa phần cứng và phần mềm thông qua việc kiểm tra System ID (0x1337) và thiết lập các cờ Ignore mismatched system ID, Ignore mismatched system timestamp trên cấu hình chạy phần mềm Eclipse.

---

Đối tượng sử dụng giáo trình

Phân loại người học

• Sinh viên chuyên ngành: Phù hợp cho sinh viên đại học năm thứ 3 và năm thứ 4 theo học các ngành Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Máy tính, Tự động hóa và Công nghệ Thông tin cần hoàn thành học phần Thực hành Hệ thống nhúng.
• Kỹ sư và người nghiên cứu tự do: Kỹ sư thiết kế vi mạch FPGA và lập trình viên hệ thống nhúng cần tài liệu tham khảo thực hành chuẩn mực về quy trình thiết kế SoC dựa trên lõi mềm Nios II.

Yêu cầu kiến thức tiền đề (Prerequisites)

Theo quy định trong tài liệu, người học bắt buộc phải có kiến thức nền tảng về:

• Lý thuyết môn học Hệ thống nhúng.
• Nguyên lý mạch logic và thiết kế số cơ bản.
• Kỹ năng lập trình cơ bản với ngôn ngữ C (đặc biệt là thao tác con trỏ và toán tử thao tác bit).

Hướng dẫn dành cho giảng viên

Giảng viên có thể sử dụng cấu trúc 4 bài thực hành trong tài liệu làm khung đề cương chi tiết cho 30-45 tiết thực hành chuyên đề tại phòng lab vi xử lý - FPGA, đồng thời sử dụng các bài tập nâng cao ở cuối mỗi bài để đánh giá khả năng tự thiết kế của sinh viên.

---

Câu hỏi thường gặp (FAQ)

1. Giáo trình này phù hợp với ai?

Tài liệu được biên soạn phục vụ trực tiếp cho sinh viên đại học đang học môn Thực hành Hệ thống nhúng (mã học phần 1.CMP335) tại Đại học Công nghệ TP.HCM (HUTECH) cùng sinh viên khối ngành kỹ thuật phần cứng, điện tử máy tính tại các trường đại học kỹ thuật.

2. Cần kiến thức nền nào để học giáo trình này?

Người học cần học xong hoặc đang học song hành môn lý thuyết Hệ thống nhúng, nắm vững lý thuyết kỹ thuật số (cổng logic, Flip-Flop, bộ đếm) và có kỹ năng lập trình ngôn ngữ C căn bản.

3. Điểm khác biệt của giáo trình này so với các tài liệu lập trình nhúng vi điều khiển khác là gì?

Các tài liệu vi điều khiển truyền thống (như ARM, AVR, PIC) chỉ tập trung viết phần mềm trên một cấu trúc phần cứng cố định. Tài liệu này hướng dẫn người học tự thiết kế kiến trúc phần cứng (vi xử lý Nios II, bus kết nối Avalon, bộ nhớ, ngoại vi) trên chip FPGA bằng HDL và Qsys trước khi tiến hành viết mã C điều khiển phần cứng đó.

4. Làm sao để tự học và thực hành hiệu quả theo tài liệu?

Người học cần cài đặt phần mềm Quartus II 13.0sp1, môi trường Nios II SBT for Eclipse, viết sẵn mã nguồn HDL và phần mềm C ở nhà, nghiên cứu kỹ tệp gán chân DE2_115_pin_assignments.csv và tuân thủ các bước cấu hình địa chỉ trên Qsys trước khi nạp thử nghiệm lên board mạch.

5. Có tài liệu bổ trợ nào kèm theo không?

Tài liệu học tập này được thiết kế đi kèm với giáo trình lý thuyết chính thức:

• [1] Phạm Hùng Kim Khánh - Giáo trình Hệ thống nhúng - ĐH Công nghệ TPHCM.
  Mọi đóng góp ý kiến học thuật được tài liệu hướng dẫn gửi về địa chỉ e-mail: [e-mail].

---

Kết luận

Tài liệu học tập Thực hành Hệ thống nhúng của Đại học Công nghệ TP.HCM (HUTECH) là tài liệu hướng dẫn thực hành kỹ thuật mạch số và hệ thống vi xử lý trên chip chuẩn xác và có tính ứng dụng thực tế cao. Bằng việc phân chia lộ trình chặt chẽ từ mô tả phần cứng logic rời rạc (VHDL/Verilog), tích hợp vi xử lý SoC (Qsys/Nios II), lập trình cơ chế I/O (Polling/Interrupt) đến điều khiển hiển thị phức hợp (LCD), tài liệu cung cấp đầy đủ các cơ sở kỹ thuật cần thiết cho sinh viên khối kỹ thuật. Việc kết hợp chặt chẽ giữa tài liệu thực hành này và Giáo trình Hệ thống nhúng của tác giả Phạm Hùng Kim Khánh sẽ giúp người học làm chủ trọn vẹn quy trình đồng thiết kế phần cứng và phần mềm trên nền tảng công nghệ FPGA hiện đại.

Trích đoạn nội dung tài liệu

BỘ GIÁO DỤC VÀ ĐÀO TẠO ĐẠI HỌC CÔNG NGHỆ TP.HCM Thực HÀNH HỆ THỐNG NHÚNG Biên Soạn: ThS. Phạm Hùng Kim Khánh Ts. Nguyễn Trọng Hải www.vn THỰC HÀNH HỆ THỐNG NHÚNG UAT A *1.CMP335 * Các ý kiến đóng góp vê tài liệu học tập này, xin gửi về e-mail của ban biên tập: [e-mail] Mục Lục mm MỤC LỤC MUC LUC. II BAI 1: NGON NGU MO TA PHAN CUNG.3 DÙNG SƠ ĐỒ MÁY TRẠNG THÁI.- ---- Ăn TH ng 9 BÀI 2: THIẾT KẾ HỆ THỐNG NHÚNG ĐƠN GIẢN.

HH ng ng hưu 14 2. SH TH TT TH TH HH HH HH TH nh 14 2.2 TÍCH HỢP HỆ THỐNG QSYS VÀO QUARTUS II.3 NẠP PHÂN MỀM CHO NTOS T1.-- -- 5 SH nrh 27 ác 8;on vs cà/ N cà n ẽẽ ẽ ẽ ẽ. Ăn TT TH HH HH 34 3. - LH Họ HH HH HH HH HH 35 BÀI 4: LCD.1 XÂY DUNG PHAN CUNG.2 PHẦN MỀM NHÚNG.

--- Ăn TH TH HH ng 38 858i 200i 8c. 40 HƯỚNG DẪN MÔ TẢ MÔN HỌC Thực hành Hệ thống nhúng là môn học hỗ trợ cho môn Hệ thống nhúng. Môn học này thực hiện các mạch phần cứng và viết chương trình phần mềm để thực hiện một hệ thống nhúng. NỘI DUNG MÔN HỌC Bài 1: HDL.

Bài 2: Hệ thống nhúng đơn giản. Bài 3: Hỏi vòng và ngắt. KIẾN THỨC TIỀN ĐỀ Môn học Thực hành Hệ thống nhúng cần sinh viên có nền tảng về Hệ thống nhúng. YEU CAU MON HOC Người học phải dự học đầy đủ các buổi lên lớp và làm bài tập đầy đủ ở nhà.

CÁCH TIẾP NHẬN NỘI DUNG MÔN HỌC Để học tốt môn này, sinh viên cần viết chương trình, giải các bài tập trước khi thực hiện thí nghiệm. PHƯƠNG PHÁP ĐÁNH GIÁ MÔN HỌC Môn học được đánh giá gồm: -_ Điểm quá trình: 50%. Hình thức và nội dung do Giáo viên quyết định, phù hợp với quy chế đào tạo và tình hình thực tế tại nơi tổ chức học tập. Hình thức thực hành trên board thí nghiệm và nộp báo cáo thí nghiệm.

BÀI 1: NGÔN NGỮ MÔ TẢ PHẦN CỨNG ta BÀI 1: NGÔN NGỮ MÔ TẢ PHẦN CỨNG 1.1 VHDL B1: Khởi động Quartus, chọn File > New Project Wizard: € S = Se SESE OE G New Project Wizard File Edit View Project Assignments Proces L) New. Ctrl4N n = tế Os. Go Directory, Name, Top-Level En Close Ctl+F4 What is the working directory for this project? ih] New Project Wizard. mm: \E: \altera_exam (Open Project.

Ctrl+1 What is the name of this project? = vhdl_bi Whatis the name of the top4evel design entity for [vhd bi Use Existing Project Settings. Create / Update » B2: Chon Family la Cyclone IV E, chon Available devices |4 EP4CE115F29C7 > Finish Select the family and device you want to target for compilation, You can install additional device support with the Install Devices command on th Device family Family:f| Cyclone IV E v Target device © Auto device selected by the Fitter @ Specific device selected in ‘Available devices' list Available devices: Name Core Voltage LEs User 1/0: LUV 114480) 281 mm 1.2V 114480 529 Pa BÀI 1: NGÔN NGỮ MÔ TẢ PHẦN CỨNG B3: Chọn File > New: Ế2 Quartus |I 64-Bịt - E:/altera_exam/vhdl/vhdl_b] - File Edit View Project Assignments Process: _] New. Cola EF Open. Ctrl+O Close Ctrl+F4 i] New Project Wizard.

Ctrl+1 Save Praiert B4: Chọn VHDL File, nhập đoạn mã mô tả cho D-FF, sau đó nhấn nút Save @ New x New Quartus Project.