Thiết kế và đánh giá hiệu năng mảng ô nhớ 7T1R nvSRAM 8x8 bit

Đồ án thiết kế và đánh giá hiệu năng mảng ô nhớ 7T1R nvSRAM 8x8 bit tại ĐH Sư phạm Kỹ thuật TPHCM

• Tác giả: Lâm Đức Quan
• Người hướng dẫn: TS. Đỗ Duy Tân
• Trường học: Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
• Chuyên ngành: Công nghệ Kỹ thuật Điện tử - Viễn thông
• Đề tài: Thiết kế và đánh giá hiệu năng mảng ô nhớ 7T1R nvSRAM 8x8 bit
• Loại tài liệu: Đồ án tốt nghiệp
• Năm xuất bản: 2025
• Địa điểm: Thành phố Hồ Chí Minh

Tóm tắt

I. Tổng quan về mảng ô nhớ 7T1R nvSRAM 8x8 bit tại ĐH SPKT TPHCM

Mảng ô nhớ 7T1R nvSRAM 8x8 bit là đề tài nghiên cứu chuyên sâu tại Khoa Điện - Điện tử thuộc Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh. Đồ án do nhóm sinh viên thực hiện dưới sự hướng dẫn của Tiến sĩ Đỗ Duy Tân. Nghiên cứu tập trung giải quyết bài toán tiêu thụ năng lượng và mất mát dữ liệu trong các hệ thống vi mạch tích hợp. Công nghệ System-on-Chip hiện đại đòi hỏi các bộ nhớ nhúng phải đạt mật độ cao và tốc độ phản hồi nhanh. Kiến trúc bộ nhớ SRAM truyền thống đối mặt với nhược điểm bay hơi dữ liệu khi nguồn cấp bị ngắt đột ngột. Do đó, đề tài đề xuất mô hình mảng ô nhớ 7T1R nvSRAM với dung lượng 64 bit bố trí theo ma trận 8 hàng và 8 cột. Giải pháp kỹ thuật này tích hợp linh kiện điện trở nhớ memristor vào cấu trúc ô nhớ tĩnh chuẩn. Hệ thống bảo đảm khả năng lưu giữ trạng thái nhị phân bền vững mà không làm suy giảm hiệu năng cơ bản. Thiết kế mở ra tiềm năng lớn cho thiết bị di động và điện toán biên.

1.1. Bối cảnh nghiên cứu bộ nhớ không bay hơi nvSRAM

Ngành công nghiệp bán dẫn phát triển nhanh chóng nhờ định luật Moore. Quy mô transistor thu nhỏ giúp mật độ chip tăng vọt. Xu hướng tích hợp hệ thống trên chip SoC trở thành tiêu chuẩn công nghệ. Trong cấu trúc SoC, bộ nhớ chiếm hơn bảy mươi phần trăm tổng diện tích silicon. SRAM đóng vai trò then chốt làm bộ nhớ đệm cache tốc độ cao. Dòng rò rỉ tĩnh ở tiến trình sâu gây hao phí năng lượng lớn. Khi ngắt nguồn cung cấp, mọi trạng thái lưu trữ biến mất hoàn toàn. Quá trình sao lưu dữ liệu sang bộ nhớ flash ngoài tốn nhiều thời gian và năng lượng. Nhu cầu cấp thiết là tìm kiếm kiến trúc bộ nhớ lai mới. Công nghệ nvSRAM kết hợp tốc độ của SRAM và độ bền của bộ nhớ không bay hơi.

1.2. Mục tiêu nghiên cứu đồ án tại ĐH SPKT TPHCM

Đồ án tốt nghiệp tại Đại học Sư phạm Kỹ thuật TPHCM đặt ra mục tiêu làm chủ quy trình thiết kế vi mạch tiên tiến. Nhóm sinh viên thực hiện khảo sát chi tiết phần tử memristor để ứng dụng vào lưu trữ. Mục tiêu kỹ thuật trọng tâm là thiết kế hoàn chỉnh ô nhớ đơn 7T1R. Tiếp đó, hệ thống được mở rộng thành mảng ô nhớ 8x8 bit với dung lượng 64 bit. Nhóm tiến hành đo đạc biên độ nhiễu ổn định tĩnh trong các pha hoạt động. Toàn bộ thiết kế phải trải qua mô phỏng nghiêm ngặt tại các góc công nghệ SS và FF. Các thông số công suất, độ trễ đọc và độ trễ ghi được so sánh trực tiếp với SRAM 6T truyền thống. Đề tài cung cấp cơ sở dữ liệu cho nghiên cứu phần cứng thông minh.

II. Phân tích thách thức của mảng ô nhớ 7T1R nvSRAM 8x8 bit hiện nay

Thiết kế bộ nhớ tĩnh tích hợp memristor đối mặt với nhiều rào cản kỹ thuật phức tạp. Trở ngại hàng đầu xuất phát từ hiện tượng mất cân bằng điện áp nút lưu trữ trong quá trình đọc và ghi dữ liệu. Khi kích hoạt đường từ Word Line để đọc bit, điện áp từ các đường Bit Line có thể tràn ngược vào ô nhớ. Hiện tượng này dễ làm lật dữ liệu đang lưu tại các nút chuyển mạch chéo. Ngoài ra, việc bổ sung thêm một transistor điều khiển và một phần tử memristor làm biến đổi đặc tính vật lý của tế bào nhớ. Các nhà thiết kế phải giải quyết bài toán dung hòa giữa độ ổn định tĩnh và tốc độ chuyển mạch. Quá trình sao lưu dữ liệu vào memristor đòi hỏi nguồn xung điều khiển có biên độ chính xác. Nếu điện áp quá thấp, trạng thái điện trở sẽ không thể thay đổi theo ý muốn. Ngược lại, điện áp quá lớn gây quá nhiệt và làm giảm tuổi thọ linh kiện. Sự thay đổi điều kiện môi trường như biến thiên điện áp nguồn và nhiệt độ hoạt động tiếp tục làm trầm trọng thêm các sai lệch logic. Biến thiên quy trình sản xuất cũng tạo ra độ chênh lệch hiệu năng đáng kể giữa các mảng ô nhớ trên cùng một tấm bán dẫn silicon.

2.1. Suy giảm ngưỡng nhiễu SNM trong chu kỳ đọc ghi

Biên độ nhiễu ổn định tĩnh SNM xác định mức độ tin cậy của ô nhớ SRAM. Khi bước vào chu kỳ đọc, chân gate của các transistor truy cập nhận điện áp kích hoạt. Dòng điện từ đường bit xả trực tiếp vào nút lưu trữ nội bộ mang giá trị logic thấp. Hiện tượng này làm điện áp tại nút tăng cao cục bộ. Nếu điện áp vượt ngưỡng dẫn của transistor đối nghịch, ô nhớ sẽ bị đảo trạng thái lưu trữ ngoài ý muốn. Biên độ nhiễu đọc thường suy giảm nghiêm trọng so với trạng thái giữ tĩnh. Trong chu kỳ ghi, mạch điều khiển buộc phải thay đổi trạng thái hai nút lưu trữ một cách dứt khoát. Tỷ số kích thước giữa các transistor kéo lên và transistor truy cập đóng vai trò quyết định khả năng chống nhiễu.

2.2. Biến thiên quy trình PVT tại các corner SS và FF

Sự biến thiên quy trình, điện áp và nhiệt độ PVT đặt ra thách thức lớn đối với độ ổn định vi mạch. Tại góc công nghệ SS, cả transistor NMOS và PMOS đều dẫn chậm dưới điều kiện nhiệt độ cao và điện áp sụt giảm. Trạng thái này khiến độ trễ phục hồi dữ liệu tăng lên rõ rệt. Ngược lại, tại góc công nghệ FF, các bóng bán dẫn hoạt động ở tốc độ tối đa dưới nhiệt độ thấp và điện áp đỉnh. Mặc dù tốc độ xử lý nhanh, dòng điện rò rỉ tăng đột biến gây tiêu hao năng lượng ngoài ý muốn. Mạng ô nhớ 7T1R 64 bit yêu cầu biên độ hoạt động đồng đều trên toàn bộ 64 tế bào nhớ. Sai số chế tạo giữa các linh kiện memristor càng làm tăng nguy cơ sai hỏng dữ liệu.

III. Phương pháp thiết kế mảng ô nhớ 7T1R nvSRAM 8x8 bit tại SPKT

Giải pháp thiết kế của nhóm nghiên cứu tại Đại học Sư phạm Kỹ thuật TPHCM tập trung tối ưu hóa cấu trúc vật lý và các khối ngoại vi. Tế bào nhớ chuẩn 6T SRAM được tích hợp thêm một bóng bán dẫn điều khiển và một phần tử memristor để tạo thành ô nhớ 7T1R. Memristor đóng vai trò làm phần tử lưu trữ không bay hơi dựa trên cơ chế thay đổi điện trở trạng thái HRS và LRS. Trong điều kiện hoạt động bình thường, mạch vận hành như bộ nhớ SRAM tĩnh thông thường với tốc độ cao. Khi hệ thống nhận tín hiệu cảnh báo sụt nguồn, mạch điều khiển kích hoạt quá trình lưu trữ để ghi giá trị logic vào memristor. Khi nguồn điện phục hồi, trạng thái điện trở của memristor lập tức được đọc để khôi phục dữ liệu ban đầu cho cặp biến tần chéo. Nhóm nghiên cứu tiến hành tối ưu kích thước transistor, đặc biệt là tỷ số Pull-up Ratio và Cell Ratio để cải thiện biên độ nhiễu SNM. Mảng nhớ 64 bit được xây dựng hoàn chỉnh với bộ giải mã hàng, bộ giải mã cột, khối khuếch đại cảm nhận Sense Amplifier và khối điều khiển ghi Write Driver.

3.1. Cấu trúc tế bào 7T1R tích hợp phần tử memristor

Tế bào 7T1R phát triển từ nền tảng tế bào SRAM 6T tiêu chuẩn. Cấu trúc cốt lõi gồm hai biến tần mắc chéo tạo thành chốt nhớ đảo. Hai transistor NMOS đóng vai trò cổng truyền truy cập nối trực tiếp với các đường bit. Điểm cải tiến mang tính đột phá nằm ở việc ghép nối thêm một transistor NMOS thứ bảy cùng phần tử memristor. Cực điều khiển của transistor này được kết nối với đường tín hiệu lưu trữ chuyên biệt. Trạng thái kháng trở cao HRS đại diện cho bit 0 và kháng trở thấp LRS biểu thị cho bit 1. Hoạt động khôi phục dữ liệu diễn ra tự động nhờ sự phân chia điện áp giữa memristor và kênh dẫn của transistor. Cấu trúc nhỏ gọn giúp tiết kiệm diện tích bề mặt chip silicon đáng kể.

3.2. Thiết kế mạch ngoại vi và ma trận mảng nhớ 8x8 bit

Để tạo thành mảng ô nhớ 64 bit hoàn chỉnh, 64 tế bào 7T1R được bố trí thành ma trận 8 hàng và 8 cột. Bộ giải mã hàng 3 sang 8 đảm nhận nhiệm vụ kích hoạt chính xác đường từ Word Line được chọn. Bộ giải mã cột điều khiển các công tắc truyền để định tuyến tín hiệu ra vào các đường bit. Mạch ghi dữ liệu Write Driver kéo đường bit tương ứng xuống điện áp đất nhằm nạp giá trị logic mới. Mạch khuếch đại vi sai Sense Amplifier nhận diện độ chênh lệch điện áp cực nhỏ giữa hai đường bit để xuất dữ liệu đọc nhanh chóng. Các khối ngoại vi được đồng bộ hóa thông qua các xung kích chuẩn xác. Bố cục mạch tối ưu hóa giúp giảm điện dung ký sinh trên các đường truyền tín hiệu.

IV. Đánh giá hiệu năng mảng ô nhớ 7T1R nvSRAM 8x8 bit và ứng dụng

Kết quả mô phỏng kiểm chứng tính đúng đắn và hiệu quả vượt bậc của thiết kế mảng ô nhớ 7T1R 64 bit. Dạng sóng mô phỏng thể hiện hoạt động chính xác trong cả bốn chu kỳ đọc, ghi, lưu trữ và khôi phục. Về độ trễ, thiết kế nvSRAM duy trì tốc độ đọc và ghi tương đương với cấu trúc SRAM 6T truyền thống. Quá trình sao lưu dữ liệu sang memristor diễn ra trong thời gian rất ngắn trước khi nguồn sập hoàn toàn. Mạch khôi phục dữ liệu hoạt động ổn định và chính xác ngay sau khi cấp điện trở lại. Kiểm tra ngưỡng nhiễu SNM cho thấy ô nhớ có khả năng chống nhiễu vượt trội trong môi trường làm việc khắc nghiệt. Phân tích điều kiện PVT tại các góc công nghệ SS và FF khẳng định mạch hoạt động ổn định với tỷ lệ sai lệch thấp. Mặc dù công suất tiêu thụ động có tăng nhẹ trong quá trình kích hoạt memristor, công suất tĩnh rò rỉ khi tắt nguồn bằng không. Thành công của đồ án mở ra tiềm năng lớn trong ứng dụng hệ thống nhúng Internet of Things và các vi mạch xử lý trí tuệ nhân tạo biên.

4.1. So sánh hiệu năng giữa nvSRAM 7T1R và SRAM 6T

Kết quả đo lường khẳng định nhiều ưu điểm nổi bật của kiến trúc nvSRAM 7T1R so với SRAM 6T truyền thống. Về tốc độ, độ trễ truy xuất dữ liệu trong chế độ SRAM thông thường gần như tương đương. Tuy nhiên, khi hệ thống chuyển sang chế độ ngủ sâu, nvSRAM thể hiện ưu thế vượt bậc. Mạch cho phép ngắt hoàn toàn nguồn cấp VDD mà không làm mất thông tin lưu trữ. Điều này giúp giảm công suất rò rỉ tĩnh về mức bằng không tuyệt đối. Ngược lại, SRAM 6T buộc phải duy trì điện áp giữ dữ liệu liên tục gây tiêu hao pin đáng kể. Dù diện tích silicon của ô 7T1R tăng khoảng hai mươi phần trăm, lợi ích tiết kiệm năng lượng tổng thể hoàn toàn vượt trội.

4.2. Khả năng ứng dụng thực tế trong thiết bị vi mạch

Đồ án tốt nghiệp tại Đại học Sư phạm Kỹ thuật TPHCM mang lại giá trị thực tiễn cao cho ngành công nghiệp vi mạch. Mảng ô nhớ 7T1R 8x8 bit là giải pháp lý tưởng cho các nút cảm biến IoT tự cấp nguồn. Những thiết bị này thường xuyên hoạt động ngắt quãng để thu thập năng lượng môi trường. Khả năng sao lưu tức thời giúp hệ thống khởi động lại ngay lập tức mà không cần nạp lại mã lệnh từ đầu. Ngoài ra, cấu trúc nvSRAM đáp ứng tốt các yêu cầu khắt khe của bộ xử lý trí tuệ nhân tạo tại biên Edge AI. Bộ nhớ lưu giữ trọng số mạng nơ-ron an toàn ngay cả khi sập nguồn điện. Thành công của nghiên cứu tạo bước đệm vững chắc cho việc thương mại hóa chip SoC nội địa.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Trong xu hướng phát triển của công nghệ vi điện tử và thiết kế vi mạch tích hợp (VLSI/SoC), bộ nhớ bán dẫn đóng vai trò thiết yếu trong việc lưu trữ dữ liệu và lệnh xử lý của các hệ thống tính toán hiện đại. Ba loại bộ nhớ truyền thống phổ biến hiện nay bao gồm SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory) và Flash. Tuy nhiên, các kiến trúc này đều bộc lộ những hạn chế kỹ thuật riêng biệt:

• SRAM: Đạt tốc độ truy cập rất cao, thường được ứng dụng làm bộ nhớ đệm (cache) trong vi xử lý, nhưng dung lượng lưu trữ thấp, mật độ linh kiện không cao, có tính bay hơi (mất dữ liệu khi mất nguồn điện) và chịu mức tiêu hao năng lượng tĩnh lớn do dòng rò rỉ (leakage current) ngày càng gia tăng khi công nghệ chế tạo tiến tới các tiến trình transistor có kích thước nhỏ.
• DRAM: Cung cấp dung lượng lưu trữ lớn hơn với chi phí thấp hơn, song có độ trễ truy xuất cao hơn và đòi hỏi các chu kỳ làm mới (refresh) dữ liệu liên tục, dẫn đến tiêu tốn công suất đáng kể.
• Flash: Đảm nhận chức năng lưu trữ không bay hơi trong các thiết bị di động và hệ thống nhúng, nhưng tốc độ đọc/ghi dữ liệu chậm và tuổi thọ linh kiện bị giới hạn nghiêm ngặt bởi số chu kỳ ghi/xóa.

Nhằm khắc phục tình trạng tiêu thụ năng lượng tĩnh ở chế độ chờ trên SRAM, các kỹ thuật như ngắt nguồn cấp (Power Gating), điều chỉnh điện áp động (Dynamic Voltage Scaling) và TEI-VS đã được áp dụng. Dù vậy, những giải pháp này vẫn chưa thể giải quyết triệt để vấn đề mất dữ liệu khi mất nguồn cũng như dòng rò. Trong bối cảnh đó, bộ nhớ lai tĩnh không bay hơi (NVSRAM - Non-Volatile Static Random Access Memory) được phát triển nhằm kết hợp tốc độ truy xuất cao của SRAM và tính năng lưu trữ không bay hơi của phần tử nhớ mới (memristor).

Tuy nhiên, các kiến trúc NVSRAM được công bố trước đây như 8T2R và 9T2R chiếm diện tích silicon lớn, làm tăng chi phí chế tạo và công suất tiêu thụ; trong khi kiến trúc 6T1R dù tiết kiệm diện tích nhưng lại phát sinh dòng ngắn mạch DC và suy giảm biên độ ổn định của ô nhớ. Do đó, việc thiết kế một cấu trúc NVSRAM mới nhằm tối ưu hóa diện tích mảng, tăng cường độ ổn định và giảm thiểu tiêu thụ năng lượng là vấn đề kỹ thuật có tính cấp thiết.

Theo văn bản đồ án, mục tiêu nghiên cứu của đề tài được xác định cụ thể bao gồm:

1. Giới thiệu về kiến trúc của mảng ô nhớ 7T1R NVSRAM 8x8 bit.
2. Mô phỏng quá trình ghi, đọc và khôi phục dữ liệu của mảng ô nhớ NVSRAM.
3. Đo lường và phân tích thời gian truy cập, tốc độ đọc/ghi, công suất tiêu thụ, biên độ đọc và biên độ ghi trong các trạng thái hoạt động khác nhau.
4. So sánh hiệu năng của bộ nhớ NVSRAM thiết kế với các giải pháp bộ nhớ khác hiện có, bao gồm SRAM.

Để đạt được các mục tiêu trên, tác giả đề ra 5 nhiệm vụ nghiên cứu tuần tự:

1. Nghiên cứu cơ sở lý thuyết ô nhớ NVSRAM và mảng ô nhớ NVSRAM.
2. Thực hiện nghiên cứu, phân tích, xây dựng sơ đồ khối của hệ thống.
3. Thiết kế mạch nguyên lý chi tiết.
4. Mô phỏng, kiểm tra tính chính xác của các hoạt động đọc, ghi và khôi phục dữ liệu.
5. Đánh giá hiệu năng hoạt động của mảng ô nhớ.

Đối tượng và phạm vi nghiên cứu của đồ án được giới hạn như sau:

• Đối tượng nghiên cứu: Mảng ô nhớ 7T1R NVSRAM dung lượng 8x8 bit (64 bit) cấu thành từ các transistor CMOS kết hợp với phần tử không bay hơi memristor; các đặc tính vận hành mạch (thời gian truy cập đọc/ghi, tốc độ đọc/ghi, mức tiêu thụ năng lượng, biên độ ổn định SNM, Read Margin, Write Margin); các tác động của biến đổi điện áp nguồn và nhiệt độ môi trường.
• Phạm vi nghiên cứu: Thiết kế được thực hiện trên công nghệ bán dẫn GPDK 90nm (gpdk90nm) với môi trường thiết kế và mô phỏng Cadence Virtuoso. Đề tài tập trung vào cấu trúc ô nhớ 7T1R ở quy mô mảng 8x8 bit (64 bit), không mở rộng sang các cấu trúc 6T1R, 8T2R, 9T2R hoặc các tiến trình công nghệ khác.

Cơ sở lý thuyết và phương pháp

Khung lý thuyết của đồ án dựa trên các nguyên lý vi mạch bán dẫn và vật lý linh kiện nano:

• Bộ nhớ bán dẫn và cơ chế NVSRAM: Cấu trúc mảng bộ nhớ hai chiều truy xuất hàng/cột qua các đường Word Line (WL), Bit Line (BL), Bit Line Bar (BLB), bộ giải mã địa chỉ, mạch nạp trước và bộ khuếch đại cảm nhận (Sense Amplifier). Ô nhớ NVSRAM tích hợp lõi SRAM tĩnh với mạch lưu trữ không bay hơi (NVM) kết nối trực tiếp tại các nút lưu trữ dữ liệu $Q$ và $QB$.
• Linh kiện điện trở nhớ (Memristor): Dựa trên mô hình lý thuyết do Leon Chua đề xuất năm 1971, memristor là phần tử mạch thụ động phi tuyến thể hiện mối quan hệ giữa từ thông và điện tích. Mô hình memristor sử dụng cấu trúc màng mỏng bán dẫn oxit kim loại Titanium Dioxide ($TiO_2$) kẹp giữa hai điện cực kim loại Platinum (tạo tiếp xúc Ohmic), gồm hai vùng: vùng pha tạp thiếu oxy ($TiO_{2-x}$) có điện trở thấp $R_{ON}$ và vùng không pha tạp có điện trở cao $R_{OFF}$. Khi có điện trường tác động, các khoảng trống oxy di chuyển làm thay đổi chiều rộng vùng pha tạp $w(t)$, đưa memristor về trạng thái điện trở thấp (LRS - SET, tương ứng bit '1') hoặc trạng thái điện trở cao (HRS - RESET, tương ứng bit '0'). Khi mất nguồn, memristor duy trì giá trị điện trở cuối cùng, tạo nên tính chất không bay hơi.
• Cơ chế lưu trữ và phục hồi trong ô nhớ 7T1R: Lõi SRAM gồm 6 transistor (2 biến đổi nghịch đảo ghép chéo tạo chốt dữ liệu và 2 transistor pass-gate). Memristor được tích hợp vào nút lưu trữ $Q$ qua một transistor chuyển mạch NMOS thứ 7 được điều khiển bởi chân tín hiệu CTL1, trong khi cực còn lại của memristor nối với chân phân cực CTL2. Thao tác lưu trữ (Store) chuyển dữ liệu từ nút $Q$ vào trạng thái điện trở LRS/HRS của memristor trước khi ngắt nguồn. Thao tác khôi phục (Restore) tái lập mức logic tại nút $Q$ khi bật nguồn trở lại thông qua kích hoạt đồng thời CTL1 và CTL2.
• Mô hình tính toán hiệu năng và độ ổn định:
  • Độ trễ lan truyền ($t_{PD}$): Xác định tại điểm 50% mức điện áp giữa ngõ vào và ngõ ra theo công thức: $$t_{PD} = \frac{t_{PHL} + t_{PLH}}{2}$$ trong đó $t_{PHL}$ và $t_{PLH}$ lần lượt là độ trễ chuyển mạch mức cao-xuống-thấp và thấp-lên-cao. Tốc độ chuyển cạnh trung bình được tính bởi $t_{RF} = (t_R + t_F)/2$.
  • Công suất tiêu thụ: Tổng công suất $P_{total} = P_{dynamic} + P_{static}$, với công suất động gồm thành phần chuyển mạch $P_{switching}$ và thành phần ngắn mạch $P_{short-circuit}$. Công suất tĩnh $P_{static}$ gây ra bởi dòng rò qua transistor khi không hoạt động.
  • Biên độ ổn định tĩnh (Static Noise Margin - SNM): Đánh giá khả năng chịu đựng điện áp nhiễu của ô nhớ thông qua đồ thị truyền đạt điện áp (VTC) hình bướm, phân tách thành biên độ nhiễu tĩnh ghi (Write Static Margin - WSM) và biên độ nhiễu tĩnh đọc (Read Static Noise Margin - RSNM).
  • Tỷ số kích thước transistor: Cell Ratio ($CR = (W/L){pull-down} / (W/L){pass-gate}$) điều khiển độ ổn định khi đọc dữ liệu; Pull-up Ratio ($PR = (W/L){pull-up} / (W/L){pass-gate}$) điều khiển khả năng ghi dữ liệu vào ô nhớ.
  • Phân tích PVT (Process, Voltage, Temperature): Khảo sát độ biến thiên hoạt động của mạch theo các góc công nghệ (corner) SS (Slow-Slow) và FF (Fast-Fast), kết hợp với dải thay đổi điện áp nguồn cấp ($V_{DD}$) và nhiệt độ vận hành.

Phương pháp nghiên cứu thực tế gồm phương pháp phân tích - tổng hợp lý thuyết kết hợp với phương pháp mô phỏng thực nghiệm trên máy tính (EDA). Toàn bộ dữ liệu trong nghiên cứu được trích xuất trực tiếp từ các kết quả mô phỏng mạch nguyên lý và dạng sóng thời gian trên phần mềm Cadence Virtuoso sử dụng thư viện tiến trình GPDK 90nm.

Thiết kế và triển khai

Hệ thống bộ nhớ 7T1R NVSRAM 64 bit được xây dựng theo cấu trúc ma trận 8 hàng x 8 cột, bao gồm 5 khối chức năng chính:

1. Khối mảng ô nhớ (7T1R nvSRAM Memory Cell Array): Gồm 64 ô nhớ được phân bố thành 8 hàng và 8 cột. Mỗi ô nhớ cấu tạo từ 7 transistor MOSFET và 1 phần tử memristor $TiO_2$. Các transistor pass-gate của các ô nhớ trên cùng một hàng được nối chung vào đường Word Line ($WL$). Các nút truy xuất dữ liệu của các ô nhớ trên cùng một cột được nối song song vào cặp đường Bit Line ($BL$) và Bit Line Bar ($BLB$).
2. Khối giải mã 3 sang 8 (Decoder 3-to-8): Nhận tín hiệu địa chỉ hàng 3 bit cùng chân cho phép EN (Enable). Khối có nhiệm vụ giải mã địa chỉ để chọn và kích hoạt chính xác 1 trong 8 đường $WL$, cho phép truy cập đồng thời 8 ô nhớ trên một hàng tương ứng trong các chu kỳ đọc hoặc ghi dữ liệu.
3. Khối nạp trước (Pre-charge Circuit): Được điều khiển bởi chân tín hiệu PRE. Trước mỗi chu kỳ đọc dữ liệu, mạch nạp trước kéo điện áp của cả hai đường $BL$ và $BLB$ lên mức logic cao ($V_{DD}$). Khi tín hiệu PRE ngắt, hai đường dây này ở trạng thái thả nổi (floating), sẵn sàng cho quá trình phóng điện vi sai từ ô nhớ được chọn.
4. Khối ghi dữ liệu (Write Driver): Hoạt động dưới sự điều khiển của tín hiệu cho phép ghi WE (Write Enable). Khi kích hoạt thao tác ghi, khối ghi nhận dữ liệu đầu vào và kéo một trong hai đường $BL$ hoặc $BLB$ xuống mức thấp ($V_{SS}$ / GND) tùy thuộc vào bit logic cần nạp ('1' hoặc '0'), áp đặt trạng thái đảo chiều lên chốt dữ liệu của ô nhớ thông qua transistor pass-gate.
5. Khối khuếch đại cảm nhận (Sense Amplifier): Được điều khiển bởi tín hiệu kích hoạt đọc SE (Sense Enable). Trong thao tác đọc, sau khi đường $WL$ mở và một trong hai đường dây $BL/BLB$ bắt đầu sụt áp nhẹ do phóng điện qua ô nhớ, khối Sense Amplifier phát hiện sự chênh lệch điện áp cực nhỏ này, nhanh chóng khuếch đại tín hiệu lên mức logic đầy đủ ($0V$ hoặc $V_{DD}$) và truyền ra ngoài qua bus dữ liệu.

Quy trình vận hành toàn diện của mạch bao gồm 5 chế độ:

• Ghi dữ liệu (Write Operation): Nạp dữ liệu bit '1' hoặc '0' vào chốt SRAM qua khối Write Driver và đường $WL$.
• Lưu trữ không bay hơi (Store Operation): Kích hoạt tín hiệu CTL1, phân cực CTL2 để chuyển đổi điện trở memristor sang LRS hoặc HRS tương ứng với trạng thái nút $Q$.
• Ngắt nguồn (Power-down Mode): Cắt nguồn cung cấp $V_{DD}$ toàn mảng, chốt SRAM mất trạng thái logic, dữ liệu được bảo toàn trong trạng thái trở kháng của memristor.
• Bật nguồn và khôi phục (Power-up & Restore Operation): Cấp lại nguồn $V_{DD}$, đồng thời kích hoạt CTL1 và CTL2 để điện áp từ chân điều khiển định hình lại mức điện áp tại nút $Q$ dựa trên giá trị điện trở memristor đã lưu.
• Đọc dữ liệu (Read Operation): Mạch nạp trước kích hoạt $BL/BLB$, đường $WL$ mở, khối khuếch đại cảm nhận SE hoạt động để đưa bit dữ liệu ra ngoài.

Nội dung chính theo từng chương

CHƯƠNG 1: TỔNG QUAN

Chương 1 khái quát lịch sử phát triển và vai trò của các công nghệ bộ nhớ bán dẫn trong kỷ nguyên VLSI và thiết kế hệ thống trên vi mạch (SoC). Tác giả phân tích chi tiết ưu nhược điểm của các loại bộ nhớ truyền thống gồm SRAM, DRAM và Flash, đồng thời chỉ ra tính cấp thiết của việc phát triển công nghệ bộ nhớ lai tĩnh không bay hơi (NVSRAM). Chương này làm rõ 4 mục tiêu nghiên cứu, 5 nhiệm vụ thực hiện, đối tượng nghiên cứu (mảng 7T1R 8x8 bit), phạm vi thực nghiệm trên công nghệ gpdk90nm với phần mềm Cadence Virtuoso, các hạn chế kỹ thuật ban đầu và bố cục tổng thể của báo cáo.

CHƯƠNG 2: CƠ SỞ LÝ THUYẾT

Chương 2 trình bày chi tiết nền tảng lý thuyết vi mạch bán dẫn. Nội dung bao gồm phân loại bộ nhớ (RAM, ROM, Flash); kiến trúc tổng quát và nguyên lý hoạt động của NVSRAM; cấu trúc tiếp xúc vật lý Ohmic so với Schottky; mô hình vật lý và đặc tuyến I-V của điện trở nhớ memristor $TiO_2$ với hai trạng thái LRS ($R_{ON}$) và HRS ($R_{OFF}$). Chương phân tích chi tiết cơ chế hoạt động của memristor trong các pha lưu trữ (Store) và khôi phục (Restore) khi nút lưu trữ $Q$ mang bit '1' hoặc bit '0'. Đồng thời, chương hệ thống hóa các khối cấu thành bộ nhớ (mảng ô nhớ, Sense Amplifier, Decoder 3-8, Pre-charge, Write Driver); thiết lập các công thức toán học tính độ trễ lan truyền ($t_{PD}$), tốc độ chuyển mạch cạnh ($t_{RF}$), công suất tiêu thụ tĩnh ($P_{static}$) và động ($P_{dynamic}$); làm rõ các khái niệm đánh giá độ ổn định gồm Static Noise Margin (SNM), Cell Ratio ($CR$), Pull-up Ratio ($PR$), đặc tính DC và phân tích biến thiên PVT (Process, Voltage, Temperature).

CHƯƠNG 3: THIẾT KẾ HỆ THỐNG

Chương 3 tập trung vào thiết kế sơ đồ khối tổng quát và sơ đồ nguyên lý mức transistor của hệ thống bộ nhớ NVSRAM 7T1R 64 bit (8x8 bit). Tác giả trình bày cấu trúc chi tiết của từng khối thành phần:

• Khối giải mã 3 sang 8 với bảng chân trị logic và sơ đồ logic điều khiển chọn hàng $WL$ tương ứng chân EN.
• Khối nạp trước (Pre-charge) sử dụng các transistor PMOS để kéo hai đường $BL$ và $BLB$ lên mức $V_{DD}$.
• Khối ghi dữ liệu (Write Driver) với bảng trạng thái điều khiển mức logic trên $BL/BLB$ theo tín hiệu WE và Data In.
• Mảng ô nhớ 7T1R với nguyên lý phối ghép memristor vào nút $Q$ qua switch NMOS điều khiển bởi CTL1 và chân phân cực CTL2.
• Khối khuếch đại cảm nhận vi sai (Sense Amplifier) với cơ chế kích hoạt bằng chân SE để tăng tốc độ phân biệt điện áp ngõ ra.

CHƯƠNG 4: ĐÁNH GIÁ QUA MÔ PHỎNG

Chương 4 là chương thực nghiệm trọng tâm, trình bày toàn bộ kết quả mô phỏng trên Cadence Virtuoso:

• Mô phỏng nguyên lý hoạt động của ô nhớ 7T1R nvSRAM cell trong các chu kỳ ghi, lưu, ngắt nguồn, khôi phục và đọc ở cả hai trường hợp lưu bit '1' và bit '0'.
• Đánh giá định lượng độ ổn định của ô nhớ: đo đạc biên độ nhiễu tĩnh SNM qua đồ thị VTC hình bướm, biên độ nhiễu tĩnh ghi WSM và biên độ nhiễu tĩnh đọc RSNM.
• Khảo sát biến thiên PVT của ô nhớ 7T1R trên hai corner công nghệ SS (chậm) và FF (nhanh) kết hợp với sự thay đổi của điện áp nguồn cấp $V_{DD}$ và nhiệt độ môi trường.
• Kiểm tra chức năng và dạng sóng thời gian của các khối mạch ngoại vi độc lập: mạch Pre-charge, mạch Write-driver, bộ giải mã Decoder 3-8 và mạch Sense Amplifier.
• Đánh giá mạch tích hợp ô nhớ nvSRAM 7T1R 1 bit và mảng bộ nhớ nvSRAM 7T1R 64 bit hoàn chỉnh.
• So sánh các đặc tính vận hành giữa hai thiết kế mảng bộ nhớ SRAM 6T 64 bit và nvSRAM 7T1R 64 bit về công suất tiêu thụ và độ trễ đọc/ghi theo nhiệt độ.

CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN

Chương 5 tóm tắt các thành tựu đạt được của đề tài trong việc hoàn thành thiết kế, kiểm tra nguyên lý và chứng minh tính năng lưu trữ không bay hơi của mảng 7T1R NVSRAM 8x8 bit. Tác giả thẳng thắn chỉ ra các hạn chế cố hữu khi kết quả nghiên cứu hoàn toàn dựa trên mô phỏng phần mềm EDA mà chưa qua chế tạo chip thực tế, đồng thời đề xuất các hướng phát triển tiếp theo cho các nghiên cứu tương lai.

Kết quả và đóng góp

Nghiên cứu đã thực hiện mô phỏng và lượng hóa thành công các thông số vận hành của ô nhớ và mảng bộ nhớ nvSRAM 7T1R 64 bit trên tiến trình GPDK 90nm. Bảng dưới đây tổng hợp các kết quả kỹ thuật và đặc tính so sánh giữa thiết kế SRAM 6T 64 bit và nvSRAM 7T1R 64 bit được ghi nhận trong văn bản đồ án:

Thông số / Đặc tính kỹ thuật	SRAM 6T 64 bit	nvSRAM 7T1R 64 bit	Ghi chú từ văn bản
Kiến trúc ô nhớ cơ sở	6 Transistor (CMOS)	7 Transistor + 1 Memristor ($TiO_2$)	Bổ sung 1 NMOS switch và 1 phần tử memristor
Tính chất lưu trữ khi mất nguồn	Bay hơi (Mất toàn bộ dữ liệu)	Không bay hơi (Bảo toàn dữ liệu)	Dữ liệu được lưu vào trạng thái trở kháng LRS/HRS
Các pha hoạt động chính	Đọc, Ghi, Giữ	Đọc, Ghi, Giữ, Lưu (Store), Khôi phục (Restore)	Hoạt động Store/Restore điều khiển qua CTL1, CTL2
Khối mạch ngoại vi tích hợp	Pre-charge, Write Driver, Decoder 3-8, Sense Amp	Pre-charge, Write Driver, Decoder 3-8, Sense Amp	Thiết kế đồng bộ trên mảng ma trận 8x8 bit
Độ ổn định tĩnh	Phụ thuộc kích thước transistor	Đánh giá qua SNM, WSM và RSNM	Trích xuất từ đồ thị VTC hình bướm
Khảo sát PVT Corners	-	Đánh giá tại corner SS và corner FF	Khảo sát độ trễ và công suất theo $V_{DD}$ và nhiệt độ
Ảnh hưởng nhiệt độ	Công suất và độ trễ tăng theo nhiệt độ	Đánh giá chi tiết độ trễ đọc/ghi và công suất	So sánh định lượng biến thiên hiệu năng theo nhiệt độ

Các giải pháp và đóng góp khoa học chính mà nhóm tác giả tự xác định bao gồm:

• Thiết kế hoàn chỉnh cấu trúc mảng ô nhớ lai 7T1R nvSRAM 8x8 bit trên công nghệ gpdk90nm, tối ưu hóa về mặt diện tích so với các cấu trúc nhiều transistor như 8T2R và 9T2R, đồng thời khắc phục nguy cơ ngắn mạch DC và cải thiện độ ổn định so với cấu trúc 6T1R.
• Xác thực thành công chu trình bảo toàn dữ liệu 5 bước: Ghi dữ liệu -> Lưu trữ vào memristor (Store) -> Tắt nguồn toàn phần -> Cấp nguồn trở lại -> Khôi phục dữ liệu (Restore) -> Đọc dữ liệu ra, chứng minh ô nhớ khôi phục chính xác trạng thái logic của cả bit '1' và bit '0'.
• Cung cấp tập dữ liệu thực nghiệm mô phỏng toàn diện về biên độ ổn định (SNM, WSM, RSNM), phân tích góc công nghệ PVT (corner SS và FF) và đánh giá tác động của nhiệt độ đối với công suất tiêu thụ cùng độ trễ lan truyền của bộ nhớ nvSRAM 64 bit.

Hạn chế và hướng nghiên cứu tiếp

Theo văn bản đồ án, các hạn chế và hướng mở rộng được tác giả đề cập như sau:

• Hạn chế:
  • Toàn bộ quá trình thiết kế, kiểm tra nguyên lý và đánh giá hiệu năng đều được thực hiện thông qua mô phỏng trên phần mềm Cadence Virtuoso ở công nghệ GPDK 90nm. Do đó, các kết quả mô phỏng chưa phản ánh hoàn toàn chính xác và đầy đủ các yếu tố phi lý tưởng trong thực tế sản xuất bán dẫn.
  • Cần thực hiện các thử nghiệm đo đạc thực tế trên chip chế tạo (fabrication/wafer) để xác minh độ tin cậy.
  • Quy mô mảng ô nhớ dừng lại ở kích thước 8x8 bit (64 bit) nhằm mục đích kiểm tra chức năng, chưa khảo sát các hiệu ứng ký sinh phức tạp khi mở rộng lên quy mô dung lượng lớn hơn.
• Hướng nghiên cứu tiếp:
  • Tiến hành thiết kế layout chi tiết (Physical Layout) cho mảng ô nhớ và các khối ngoại vi, thực hiện mô phỏng sau đóng gói (Post-layout simulation) có tính đến điện trở và điện dung ký sinh của đường dây.
  • Mở rộng thử nghiệm chế tạo chip thực tế để đối chiếu giữa kết quả mô phỏng và phần cứng.
  • Nghiên cứu tối ưu hóa kích thước transistor và thuật toán điều khiển tín hiệu CTL1, CTL2 nhằm hạ thấp hơn nữa công suất tiêu thụ trong quá trình Store và Restore.

Giá trị tham khảo

Báo cáo đồ án tốt nghiệp này mang lại giá trị học thuật và thực tiễn chuyên môn cho các nhóm đối tượng:

• Sinh viên và học viên chuyên ngành Điện tử, Viễn thông, Công nghệ Bán dẫn và Thiết kế vi mạch (VLSI): Có thể sử dụng tài liệu làm tài liệu tham khảo chi tiết về phương pháp thiết kế vi mạch nhớ bán dẫn, quy trình phối ghép linh kiện công nghệ mới (memristor) với transistor CMOS truyền thống trên phần mềm Cadence Virtuoso.
• Kỹ sư và nhà nghiên cứu bộ nhớ không bay hơi (NVM/ReRAM): Có thể tham khảo phương pháp luận thiết kế mạch nguyên lý cho các khối phụ trợ (Decoder 3-8, Pre-charge, Write Driver, Sense Amplifier) và quy trình chuẩn hóa kiểm tra độ ổn định ô nhớ thông qua các chỉ số SNM, RSNM, WSM cùng phương pháp phân tích corner PVT (SS, FF).
• Các đề tài nghiên cứu tiếp nối về NVSRAM: Cung cấp cấu trúc nền tảng và bộ testcase chuẩn để so sánh, phát triển các kiến trúc ô nhớ cải tiến hoặc mở rộng dung lượng mảng bộ nhớ lên các mức Kbit/Mbit.

Câu hỏi thường gặp

1. Cấu trúc ô nhớ 7T1R NVSRAM trong đồ án gồm những linh kiện nào và kết nối ra sao?
Mỗi ô nhớ 7T1R gồm một lõi SRAM 6 transistor (gồm 2 cổng đảo ghép chéo tạo chốt dữ liệu và 2 transistor pass-gate M5, M6 nối với đường $WL$ và các đường $BL, BLB$), bổ sung thêm 1 transistor chuyển mạch NMOS thứ 7 và 1 điện trở nhớ memristor ($TiO_2$). Memristor được mắc nối tiếp với transistor NMOS thứ 7 vào nút lưu trữ dữ liệu $Q$, hoạt động dưới sự điều khiển của tín hiệu cổng CTL1 và tín hiệu phân cực CTL2.

2. Quá trình lưu trữ (Store) và khôi phục (Restore) dữ liệu của ô nhớ diễn ra như thế nào?
Trong quá trình lưu trữ (Store), tín hiệu CTL1 được kích hoạt lên mức cao ('1'), kết nối nút $Q$ với memristor; dòng điện làm dịch chuyển các khoảng trống oxy trong lớp $TiO_2$, đưa memristor về trạng thái điện trở thấp LRS (nếu $Q='1'$) hoặc điện trở cao HRS (nếu $Q='0'$). Khi nguồn điện bị ngắt, trạng thái điện trở này được giữ nguyên. Khi cấp nguồn trở lại để khôi phục (Restore), đồng thời kích hoạt CTL1 = '1' và CTL2 = '1'; dòng điện phân cực qua memristor sẽ tái lập mức logic tương ứng tại nút $Q$ dựa trên giá trị điện trở memristor đang lưu trữ.

3. Vì sao tác giả lựa chọn cấu trúc 7T1R thay vì các cấu trúc NVSRAM khác như 6T1R, 8T2R hay 9T2R?
Theo phân tích của tác giả, các kiến trúc 8T2R và 9T2R chiếm diện tích bề mặt chip lớn, làm tăng chi phí sản xuất và công suất tiêu thụ. Ngược lại, kiến trúc 6T1R tuy tiết kiệm diện tích nhưng dễ gặp hiện tượng dòng ngắn mạch DC và suy giảm độ ổn định của ô nhớ. Cấu trúc 7T1R được lựa chọn nhằm dung hòa giữa việc tiết kiệm diện tích silicon và duy trì độ ổn định cùng hiệu năng hoạt động của bộ nhớ.

4. Những tiêu chuẩn và thông số nào được sử dụng để đánh giá độ ổn định của ô nhớ 7T1R trong đồ án?
Độ ổn định của ô nhớ được đánh giá thông qua các chỉ số: biên độ nhiễu tĩnh (Static Noise Margin - SNM) đo từ đường cong truyền đạt điện áp (VTC) hình bướm, biên độ nhiễu tĩnh ghi (Write Static Margin - WSM), biên độ nhiễu tĩnh đọc (Read Static Noise Margin - RSNM), tỷ số Cell Ratio ($CR$) và tỷ số Pull-up Ratio ($PR$).

5. Ảnh hưởng của các góc công nghệ PVT đến hoạt động của mạch được kiểm tra ở những điều kiện nào?
Mạch ô nhớ nvSRAM 7T1R được kiểm tra trên hai góc công nghệ chính trong thư viện GPDK090 là corner SS (Slow-Slow) đại diện cho trường hợp linh kiện chuyển mạch chậm nhất và corner FF (Fast-Fast) đại diện cho trường hợp chuyển mạch nhanh nhất, kết hợp khảo sát sự thay đổi của điện áp nguồn cấp $V_{DD}$ và dải nhiệt độ môi trường lên độ trễ và công suất tiêu thụ.

Kết luận

Đồ án tốt nghiệp "Thiết kế và đánh giá hiệu năng mảng ô nhớ 7T1R nvSRAM 8x8 bit" đã nghiên cứu và thiết kế hoàn chỉnh hệ thống bộ nhớ lai tĩnh không bay hơi dung lượng 64 bit trên tiến trình công nghệ GPDK 90nm bằng phần mềm Cadence Virtuoso. Nhóm tác giả đã tích hợp thành công phần tử memristor $TiO_2$ với chốt SRAM 6T truyền thống để tạo nên ô nhớ 7T1R, đồng thời triển khai đồng bộ các khối chức năng ngoại vi bao gồm bộ giải mã 3 sang 8, mạch nạp trước, mạch ghi và bộ khuếch đại cảm nhận vi sai. Kết quả mô phỏng đã chứng minh tính chính xác của chu trình ghi, lưu trữ không bay hơi khi ngắt nguồn, khôi phục dữ liệu và đọc dữ liệu, đồng thời cung cấp các đánh giá chi tiết về độ trễ, công suất tiêu thụ, biên độ ổn định và ảnh hưởng của góc công nghệ PVT. Nghiên cứu đóng góp một tài liệu tham khảo kỹ thuật tin cậy cho định hướng phát triển các kiến trúc bộ nhớ thế hệ mới phục vụ các hệ thống vi xử lý và thiết bị nhúng tiết kiệm năng lượng.

Trích đoạn nội dung tài liệu

CHƯƠNG 1: TỔNG QUAN 1.1 Tinh hinh nghiên cứu hiện nay Trong những thập kỷ qua, các loại bộ nhớ như SRAM, DRAM và bộ nhớ Flash đã được ứng dụng rộng rãi, đóng vai trò thiết yếu trong việc đáp ứng nhu cầu về dung lượng lưu trữ lớn, chi phí thấp và hiệu năng cao của các hệ thống xử lý dữ liệu [1]. Đặc biệt, SRAM là bộ nhớ có tốc độ truy cập cao và được sử dụng phổ biến trong các bộ vi xử lý, DRAM được ứng dụng trong các hệ thống lưu trữ chính, còn bộ nhớ Flash đảm nhiệm vai trò lưu trữ không bay hơi trong các thiết bị di động và hệ thống nhúng. Tuy nhiên, mỗi loại bộ nhớ trên đều tồn tại một số hạn chế. Cụ thể, SRAM có tốc độ cao nhưng dung lượng lưu trữ thấp, dễ bị mất dữ liệu khi ngắt nguồn điện và tiêu hao năng lượng đáng kể do dòng rò rỉ, đặc biệt khi công nghệ chế tạo tiến tới các kích thước transistor ngày càng nhỏ hơn.

DRAM, mặc dù dung lượng lớn hơn, nhưng có độ trễ cao hơn và yêu cầu làm mới dữ liệu liên tục, điều này gây ra mức tiêu thụ năng lượng đáng kể. Trong khi đó, bộ nhớ Flash tuy có khả năng lưu trữ không bay hơi nhưng lại có tốc độ truy cập chậm và tuổi thọ bị giới hạn bởi số lần ghi/xóa dữ liệu. Để khắc phục các hạn chế này, nhiều giải pháp đã được phát triển trong thời gian qua. Các kỹ thuật như Power Gating [2] (ngắt nguồn cấp) và Dynamic Voltage Scaling [3] (điều chỉnh điện áp động) đã được sử dụng để giảm tiêu thụ năng lượng trong SRAM.

Ngoài ra, các giải pháp mới nổi như TEI-VS [4] cũng mang đến các hướng tiếp cận khác nhằm giảm mức tiêu thụ năng lượng. Tuy nhiên, những giải pháp này chưa thể giải quyết triệt để các vấn đề liên quan đến dòng rò, dung lượng thấp và khả năng lưu trữ dữ liệu khi mất nguồn. Trong bối cảnh đó, các bộ nhớ lai kết hợp giữa SRAM và bộ nhớ không bay hơi (NVM) đã thu hút sự chú ý lớn từ cộng đồng nghiên cứu. Điển hình là bộ nhớ NVSRAM (Non-Volatile Static Random Access Memory) – loại bộ nhớ kết hợp giữa tốc độ cao của SRAM và khả năng lưu trữ không bay hơi của NVM.

21 NVSRAM không chỉ giảm tiêu thụ năng lượng ở chế độ chờ bằng cách lưu trữ dữ liệu từ các khối SRAM ít sử dụng vào NVM, mà còn mang lại khả năng cải thiện hiệu suất đọc/ghi [5][6]. Điều này làm cho NVSRAM trở thành giải pháp tiềm năng trong các hệ thống xử lý dữ liệu hiện đại. Hiện nay, nhiều kiến trúc NVSRAM đã được đề xuất, bao gồm các kiến trúc 8T2R [7], 9T2R [8] và 6T1R [9]. Mặc dù các kiến trúc này đã có những cải tiến đáng kể, chúng vẫn tồn tại một số hạn chế.

Kiến trúc 8T2R và 9T2R chiếm nhiều diện tích chip, làm tăng chi phí sản xuất và tiêu thụ năng lượng. Trong khi đó, kiến trúc 6T1R tuy tiết kiệm diện tích hơn, nhưng gặp phải các vấn đề về dòng điện ngắn mạch DC và độ ổn định của ô nhớ. Ngoài ra, các yếu tố như nhiệt độ và biến đổi điện áp cũng ảnh hưởng đáng kể đến hiệu năng và mức tiêu thụ năng lượng của NVSRAM. Những thách thức này cho thấy việc nghiên cứu các kiến trúc NVSRAM mới với diện tích nhỏ hơn, biên độ ổn định cao hơn và mức tiêu thụ năng lượng thấp hơn là một vấn đề quan trọng và cần được quan tâm.2 Tinh câp thiết của đề tài Trên thực tế, xu hướng phát triển công nghệ điện tử hiện đại đang hướng đến các thiết bị có tốc độ cao hơn, kích thước nhỏ gọn hơn và tiêu thụ năng lượng thấp hơn.

Tuy nhiên, các công nghệ bộ nhớ như SRAM, DRAM và Flash không còn đáp ứng được đầy đủ các yêu cầu này. Các hạn chế như dòng rò trong SRAM, tốc độ chậm trong Flash, và mức tiêu thụ năng lượng cao trong DRAM là những rào cản lớn trong việc nâng cao hiệu quả hoạt động của các hệ thống xử lý dữ liệu. Điều đó đặt ra nhu cầu cấp thiết phải nghiên cứu và phát triển các loại bộ nhớ mới nhằm khắc phục những nhược điểm trên. NVSRAM là một trong những giải pháp tiềm năng bởi khả năng kết hợp giữa tốc độ cao của SRAM và tính năng lưu trữ không bay hơi của NVM.

Loại bộ nhớ này không chỉ giảm tiêu thụ năng lượng ở chế độ chờ mà còn cải thiện hiệu suất tổng thể của hệ thống nhờ khả năng truy cập nhanh và tiết kiệm năng lượng hơn. Tuy nhiên, các kiến trúc NVSRAM hiện nay vẫn còn một số hạn chế, đặc biệt 22 là vấn đề diện tích lớn, biên độ ổn định thấp, và ảnh hưởng của nhiệt độ đến hiệu năng hoạt động. Trong bối cảnh đó, việc nghiên cứu và thiết kế một kiến trúc NVSRAM mới với các đặc tính vượt trội về diện tích, biên độ ổn định và khả năng tiêu thụ năng lượng thấp là một nhiệm vụ cấp thiết. Đặc biệt, việc tối ưu hóa các yếu tố như thời gian truy cập, tốc độ đọc/ghi, và mức tiêu thụ năng lượng trong các điều kiện nhiệt độ và điện áp khác nhau sẽ giúp nâng cao hiệu quả ứng dụng của NVSRAM trong thực tế.

Xuất phát từ nhu cầu này, nhóm chúng em đã chọn thực hiện đề tài “Thiết kế và đánh giá hiệu năng mảng ô nhớ 7T1R NVSRAM 8x8 bit”. Đề tài tập trung vào việc thiết kế một kiến trúc NVSRAM mới dựa trên cấu trúc 7T1R CMOS và công nghệ gpdk90nm sử dụng phần mềm Virtuoso Cadence. Ơ đề tài này nhóm tác giả sẽ trình bày những phần như sau: - Trình bày quá trình thiết kế bộ nhớ NVSRAM 7T1R 64 bit từ ô nhớ NVSRAM 7T1R. - So sánh công suất tiêu thụ giữa bộ nhớ SRAM 6T 64 bit và NVSRAM 7T1R bit, đồng thời đánh giá ảnh hưởng của nhiệt độ lên độ trễ đọc và ghi dữ liệu của cả hai loại ô nhớ.

- Phân tích độ ổn định của ô nhớ và đánh giá tác động của sự thay đổi nhiệt độ lên công suất tiêu thụ và độ trễ đọc/ghi. - Trình bày kết quả đánh giá các thông số PVT (Process, Voltage, Temperature) của ô nhớ. Kết quả nghiên cứu không chỉ đóng góp vào việc cải thiện hiệu năng của NVSRAM mà còn mở ra hướng ứng dụng mới cho loại bộ nhớ này trong các hệ thống xử lý dữ liệu hiện đại.3 Mục tiêu nghiên cứu Đề tài này được thực hiện nhằm mục tiêu: - Giới thiệu về kiến trúc của mảng ô nhớ 7T1R NVSRAM 8x8 bit. 23 - Mô phỏng quá trình ghi, đọc và khôi phục dữ liệu của mảng ô nhớ NVSRAM.

- Đo lường và phân tích thời gian truy cập, tốc độ đọc/ghi, công suất tiêu thụ, biên độ đọc và biên độ ghi trong các trạng thái hoạt động khác nhau. - So sánh hiệu năng của bộ nhớ NVSRAM thiết kế với các giải pháp bộ nhớ khác hiện có, bao gồm SRAM.4 Nhiệm vụ nghiên cứu Nghiên cứu cơ sở lý thuyết ô nhớ NVSRAM và mảng ô nhớ NVRAM. Thực hiện nghiên cứu, phân tích, xây dựng sơ đồ khối của hệ thống. Thiết kế mạch nguyên lí.

Mô phỏng, kiểm tra tính chính xác hoạt động đọc, ghi và khôi phục. Đánh giá hiệu năng của mảng ô nhớ.5 Đôi tương và phạm vi nghiên cứu 1.1 Đôi tương nghiên cứu Mảng ô nhớ nhớ 7T1R NVSRAM 8x8 bit: Kết hợp giữa các transistor CMOS và phần tử không bay hơi memritor. Các đặc tính hoạt động của mảng ô nhớ NVSRAM: Bao gồm thời gian truy cập (đọc/ghi), tốc độ đọc/ghi, mức tiêu thụ năng lượng và biên độ ổn định (read margin và write margin). Ảnh hưởng của nhiệt độ và điện áp: Phân tích sự thay đổi hiệu năng của mảng NVSRAM trong các điều kiện khác nhau về nhiệt độ và điện áp cung cấp.2 Phạm vi nghiên cứu Công nghệ: Thiết kế được thực hiện trên công nghệ gpdk90nm.

Kết quả có thể khác biệt trên các công nghệ khác. Kiến trúc: Nghiên cứu tập trung vào kiến trúc 7T1R, không bao gồm các kiến trúc NVSRAM khác như 6T1R, 8T2R, 9T2R. Kích thước mảng: Nghiên cứu giới hạn ở mảng ô nhớ 8x8 bit. Phần mềm: Sử dụng phần mềm Virtuoso Cadence để thiết kế và mô phỏng.

24 Điều kiện hoạt động: Nghiên cứu sẽ xem xét ảnh hưởng của biến đổi nhiệt độ và điện áp lên hiệu năng và độ ổn định của ô nhớ.6 Phương pháp nghiên cứu Nghiên cứu lý thuyết: Tổng quan, phân tích và tổng hợp tài liệu về bộ nhớ NVSRAM. Phân tích nguyên lý hoạt động của ô nhớ 7T1R và mảng ô nhớ, các yếu tố ảnh hưởng đến hiệu năng như thời gian truy cập, biên độ ổn định, mức tiêu thụ năng lượng, và tác động của nhiệt độ, điện áp. Nghiên cứu thực nghiệm: Sử dụng phần mềm mô phỏng để đánh giá hoạt động của mảng ô nhớ và đánh giá các thông số ở các điều kiện khác nhau. Phương pháp phân tích đánh giá: Phân tích kết quả mô phỏng của ô nhớ và mảng ô nhớ 7T1R và so sánh hiệu năng với kiến trúc SRAM 6T.7 Hạn chế của đề tài Nhóm tập chung vào nghiên cứu kiến trúc NVSRAM 7T1R 8x8 bit và mô phỏng các quá trình ghi, đọc và khôi phục dữ liệu của mảng ô nhớ.

Bên cạnh đó nhóm còn đánh giá hiệu năng của mang ô nhớ. Và để thực hiện mô phỏng nhóm đã sử dụng phần mềm Virtuoso Candence do đó kết quả mô phỏng không thể hoàn toàn chính xác và phản ánh đầy đủ hiệu suất của mạch. Để có được cái nhìn toàn diện hơn và chính xác hơn, cần thực hiện thử nghiệm thực tế để xác minh.8 Bô cục Chương 1: Tổng quan. Trong chương này, sinh viên thực hiện giới thiệu về hướng vi mạch nói chung và NVSRAM nói riêng.

Giới thiệu về tình hình nghiên cứu hiện nay, tính cấp thiết đề tài, mục tiêu nghiên cứu, nhiệm vụ nghiên cứu, đối tượng và phạm vi nghiên cứu, phương pháp nghiên cứu cũng như bố cục của đồ án. Chương 2: Cơ sở lý thuyết. Ơ chương này, sinh viên thực hiện nói về cấu tạo và các thành phần trong một bộ nhớ NVSRAM, nêu lên cụ thể các lý thuyết có liên quan và giới thiệu về phần mềm Cadence được sử dụng để thực hiện đề tài này. Chương 3: Thiết kế hệ thống.

25 Ơ chương này, sinh viên thực hiện phân tích quy trình đọc/ghi dữ liệu theo từng trường hợp cố định để đưa ra bản thiết kế hoàn chỉnh. Sau đó, ghép các thành phần lại và giải thích chức năng hoạt động của từng mạch. Chương 4: Đánh giá qua mô phỏng.