Thiết kế và đánh giá bộ Modulator trong Delta-Sigma ADC

Đồ án thiết kế và đánh giá bộ modulator trong Delta-Sigma ADC tại Đại học Sư phạm Kỹ thuật TP.HCM

• Tác giả: Lê Trường Thịnh
• Người hướng dẫn: TS. Đỗ Duy Tân
• Trường học: Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
• Chuyên ngành: Công nghệ kỹ thuật Điện tử - Viễn thông
• Đề tài: Thiết kế và đánh giá bộ Modulator trong Delta-Sigma ADC
• Loại tài liệu: Đồ án tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: Hồ Chí Minh

Tóm tắt

I. Tổng quan về thiết kế modulator trong Delta Sigma ADC tại HCMUTE

Hệ thống Delta-Sigma ADC giữ vai trò quan trọng trong kỹ thuật vi điện tử hiện đại. Cấu trúc này kết hợp kỹ thuật lấy mẫu dư và kỹ thuật định hình nhiễu lượng tử. Khối modulator là trái tim của toàn bộ cấu trúc Delta-Sigma ADC. Modulator nhận tín hiệu tương tự liên tục ở ngõ vào và tạo ra chuỗi bit số tần số cao ở ngõ ra. Nghiên cứu tại Đại học Sư phạm Kỹ thuật TP.HCM (HCMUTE) đào sâu vào kiến trúc modulator nhằm đạt độ phân giải vượt trội. Khác với kiến trúc SAR ADC hay Flash ADC truyền thống, Delta-Sigma ADC đẩy nhiễu lượng tử hóa ra khỏi dải tần số hoạt động mong muốn. Quá trình này giúp nâng cao đáng kể tỷ số tín hiệu trên nhiễu mà không đòi hỏi linh kiện tương tự có độ chính xác quá khắt khe. Các yêu cầu kỹ thuật bao gồm tính ổn định của mạch tích phân, độ méo phi tuyến thấp và khả năng hoạt động ở điện áp thấp. Nhóm nghiên cứu tại khoa Điện - Điện tử HCMUTE đã thiết lập quy trình mô phỏng toàn diện để đánh giá cấu trúc này. Đề tài mở ra hướng tiếp cận thực tiễn cho việc phát triển vi mạch tích hợp tín hiệu hỗn hợp tại Việt Nam.

1.1. Khái niệm và nguyên lý hoạt động của Delta Sigma Modulator

Bộ modulator là thành phần cốt lõi thực hiện biến đổi tín hiệu tương tự sang số trong Delta-Sigma ADC. Mạch gồm một khối trừ tín hiệu, một hoặc nhiều tầng tích phân, bộ lượng tử hóa và bộ DAC phản hồi. Bộ tích phân đóng vai trò như một bộ lọc thông thấp đối với tín hiệu vào. Ngược lại, mạch hoạt động như một bộ lọc thông cao đối với nhiễu lượng tử hóa phát sinh từ bộ so sánh. Quá trình lấy mẫu với tần số cao hơn nhiều lần tần số Nyquist được gọi là oversampling. Tỷ số lấy mẫu dư OSR càng lớn thì nhiễu rơi vào băng thông tín hiệu càng giảm. Vòng phản hồi âm liên tục cập nhật sai số giữa tín hiệu vào và giá trị lượng tử hóa. Kết quả ngõ ra là chuỗi xung điều chế mật độ xung phản ánh chính xác biên độ tín hiệu tương tự ban đầu.

1.2. So sánh ưu thế giữa Delta Sigma Modulator và SAR ADC

Cấu trúc SAR ADC hoạt động dựa trên thuật toán tìm kiếm nhị phân với một bộ so sánh đơn lẻ. SAR ADC tiêu thụ ít năng lượng và đạt hiệu suất cao ở tốc độ trung bình. Tuy nhiên, SAR ADC gặp khó khăn lớn khi tăng độ phân giải lên trên 16 bit do yêu cầu độ khớp linh kiện rất khắt khe. Ngoài ra, SAR ADC rất nhạy cảm với nhiễu môi trường và đòi hỏi bộ lọc tương tự phức tạp phía trước. Ngược lại, Delta-Sigma Modulator vượt trội về khả năng đạt độ phân giải cao lên đến 24 bit. Kỹ thuật định hình nhiễu loại bỏ sự phụ thuộc vào độ chính xác tuyệt đối của linh kiện tương tự. Sự kết hợp giữa bộ lọc số phía sau giúp Delta-Sigma ADC tối ưu băng thông cho các ứng dụng đo lường chính xác và âm thanh chất lượng cao.

II. Vấn đề phi tuyến và giới hạn của bộ modulator trong Delta Sigma ADC

Thiết kế bộ modulator trong Delta-Sigma ADC gặp nhiều rào cản kỹ thuật phức tạp. Nhiễu lượng tử hóa không phải là yếu tố duy nhất làm suy giảm chất lượng tín hiệu. Các phi tuyến tính vật lý của linh kiện bán dẫn gây ra hiện tượng méo hài và suy giảm dải động. Hiện tượng bão hòa bộ tích phân xảy ra khi biên độ tín hiệu ngõ vào vượt ngưỡng cho phép, khiến hệ thống mất ổn định. Ngoài ra, độ lệch điện áp offset và độ lợi hữu hạn của bộ khuếch đại thuật toán làm giảm hiệu quả định hình nhiễu. Trong các nghiên cứu vi mạch tại HCMUTE, sinh viên và giảng viên đối mặt với thách thức phân tích hành vi phi tuyến trong miền thời gian lẫn miền tần số. Các lỗi tuyến tính như DNL và INL thường chỉ áp dụng tốt cho ADC truyền thống. Đối với Delta-Sigma ADC, các tham số động như SNR, THD và SFDR đóng vai trò quyết định. Nếu không kiểm soát tốt lỗi phi tuyến của mạch DAC phản hồi, độ chính xác của toàn bộ hệ thống sẽ sụt giảm nghiêm trọng. Việc thiếu các mô hình toán học dự đoán chính xác nhiễu mạch cũng là trở ngại lớn trong quá trình thiết kế vật lý.

2.1. Tác động của lỗi phi tuyến và méo hài trong modulator

Lỗi phi tuyến tính là nguyên nhân chính dẫn đến méo hài trong bộ điều chế Delta-Sigma. Khi tín hiệu ngõ vào có biên độ lớn, độ dốc đáp ứng của op-amp bị hạn chế gây ra hiện tượng méo biên độ. Mạch DAC trong nhánh phản hồi nếu có sai lệch nhỏ cũng trực tiếp đưa tạp âm vào ngõ vào hệ thống mà không hề được định hình nhiễu. Hiện tượng này làm xuất hiện các sóng hài bậc cao trong phổ tần số đầu ra. Tỷ số SFDR bị suy giảm mạnh do đỉnh công suất của tần số nhiễu giả vượt ngưỡng tiêu chuẩn. Sự mất cân bằng giữa các tụ điện chuyển mạch cũng sinh ra lỗi khuếch đại điện tích. Các lỗi này biến tín hiệu điều chế sạch thành tín hiệu lẫn nhiều thành phần phổ không mong muốn.

2.2. Thách thức ổn định mạch tích phân bậc cao tại HCMUTE

Việc tăng bậc của bộ modulator giúp cải thiện đáng kể tỷ số SNR nhờ tăng độ dốc định hình nhiễu. Tuy nhiên, modulator bậc cao tiềm ẩn nguy cơ mất ổn định hệ thống nghiêm trọng. Vòng phản hồi có độ trễ pha tích lũy dễ dẫn đến dao động tự do với biên độ lớn. Tại phòng thí nghiệm HCMUTE, đề tài ghi nhận hiện tượng bộ tích phân bị tràn khi tín hiệu kích thích vượt quá giá trị thiết kế danh định. Khi hệ thống rơi vào trạng thái bão hòa, bộ điều chế mất khả năng theo dõi tín hiệu vào và không thể tự phục hồi. Việc lựa chọn hệ số tỷ lệ cho từng tầng tích phân đòi hỏi cân bằng khắt khe giữa hiệu năng và độ ổn định. Đây là bài toán kỹ thuật phức tạp đòi hỏi các giải pháp mô phỏng và bù hệ số tối ưu.

III. Phương pháp thiết kế và đánh giá bộ modulator bằng FFT tại HCMUTE

Để giải quyết các rào cản kỹ thuật, nhóm nghiên cứu tại HCMUTE dưới sự hướng dẫn của TS. Đỗ Duy Tân đã đề xuất quy trình thiết kế và kiểm thử bài bản. Phương pháp trọng tâm là sử dụng thuật toán biến đổi Fourier nhanh (FFT) trên chuỗi dữ liệu đầu ra để đánh giá đặc tính động của modulator. Chuỗi bit ngõ ra thu được từ quá trình mô phỏng miền thời gian được nhân với hàm cửa sổ thích hợp nhằm hạn chế hiện tượng rò rỉ phổ. Từ biểu đồ phổ công suất FFT, các thông số quan trọng như SFDR, SNR, SNDR và ENOB được tính toán trực tiếp với độ chính xác cao. Phương pháp này cho phép nhận diện rõ ràng nền nhiễu lượng tử hóa và các thành phần méo phi tuyến. Bên cạnh đó, mô hình hóa toán học trên MATLAB/Simulink được triển khai trước khi xây dựng sơ đồ mạch nguyên lý ở cấp độ transistor. Quy trình kiểm tra chéo giúp phát hiện sớm các điểm nghẽn về băng thông và dòng tiêu thụ. Nhờ đó, kiến trúc modulator đạt được hiệu suất tối ưu, đáp ứng đầy đủ các tiêu chuẩn kỹ thuật đặt ra trong đồ án tốt nghiệp ngành Điện tử - Viễn thông.

3.1. Ứng dụng kỹ thuật phân tích phổ FFT và hàm cửa sổ

Kỹ thuật phân tích FFT chuyển đổi chuỗi bit nhị phân miền thời gian sang phổ mật độ công suất miền tần số. Do độ dài chuỗi mẫu luôn hữu hạn, hiện tượng rò rỉ phổ xảy ra nếu không áp dụng hàm cửa sổ phù hợp. Nhóm nghiên cứu HCMUTE áp dụng cửa sổ Hann hoặc Blackman-Harris để làm mịn biên phổ. Nhờ đó, đỉnh công suất của tín hiệu ngõ vào tại tần số fin nổi bật rõ rệt so với nền nhiễu xung quanh. Phổ công suất giúp đo lường chính xác tỷ lệ công suất tín hiệu trên tổng công suất nhiễu. Phương pháp FFT cung cấp cái nhìn trực quan về hiệu quả định hình nhiễu của từng tầng mạch tích phân trong cấu trúc điều chế.

3.2. Quy trình tối ưu tham số SNDR và SFDR cho modulator

Đo lường các tham số động là bước then chốt để hoàn thiện thiết kế bộ modulator. Tỷ lệ động không có nhiễu giả SFDR được trích xuất bằng cách so sánh công suất tín hiệu chính với đỉnh sóng hài cao nhất. Tỷ số tín hiệu trên nhiễu và méo hài SNDR phản ánh chất lượng toàn diện của bộ biến đổi. Nhóm thực hiện tinh chỉnh tỷ số lấy mẫu dư OSR và tối ưu hóa hệ số khuếch đại của từng tầng tích phân. Việc bù trừ phi tuyến giúp triệt tiêu các thành phần méo bậc hai và bậc ba. Kết quả là dải động của bộ điều chế được mở rộng đáng kể mà không làm tăng công suất tiêu tán tĩnh.

IV. Đánh giá kết quả và ứng dụng thực tiễn bộ modulator của HCMUTE

Đề tài nghiên cứu bộ modulator trong Delta-Sigma ADC tại Đại học Sư phạm Kỹ thuật TP.HCM khẳng định tính khả thi của phương pháp thiết kế vi mạch tiên tiến. Kết quả phân tích phổ FFT chứng minh cấu trúc đề xuất đạt dải động rộng và mức độ định hình nhiễu vượt trội. Đồ án hoàn thành trọn vẹn các mục tiêu học thuật từ lý thuyết đến kiểm định mô phỏng chi tiết. Thành công này tạo nền tảng vững chắc cho việc ứng dụng Delta-Sigma ADC vào các hệ thống thu nhận dữ liệu công nghiệp. Đặc biệt, bộ modulator có thể tích hợp trực tiếp vào các cảm biến đo lường y sinh học, nơi đòi hỏi độ phân giải tín hiệu cực cao ở dải tần số thấp. Ngoài ra, giải pháp còn phù hợp cho các bộ xử lý âm thanh kỹ thuật số cao cấp và thiết bị đo kiểm môi trường thông minh. Sự kết hợp giữa đào tạo lý thuyết và thực hành thiết kế vi mạch tại HCMUTE cung cấp nguồn nhân lực chất lượng cao cho ngành công nghiệp bán dẫn. Hướng phát triển tiếp theo sẽ là chế tạo mẫu chip thử nghiệm và mở rộng dải thông tín hiệu cho truyền thông vô tuyến.

4.1. Ứng dụng trong thiết bị đo lường y sinh và âm thanh số

Bộ modulator trong Delta-Sigma ADC là lựa chọn lý tưởng cho các thiết bị điện tim ECG và điện não EEG. Tín hiệu y sinh thường có biên độ cực nhỏ ở dải tần số thấp và dễ bị nhiễu môi trường lấn át. Nhờ kỹ thuật định hình nhiễu và dải động cao, bộ modulator tại HCMUTE ghi lại tín hiệu sinh học với độ trung thực tuyệt đối. Trong lĩnh vực âm thanh chuyên nghiệp, cấu trúc này giúp tái tạo âm thanh chuẩn hi-res với độ méo hài cực thấp. Khả năng hoạt động ổn định ở điện áp thấp cũng giúp kéo dài tuổi thọ pin cho các thiết bị theo dõi sức khỏe đeo tay hiện đại.

4.2. Hướng nghiên cứu mở rộng vi mạch Delta Sigma tại HCMUTE

Thành công của đồ án tốt nghiệp mở ra nhiều hướng nghiên cứu mới cho bộ môn Kỹ thuật Máy tính - Viễn thông HCMUTE. Các cải tiến tiếp theo bao gồm thiết kế bộ modulator thời gian liên tục nhằm giảm tiêu thụ năng lượng và tích hợp bộ lọc chống răng cưa tự nhiên. Ngoài ra, việc ứng dụng cấu trúc MASH nhiều tầng hứa hẹn nâng cao độ phân giải mà vẫn duy trì tính ổn định tuyệt đối. Việc kết nối nghiên cứu học thuật với các phần mềm thiết kế chuẩn công nghiệp như Cadence tạo tiền đề để hiện thực hóa các dòng chip vi mạch chất lượng cao trong tương lai gần.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Trong xu thế phát triển của công nghiệp vi mạch bán dẫn phục vụ chuyển đổi số, tự động hóa và trí tuệ nhân tạo, công nghệ vi mạch tích hợp CMOS (Complementary Metal-Oxide-Semiconductor) không ngừng được thu nhỏ kích thước hình học nhằm tối ưu hóa hiệu năng và giảm thiểu năng lượng tiêu thụ. Trong các hệ thống thu nhận và xử lý tín hiệu hiện đại, phần lớn dữ liệu từ thế giới vật lý tồn tại dưới dạng tín hiệu tương tự (liên tục về biên độ và thời gian). Để có thể lưu trữ, tính toán và truyền thông hiệu quả trên các hệ thống số, bộ chuyển đổi tín hiệu tương tự sang tín hiệu số (Analog-to-Digital Converter - ADC) đóng vai trò là khối ghép nối trung gian then chốt. Trong số các cấu trúc ADC hiện hữu, kiến trúc Delta-Sigma (ΔΣ) được ứng dụng rộng rãi trong các hệ thống đòi hỏi độ phân giải cao và khả năng chống nhiễu vượt trội như thiết bị xử lý âm thanh, giao tiếp cảm biến chính xác và truyền thông không dây.

Bối cảnh thực tiễn của đề tài xuất phát từ việc kế thừa và giải quyết các hạn chế kỹ thuật trong nghiên cứu tiền nhiệm cùng tên của nhóm tác giả Đoàn Hồng Phúc – Lê Doãn Tư [1]. Ở nghiên cứu trước đó, bộ điều chế Delta-Sigma bậc 1 đã xác định được tỷ số tín hiệu trên nhiễu (SNR) và số bit hiệu dụng (ENOB), nhưng kích thước các transistor chưa được tối ưu hóa, công suất tiêu thụ của mạch so sánh còn lớn và giá trị SNR, ENOB thực tế còn chênh lệch đáng kể so với tính toán lý thuyết.

Đề tài đặt ra 4 mục tiêu và nhiệm vụ nghiên cứu cụ thể:

1. Nghiên cứu nguyên lý hoạt động, cấu trúc mạch và các kỹ thuật cốt lõi trong bộ điều chế Delta-Sigma ADC (bao gồm kỹ thuật quá lấy mẫu, lượng tử hóa và định hình nhiễu).
2. Thực hiện thiết kế chi tiết từng khối thành phần của bộ điều chế Delta-Sigma bậc 1 trên phần mềm Cadence Virtuoso sử dụng tiến trình công nghệ CMOS 90nm; tính toán và lựa chọn kích thước tối ưu (W/L) cho các transistor.
3. Thay thế và cải tiến cấu trúc mạch so sánh nhằm giảm thiểu mức tiêu thụ công suất toàn mạch.
4. Đánh giá chất lượng của bộ Modulator thông qua phân tích biến đổi Fourier nhanh (FFT), khảo sát tỷ số tín hiệu trên nhiễu (SNR), số bit hiệu dụng (ENOB), độ trễ, công suất tiêu thụ và phạm vi tần số lấy mẫu trên nhiều mức băng thông tín hiệu từ 10kHz đến 100kHz, hướng tới việc đưa các giá trị SNR và ENOB tiệm cận với lý thuyết hơn so với nghiên cứu [1].

Đối tượng nghiên cứu của đồ án là bộ điều chế (Modulator) bậc 1 trong bộ chuyển đổi Delta-Sigma ADC, bao gồm 5 khối chức năng chính: mạch khuếch đại thuật toán 2 tầng (OPAMP 2 tầng), mạch tích phân (Integrator), mạch so sánh (Comparator), mạch chốt xung nhịp (D Flip-Flop) và bộ chuyển đổi số sang tương tự 1 bit (1-bit DAC). Phạm vi nghiên cứu được thực hiện tại Bộ môn Kỹ thuật Máy tính - Viễn thông, Khoa Điện – Điện tử, Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh trong giai đoạn từ năm 2024 đến tháng 01/2025. Giới hạn kỹ thuật của đề tài tập trung hoàn toàn vào khâu mô phỏng sơ đồ nguyên lý (schematic) và phân tích tham số hoạt động trên công cụ Cadence Virtuoso với công nghệ 90nm; đề tài không thực hiện khâu thiết kế layout mặt nạ và không chế tạo chip thực tế.

Cơ sở lý thuyết và phương pháp

Khung lý thuyết của đồ án dựa trên lý thuyết xử lý tín hiệu và thiết kế vi mạch tích hợp tương tự/hỗn hợp (Analog/Mixed-Signal IC Design). Nghiên cứu phân tích 3 giai đoạn cốt lõi của quá trình chuyển đổi tương tự sang số: lấy mẫu (sampling), lượng tử hóa (quantization) và mã hóa (encoding). Trong đó, tác giả phân tích và đối chiếu 5 cấu trúc ADC phổ biến:

• SAR ADC (Successive Approximation Register): Hoạt động dựa trên thuật toán tìm kiếm nhị phân, cấu trúc phần cứng đơn giản, tiêu thụ điện năng thấp, thích hợp với độ phân giải trung bình (lên đến 18 bit) và tốc độ vừa phải trong giao diện cảm biến.
• Dual Slope ADC: Hoạt động dựa trên nguyên lý tích phân hai sườn dốc (run-up và run-down), triệt tiêu xung gai nhiễu tốt, độ chính xác cao (đạt 20 bit) nhưng tốc độ chuyển đổi chậm, chủ yếu dùng trong đồng hồ vạn năng số (DMM).
• Pipeline ADC: Áp dụng cơ chế xử lý song song theo các giai đoạn (pipelining), đạt tốc độ lấy mẫu rất cao với độ phân giải từ trung bình đến cao (đạt 16 bit), phù hợp với truyền thông không dây (LTE, 5G) và thị giác máy, nhưng có độ trễ lớn và mạch phức tạp.
• Flash ADC: Dùng mảng $2^N - 1$ bộ so sánh song song, chuyển đổi gần như tức thời (tốc độ cao nhất, độ phân giải dưới 12 bit), phù hợp với máy hiện sóng và hệ thống radar, nhưng công suất tiêu thụ và diện tích tăng theo cấp số nhân khi số bit tăng.
• Delta-Sigma ADC: Kết hợp kỹ thuật quá lấy mẫu (Oversampling) và định hình nhiễu (Noise Shaping) trong một vòng phản hồi khép kín (closed-loop), đạt độ phân giải rất cao (lên tới 32 bit), dải động lớn, triệt tiêu nhiễu vượt trội ở tần số thấp, đánh đổi bằng tốc độ chuyển đổi chậm do đòi hỏi bộ lọc giảm mẫu số phức tạp.

Về lý thuyết bộ điều chế Delta-Sigma, hệ thống sử dụng tỷ lệ quá lấy mẫu OSR (Oversampling Ratio) xác định bởi công thức: $$OSR = \frac{f_s}{2BW}$$ Trong đó $f_s$ là tần số lấy mẫu và $BW$ là băng thông tín hiệu mong muốn. Khi áp dụng mô hình nhiễu trắng ngẫu nhiên cho bộ lượng tử hóa đồng nhất có bước lượng tử $\Delta = Y_{FS} / (2^N - 1)$, công suất lỗi lượng tử hóa được mô tả qua tích phân mật độ xác suất: $$\sigma_e^2 = \frac{\Delta^2}{12}$$ Mật độ phổ công suất nhiễu lượng tử hóa trong dải tần Nyquist $[-f_s/2, +f_s/2]$ là $S_E(f) = \frac{\Delta^2}{12f_s}$. Khi áp dụng kỹ thuật quá lấy mẫu, công suất nhiễu rơi vào dải tín hiệu có ích (In-band Noise - IBN) giảm xuống: $$IBN = \frac{\Delta^2}{12 \cdot OSR}$$ Hơn nữa, khi tích hợp vòng phản hồi âm có bộ lọc vòng $H(z)$, hệ thống xác lập hàm truyền tín hiệu $STF(z) = \frac{k_q H(z)}{1 + k_q H(z)}$ và hàm truyền nhiễu $NTF(z) = \frac{1}{1 + k_q H(z)}$. Với bộ lọc vi phân bậc $L$, hàm truyền nhiễu có dạng thông cao $NTF(z) = (1 - z^{-1})^L$, giúp đẩy phần lớn năng lượng nhiễu lượng tử hóa ra ngoài băng thông có ích. Công suất nhiễu trong dải được nén mạnh theo công thức xấp xỉ: $$IBN \approx \frac{\Delta^2}{12} \frac{\pi^{2L}}{(2L + 1) OSR^{2L+1}}$$

Phương pháp nghiên cứu thực tế gồm:

• Phương pháp phân tích và tổng hợp lý thuyết mạch điện tử tương tự.
• Phương pháp mô phỏng thực nghiệm trên môi trường máy tính sử dụng phần mềm Cadence Virtuoso Spectre trên tiến trình CMOS 90nm.
• Phương pháp kiểm tra tham số động học bằng thuật toán biến đổi Fourier nhanh (FFT) trên chuỗi bit đầu ra trong miền thời gian để chiết xuất phổ công suất, SNR, ENOB, SFDR (Spurious-Free Dynamic Range) và Dynamic Range (DR).
• Phương pháp kiểm chứng độ bền nhiệt thông qua quét nhiệt độ môi trường ở 3 mốc: cực thấp (-40°C), tiêu chuẩn (27°C) và cực cao (185°C).
• Nguồn dữ liệu hoàn toàn là dữ liệu sơ đồ nguyên lý, dạng sóng điện áp, công suất tiêu thụ và kết quả xử lý FFT được xuất trực tiếp từ công cụ tính toán của Cadence.

Thiết kế và triển khai hệ thống Modulator

Bộ điều chế Delta-Sigma bậc 1 được thiết kế dưới dạng mạch vòng kín bao gồm 5 khối chức năng được ghép nối nối tiếp và hồi tiếp âm:

1. Mạch khuếch đại thuật toán 2 tầng (OPAMP 2 tầng): Được thiết kế bằng công nghệ CMOS 90nm, làm tầng khuếch đại hạt nhân cho mạch tích phân. Mạch gồm tầng vi sai ngõ vào, tầng khuếch đại trung gian và tầng đệm ngõ ra, được tính toán kích thước chiều rộng $(W)$ và chiều dài kênh dẫn $(L)$ của các transistor NMOS, PMOS để đạt độ lợi vòng hở cao và bảo đảm dự trữ pha ổn định. Khối này được đóng gói (symbol) và kiểm tra đáp ứng biên độ - pha cũng như công suất tiêu thụ ở -40°C, 27°C và 185°C.
2. Mạch tích phân (Integrator): Kết hợp giữa OPAMP 2 tầng với mạng tụ điện và điện trở hồi tiếp. Mạch đảm nhận vai trò thực thi hàm tích phân tín hiệu lỗi sai lệch giữa tín hiệu tương tự đầu vào và tín hiệu hồi tiếp tương tự từ DAC 1 bit. Mạch được đóng gói và kiểm chứng đặc tuyến truyền đạt biên độ - pha để bảo đảm hoạt động như một bộ lọc thông thấp có độ lợi rất lớn ở tần số thấp.
3. Mạch so sánh (Comparator): Đóng vai trò là bộ lượng tử hóa 1 bit. Tác giả đã thiết kế lại và cải tiến cấu trúc mạch so sánh so với nghiên cứu [1] nhằm tối ưu hóa độ nhạy, tốc độ chuyển mạch và giảm công suất tiêu thụ. Mạch thực hiện việc so sánh tín hiệu ngõ ra của bộ tích phân với mức điện áp chuẩn (0V) để đưa ra quyết định nhị phân logic mức cao hoặc mức thấp.
4. Mạch Flip-Flop D (D-FF): Nhận tín hiệu từ mạch so sánh và đồng bộ hóa việc chốt dữ liệu theo xung nhịp lấy mẫu $f_s$. Mạch đảm bảo chuỗi bit đầu ra được rời rạc hóa chính xác theo thời gian trước khi đưa ra ngõ ra của Modulator và đưa về nhánh hồi tiếp.
5. Mạch DAC 1 bit: Nhận chuỗi xung số nhị phân từ Flip-Flop D để chuyển đổi ngược thành hai mức điện áp tương tự tương ứng, sau đó cấp ngược về đầu vào để trừ với tín hiệu tương tự ban đầu $x_a(t)$.

Hệ thống hoàn chỉnh sau khi đóng gói được kích thích bởi nguồn tín hiệu hình sin ngõ vào và xung clock tần số cao, thiết lập thời gian chạy mô phỏng tổng thể là 2ms.

Nội dung chính theo từng chương

Chương 1: Giới thiệu

Chương này phác thảo tổng quan ngành công nghiệp vi mạch bán dẫn và xu hướng thu nhỏ tiến trình CMOS; khẳng định vai trò thiết yếu của việc số hóa tín hiệu tương tự trong các thiết bị viễn thông, đo lường và trí tuệ nhân tạo. Tác giả tiến hành phân tích các công trình nghiên cứu trước đó: trong nước có bài báo [2] về nguyên lý định hình nhiễu của Delta-Sigma ADC; ngoài nước có bài báo [3] thiết kế bộ Modulator bậc 1 trên CMOS 180nm đạt SNR 60dB ở băng thông 10kHz với OSR = 250. Tác giả chỉ ra lỗ hổng của đề tài tiền nhiệm [1] (Đoàn Hồng Phúc – Lê Doãn Tư) về kích thước transistor chưa tối ưu và sai lệch SNR/ENOB so với lý thuyết, từ đó xác lập mục tiêu thiết kế trên CMOS 90nm và giới hạn phạm vi đề tài ở khâu mô phỏng schematic bằng Cadence Virtuoso.

Chương 2: Cơ sở lý thuyết

Chương 2 trình bày chi tiết về quá trình chuyển đổi tín hiệu tương tự sang số gồm lấy mẫu, lượng tử hóa và mã hóa. Tác giả phân tích ưu, nhược điểm và phạm vi ứng dụng của 5 cấu trúc ADC: SAR, Dual Slope, Pipeline, Flash và Delta-Sigma. Tiếp theo, chương đi sâu vào toán học của bộ điều chế Delta-Sigma: định lý lấy mẫu Nyquist và kỹ thuật quá lấy mẫu OSR; phân tích hiện tượng chồng phổ và sự giảm tải độ phức tạp cho bộ lọc chống chồng phổ (AAF); mô hình hóa lượng tử hóa đồng nhất (Midriser và Midtread), sai số lượng tử hóa và mô hình nhiễu trắng tương đương ($e^2 = \Delta^2/12$); cơ chế định hình nhiễu qua hàm truyền nhiễu $NTF(z)$ và hàm truyền tín hiệu $STF(z)$; các chỉ số hiệu suất động gồm SNR, ENOB, SFDR, dải động DR và công suất nhiễu trong dải (IBN).

Chương 3: Thiết kế hệ thống

Chương 3 thiết lập quy trình tính toán và thiết kế sơ đồ nguyên lý cho bộ điều chế Delta-Sigma bậc 1. Tác giả tính toán chi tiết kích thước chiều rộng $(W)$ và chiều dài $(L)$ của các transistor MOS cho từng khối thành phần mạch chức năng: OPAMP 2 tầng, mạch tích phân, mạch so sánh, flip-flop D và DAC 1 bit. Chương này minh họa sơ đồ nguyên lý chi tiết, sơ đồ mạch sau khi đóng gói thành khối biểu tượng (symbol) và trình bày phương thức ghép nối các khối thành sơ đồ tổng thể của bộ Modulator bậc 1 có đường hồi tiếp âm.

Chương 4: Kết quả mô phỏng

Chương 4 là phần thực nghiệm trọng tâm, thể hiện kết quả kiểm tra toàn diện các khối mạch trên phần mềm Cadence:

• Khối OPAMP 2 tầng: Xuất đặc tuyến biên độ - pha, dạng sóng điện áp, tính toán công suất tiêu thụ tức thời và trung bình tại 3 mốc nhiệt độ (-40°C, 27°C, 185°C).
• Khối tích phân: Trình bày đặc tuyến tần số, dạng sóng ngõ ra và số liệu công suất tiêu thụ tức thời, trung bình ở -40°C, 27°C, 185°C.
• Khối so sánh, Flip-Flop D và DAC 1 bit: Kiểm tra dạng sóng xung vào/ra và đo đạc công suất tiêu thụ tức thời, trung bình.
• Bộ Modulator bậc 1 hoàn chỉnh: Kiểm tra đáp ứng dạng sóng với thời gian chạy mô phỏng 2ms; phân tích chi tiết hoạt động chuyển mạch ở chu kỳ thứ hai qua các mốc điện áp V1 (1ms) đến V6 (1.8ms); đo độ trễ hệ thống; khảo sát hoạt động tại các tần số lấy mẫu 350kHz, 400kHz và 20MHz; tính toán công suất tiêu thụ tức thời và trung bình.
• Đánh giá chất lượng qua FFT: Sử dụng công cụ Cadence trích xuất phổ FFT tại 6 mức băng thông tín hiệu (10kHz, 20kHz, 40kHz, 60kHz, 80kHz, 100kHz).
• Đánh giá cải tiến so với đề tài [1]: So sánh cấu trúc mạch so sánh mới với mạch cũ về dạng sóng và công suất; đối chiếu các chỉ số SNR, ENOB giữa thiết kế của nhóm với đề tài của Đoàn Hồng Phúc – Lê Doãn Tư và giá trị lý thuyết.

Chương 5: Kết luận và hướng phát triển

Chương 5 đúc kết toàn bộ kết quả đạt được của đề tài, khẳng định việc hoàn thành thiết kế bộ Modulator bậc 1 trên tiến trình 90nm với các chỉ số hoạt động ổn định. Tác giả nêu bật các đóng góp cá nhân về mặt tối ưu hóa kích thước transistor, hạ thấp công suất tiêu thụ của mạch so sánh và cải thiện độ chuẩn xác của SNR, ENOB. Đồng thời, chương chỉ rõ các mặt hạn chế về giới hạn phần mềm, chưa thực hiện layout và đề xuất hướng nghiên cứu tiếp theo để nâng cấp hệ thống.

Kết quả và đóng góp

Nghiên cứu đã tổng hợp các đặc tính kỹ thuật cơ bản của các dòng kiến trúc ADC trong cơ sở lý thuyết, được trích xuất trong bảng dưới đây:

Cấu trúc ADC	Ưu điểm chính	Hạn chế chính	Độ phân giải tối đa
SAR	Tiêu thụ công suất thấp, độ chính xác khá	Tốc độ lấy mẫu thấp	18 bit
Dual Slope	Độ phân giải cao, chống nhiễu vượt trội	Tốc độ chuyển đổi thấp	20 bit
Pipeline	Tốc độ chuyển đổi cao, băng thông lớn	Độ phân giải trung bình, độ trễ lớn, công suất cao	16 bit
Flash	Tốc độ chuyển đổi cực nhanh, cấu trúc đơn giản	Tiêu thụ công suất cao, độ phân giải thấp, diện tích lớn	12 bit
Delta-Sigma	Độ phân giải rất cao, ổn định, triệt nhiễu tốt	Tốc độ chuyển đổi thấp, mạch xử lý phức tạp	32 bit

Về kết quả thiết kế và đánh giá bộ Modulator bậc 1:

• Hệ thống hoạt động chính xác theo nguyên lý điều chế mật độ xung với thời gian chạy mô phỏng 2ms; dạng sóng phản hồi phân tách rõ rệt qua các mốc điện áp từ V1 (1ms) đến V6 (1.8ms).
• Mạch hoạt động ổn định trong dải tần số lấy mẫu được khảo sát từ 350kHz, 400kHz cho đến 20MHz; kiểm soát được độ trễ lan truyền của chuỗi bit ngõ ra.
• Các khối analog cốt lõi (OPAMP 2 tầng, bộ tích phân) được xác nhận duy trì độ ổn định biên độ, pha và giới hạn công suất tiêu thụ trong toàn bộ dải nhiệt độ vận hành từ -40°C đến 185°C.
• Kết quả tính toán thông qua phân tích FFT trên phần mềm Cadence ở các mức băng thông tín hiệu khác nhau (10kHz, 20kHz, 40kHz, 60kHz, 80kHz, 100kHz) cho thấy khả năng triệt tiêu nhiễu lượng tử hóa trong dải tín hiệu rất rõ ràng, đáp ứng tốt yêu cầu định hình nhiễu bậc 1.

Đóng góp so với nghiên cứu trước mà tác giả tự nêu:

• Cải tiến mạch so sánh: Nhóm đã thay thế sơ đồ nguyên lý mạch so sánh của đề tài [1] bằng cấu trúc mạch so sánh mới, giúp giảm rõ rệt công suất tiêu thụ tức thời và công suất tiêu thụ trung bình.
• Tối ưu kích thước transistor: Toàn bộ kích thước hình học $W/L$ của các transistor trong mạch OPAMP 2 tầng, mạch tích phân, bộ so sánh, D-FF và DAC 1 bit trên tiến trình 90nm được tính toán lại, khắc phục triệt để tình trạng thiếu tối ưu ở đề tài trước.
• Nâng cao chỉ số SNR và ENOB: Các kết quả đo đạc phổ FFT về tỷ số tín hiệu trên nhiễu (SNR) và số bit hiệu dụng (ENOB) của bộ Modulator mới đạt giá trị cao hơn, thu hẹp khoảng cách sai lệch và tiệm cận sát hơn với giá trị tính toán trên lý thuyết so với số liệu của Đoàn Hồng Phúc – Lê Doãn Tư [1].
• Khảo sát nhiệt độ toàn diện: Cung cấp tập dữ liệu mô phỏng chi tiết về ảnh hưởng của nhiệt độ môi trường (-40°C, 27°C, 185°C) lên công suất và đáp ứng tần số của các khối mạch chức năng.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của đồ án:

• Nghiên cứu chỉ dừng lại ở giai đoạn thiết kế sơ đồ nguyên lý (schematic) và mô phỏng chức năng trên phần mềm Cadence Virtuoso, chưa tiến hành thiết kế mặt nạ vật lý (layout) của vi mạch. Do đó, các ảnh hưởng của điện dung ký sinh, điện trở đường dây kim loại và diện tích thực tế của chip chưa được đánh giá đầy đủ.
• Đề tài chưa có điều kiện chế tạo chip vật lý (tape-out) để đo kiểm và đối chứng trên bo mạch thực nghiệm.
• Cấu trúc bộ điều chế mới dừng lại ở bậc 1. Do bậc điều chế thấp ($L=1$), khả năng nén nhiễu trong dải và dải động của hệ thống vẫn còn hạn chế so với các cấu trúc bậc cao hơn.
• Theo biên bản nhận xét và giải trình chỉnh sửa đồ án, báo cáo có tỷ lệ trùng lặp Turnitin là 24%, các công thức toán từ trang 79 đến 88 ban đầu chưa được đánh số đầy đủ và cần chuẩn hóa lại danh mục tài liệu tham khảo theo quy định học thuật.

Hướng phát triển tiếp theo:

• Tiến hành thiết kế layout hoàn chỉnh cho bộ Modulator trên công nghệ CMOS 90nm và thực hiện mô phỏng sau layout (post-layout simulation) để đánh giá chính xác tác động của các thành phần ký sinh.
• Nghiên cứu phát triển bộ điều chế Delta-Sigma lên các bậc cao hơn (bậc 2, bậc 3 hoặc cấu trúc đa tầng MASH) nhằm gia tăng độ dốc định hình nhiễu, nâng cao số bit hiệu dụng ENOB và tỷ số SNR.
• Ứng dụng cấu trúc mạch vi sai toàn phần (fully-differential) thay cho cấu trúc đơn pha để tăng cường khả năng triệt tiêu nhiễu đồng pha và loại bỏ méo hài bậc chẵn.
• Thiết kế tích hợp thêm bộ lọc số giảm mẫu (Decimation Filter) để hoàn thiện trọn vẹn một bộ chuyển đổi tín hiệu tương tự sang số Delta-Sigma ADC hoàn chỉnh.

Giá trị tham khảo

Đồ án tốt nghiệp là tài liệu tham khảo hữu ích cho sinh viên, học viên cao học và kỹ sư thuộc các chuyên ngành Công nghệ kỹ thuật Điện tử - Viễn thông, Kỹ thuật Vi mạch, Thiết kế mạch tích hợp tương tự và vi mạch tín hiệu hỗn hợp (Analog/Mixed-Signal IC Design).

Nội dung đồ án có giá trị tham khảo cụ thể ở các phần:

• Quy trình thiết kế mạch vi mạch tương tự trên Cadence Virtuoso: Cung cấp phương pháp chi tiết từ khâu lập luận cấu trúc, tính toán chọn tỷ lệ hình học $W/L$ cho transistor ở công nghệ bán dẫn 90nm đến khâu đóng gói biểu tượng linh kiện.
• Quy trình đo đạc và phân tích tham số động: Cung cấp tài liệu mẫu về cách thiết lập môi trường mô phỏng Spectre, phương pháp đo công suất tức thời/trung bình và quy trình ứng dụng công cụ biến đổi Fourier nhanh (FFT) để trích xuất các thông số chuẩn của ADC như SNR, ENOB, SFDR trên chuỗi dữ liệu đầu ra rời rạc.
• Phương pháp kiểm chứng tính ổn định nhiệt: Phương pháp quét các điểm nhiệt độ khắc nghiệt (-40°C, 27°C, 185°C) là tài liệu tham khảo hữu ích cho các nghiên cứu thiết kế mạch tương tự cần đáp ứng chuẩn công nghiệp hoặc ô tô.

Câu hỏi thường gặp

Đề tài này sử dụng công nghệ bán dẫn nào và phần mềm mô phỏng gì? Đề tài thực hiện thiết kế và mô phỏng trên tiến trình công nghệ bán dẫn CMOS 90nm, sử dụng bộ phần mềm thiết kế vi mạch chuyên dụng Cadence Virtuoso.

Bộ Modulator trong đồ án có cấu trúc bậc mấy và gồm các khối mạch nào? Hệ thống được thiết kế theo cấu trúc Modulator bậc 1, bao gồm 5 khối chức năng chính ghép thành vòng kín hồi tiếp âm: mạch OPAMP 2 tầng, mạch tích phân, mạch so sánh (lượng tử hóa 1 bit), mạch Flip-Flop D và mạch DAC 1 bit.

Điểm cải tiến kỹ thuật cốt lõi của đồ án so với nghiên cứu tiền nhiệm của Đoàn Hồng Phúc và Lê Doãn Tư [1] là gì? Tác giả đã thay đổi thiết kế của mạch so sánh bằng một cấu trúc mới nhằm hạ thấp công suất tiêu thụ; đồng thời tính toán lại kích thước $W/L$ của các transistor trên toàn bộ các khối mạch, giúp nâng cao SNR, ENOB và đưa các chỉ số này tiệm cận sát hơn với giá trị lý thuyết.

Các khối analog trong mạch được kiểm tra độ ổn định ở những mốc nhiệt độ nào? Khối OPAMP 2 tầng và mạch tích phân được mô phỏng kiểm tra đặc tuyến biên độ, đặc tuyến pha và công suất tiêu thụ ở 3 mốc nhiệt độ môi trường: nhiệt độ âm cực thấp (-40°C), nhiệt độ phòng tiêu chuẩn (27°C) và nhiệt độ cực cao (185°C).

Khóa luận này đã tiến hành thiết kế layout và chế tạo vi mạch vật lý chưa? Chưa. Khóa luận giới hạn phạm vi nghiên cứu ở việc thiết kế sơ đồ nguyên lý (schematic) và mô phỏng đánh giá hoạt động trên phần mềm Cadence Virtuoso; đề tài chưa thực hiện layout mặt nạ và chưa chế tạo thành chip bán dẫn vật lý.

Kết luận

Đồ án tốt nghiệp của sinh viên Lê Trường Thịnh và Phạm Đức Huy đã hoàn thành việc nghiên cứu nguyên lý, thiết kế chi tiết và mô phỏng đánh giá thành công bộ điều chế Delta-Sigma bậc 1 trên tiến trình công nghệ CMOS 90nm bằng phần mềm Cadence Virtuoso. Thông qua việc tính toán tối ưu kích thước transistor và cải tiến cấu trúc mạch so sánh, nhóm tác giả đã giảm thiểu mức tiêu thụ công suất và cải thiện đáng kể các chỉ số động học SNR, ENOB tiệm cận với tính toán lý thuyết. Mặc dù còn hạn chế do chưa triển khai thiết kế layout và thực nghiệm trên chip vật lý, công trình đã xây dựng được cơ sở thiết kế mạch hoàn chỉnh và cung cấp tập dữ liệu mô phỏng có giá trị cho các định hướng phát triển Delta-Sigma ADC bậc cao trong tương lai.

Trích đoạn nội dung tài liệu

CHƯƠNG 1: GIỚI THIỆU Trong chương này, nhóm sinh viên sẽ trình bày tổng quan về vi mạch bán dẫn, bộ chuyển đổi ADC, mục tiêu nghiên cứu, tình hình nghiên cứu và các nội dung sẽ thực hiện trong đề tài qua đó làm tiền đề để thực hiện các chương sau.1 Tổng quan đề tài Lĩnh vực vi mạch bán dẫn hiện nay đang có xu hướng phát triển rất mạnh mẽ để phục vụ cho quá trình chuyển đổi số, tự động hoá, đặc biệt là lĩnh vực trí tuệ nhân tạo AI. CMOS (Complementary Metal-Oxide-Semiconductor) – thành phần cơ bản cấu tạo nên chip vi mạch cũng theo đó phát triển để bắt kịp xu thế, với việc kích thước ngày càng thu nhỏ, đặc biệt là quy trình sản xuất 10nm, 5nm, 3nm… đã mang lại sự cải thiện đáng kể về kích thước của những con chip cũng như hiệu năng và năng lượng tiêu thụ. Ở đề tài của nhóm Đoàn Hồng Phúc – Lê Doãn Tư với đề tài cùng tên là “Thiết kế và đánh giá bộ Modulator trong Delta-Sigma ADC” [1]. Đối với đề tài [1] nhóm thấy bộ Modulator của nhóm bạn đã cho ra được các kết quả tỷ lệ tín hiệu trên nhiễu SNR và số bit hiệu dụng ENOB của hệ thống, tuy nhiên còn một số hạn chế là kích thước các transistor chưa tối ưu, kết quả SNR và ENOB còn chênh lệch khá nhiều so với lý thuyết.

Từ đó nhóm thực hiện lại đề tài nhằm giải quyết các vấn đề như tối ưu hệ thống nhằm tăng số bit hiệu dụng ENOB và tỷ lệ tín hiệu trên nhiễu SNR, đồng thời thay đổi các thành phần trong bộ Modulator, nhằm cải thiện hiệu suất hoạt động của bộ Modulator, giảm công suất của bộ. Đóng góp ở đề tài [1] là tối ưu các kích thước transistor, thay thế mạch so sánh và thực hiện đánh giá chi tiết từng thành phần trong bộ với từng mức nhiệt độ mô phỏng để đưa ra các kết quả SNR và ENOB tối ưu và gần với giá trị trên lí thuyết hơn. Tín hiệu ban đầu chỉ tồn tại ở dạng tương tự nhưng với sự phát triển của công nghệ cũng như sự xuất hiện của máy tính đã dẫn đến sự ra đời của tín hiệu số. Sau đó, với sự phát triển mạnh mẽ của ngành viễn thông, việc lưu trữ, xử lý và truyền dẫn thông tin ngày càng được thực hiện dưới dạng tín hiệu số.

Tuy nhiên, tín hiệu tương tự vẫn giữ vai trò quan 1 trọng trong những ứng dụng đặc thù nhờ cung cấp độ phân giải lớn và thể hiện được các hiện tượng vật ví một cách tự nhiên hơn. Tín hiệu tương tự là tín hiệu liên tục có dạng sóng biến đổi theo thời gian và có thể nhận được nhiều giá trị. Trong khi đó, tín hiệu số là dạng tín hiệu rời rạc, không liên tục và thường được biểu diễn bằng các xung có giá trị nhị phân là “0” và “1”. Ưu điểm của tín hiệu tương tự là khả năng thể hiện thông tin chính xác hơn tín hiệu số.

Tuy nhiên, tín hiệu tương tự dễ bị ảnh hưởng của nhiễu bởi các yếu tố từ môi trường dẫn đến sai lệch về thông tin. Trong khi đó tín hiệu số cho khả năng chống nhiễu tốt hơn rất nhiều so với tín hiệu tương tự. Tín hiệu tương tự với giá trị vô hạn gây khó khăn trong việc lưu trữ và xử lý dữ liệu trên máy tính vì vậy cần phải chuyển đổi sang những giá trị hữu hạn hơn để dễ dàng trong việc lưu trữ và xử lý. Vì cậy cần phải có bộ chuyển đổi tín hiệu tương tự sang tín hiệu số để phục vụ công việc đó.1: Dạng sóng tín hiệu tương tự Hình 1.