Bối cảnh và vấn đề nghiên cứu

Trong xu thế phát triển của công nghệ số hóa và Internet vạn vật (IoT), lĩnh vực công nghệ bán dẫn và thiết kế vi mạch tích hợp (IC) giữ vai trò nền tảng cho sự phát triển của hệ thống máy tính cũng như các thiết bị điện tử thông minh. Nhu cầu về các vi mạch có tốc độ xử lý cao, kích thước siêu nhỏ và tiêu thụ năng lượng thấp ngày càng trở nên cấp thiết, đặc biệt trên các thiết bị di động như điện thoại thông minh hay máy tính xách tay nhằm kéo dài tuổi thọ pin. Quá trình thu nhỏ kích thước bóng bán dẫn để gia tăng mật độ tích hợp đang diễn ra mạnh mẽ thông qua các tiến trình sản xuất tiên tiến, tiêu biểu như quy trình 2nm (SF2Z) và 4nm (SF4U) của Samsung, hoặc công nghệ 2nm (N2) và System-on-Wafer (SoW) của TSMC.

Trong các bộ vi xử lý hiện đại, hơn một nửa số lượng bóng bán dẫn được dành riêng cho các khối lưu trữ dữ liệu, trong đó bộ nhớ truy cập ngẫu nhiên tĩnh (SRAM) chiếm phần lớn diện tích bộ nhớ đệm (cache) nhờ ưu điểm tốc độ truy xuất nhanh và không cần chu kỳ làm mới. Tuy nhiên, kiến trúc ô nhớ SRAM 6T truyền thống bộc lộ những giới hạn lớn khi hoạt động ở mức điện áp thấp:

  • Khả năng chống nhiễu khi đọc (RSNM) suy giảm, dễ dẫn đến hiện tượng đảo lộn dữ liệu khi truy xuất.
  • Đòi hỏi các mạch sạc trước (pre-charge) đưa các đường bit (BL, BLB, RBL) lên mức điện áp nguồn trước mỗi thao tác đọc, làm gia tăng diện tích vi mạch, tiêu tốn công suất động và tăng độ trễ truy xuất.
  • Cấu trúc cổng đơn truyền thống không cho phép thực hiện thao tác đọc và ghi dữ liệu cùng một thời điểm.

Để giải quyết các thách thức trên, đề tài khóa luận "Thiết kế và đánh giá bộ nhớ SRAM 8T cổng kép 1024 bit" do sinh viên Nguyễn Minh Danh và Hoàng Hữu Chánh thực hiện dưới sự hướng dẫn của ThS. Lê Minh Thành tại Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh (tháng 12/2024) tập trung vào các mục tiêu cụ thể:

  1. Nghiên cứu, phân tích nguyên lý hoạt động và mô phỏng các cấu trúc ô nhớ SRAM phổ biến gồm: 6T, 8T thông thường, 9T, 10T và 8T cổng kép (Dual Port 8T - D8T).
  2. Đo đạc và đánh giá các chỉ số kỹ thuật về độ trễ lan truyền, độ dự trữ nhiễu và công suất tiêu thụ của từng cấu trúc ô nhớ trên phần mềm mô phỏng, từ đó lựa chọn cấu trúc tối ưu.
  3. Thiết kế và kiểm tra chức năng các khối mạch ngoại vi phục vụ bộ nhớ, bao gồm mạch ghi (write driver), mạch khuếch đại cảm nhận đọc (sense amplifier), và hệ thống giải mã địa chỉ hàng.
  4. Tích hợp hoàn chỉnh mảng bộ nhớ SRAM dung lượng 1024 bit (kích thước 32 hàng x 32 cột) sử dụng ô nhớ 8T cổng kép và đánh giá toàn diện hoạt động đọc, ghi, cùng khả năng đọc/ghi đồng thời.

Đối tượng nghiên cứu của đồ án là các cấu trúc ô nhớ SRAM CMOS và các mạch ngoại vi phụ trợ. Phạm vi nghiên cứu giới hạn ở việc thiết kế sơ đồ nguyên lý (schematic) và mô phỏng hoạt động điện động học dựa trên công nghệ bán dẫn CMOS 90nm thông qua phần mềm chuyên dụng Cadence Virtuoso. Đề tài không thực hiện thiết kế layout hình học vi mạch, chế tạo mẫu vật lý hay kiểm thử sau đóng gói.

Cơ sở lý thuyết và phương pháp

Khung lý thuyết và mô hình tính toán

Đồ án xây dựng nền tảng dựa trên lý thuyết vi mạch bán dẫn và lý thuyết mạch số CMOS chuyên sâu:

  • Phân loại bộ nhớ bán dẫn: Hệ thống hóa sự khác biệt giữa bộ nhớ chỉ đọc (ROM, PROM, EPROM, EEPROM, FLASH) và bộ nhớ truy cập ngẫu nhiên (RAM). Phân tích cấu trúc SRAM sử dụng mạch chốt lật song ổn định (bistable latch) tạo bởi cặp biến đổi đảo ghép chéo, duy trì trạng thái logic mà không cần nạp lại định kỳ như DRAM.
  • Mô hình tính toán độ trễ tín hiệu: Độ trễ lan truyền được xác định tại mốc 50% biên độ điện áp giữa tín hiệu vào và tín hiệu ra theo công thức: $$t_{PD} = \frac{t_{PHL} + t_{PLH}}{2}$$ Trong đó $t_{PHL}$ là thời gian trễ khi ngõ ra chuyển từ mức cao xuống mức thấp, và $t_{PLH}$ là thời gian trễ khi ngõ ra chuyển từ mức thấp lên mức cao. Tốc độ chuyển mạch tại các sườn xung được tính dựa trên thời gian cạnh lên $t_r$ (từ 20% đến 80%) và cạnh xuống $t_f$ (từ 80% đến 20% giá trị ổn định): $$t_{rf} = \frac{t_r + t_f}{2}$$
  • Mô hình công suất tiêu thụ trong mạch CMOS: Công suất tức thời được tính bởi $p(t) = u(t) \cdot i(t)$, và công suất trung bình trong chu kỳ $T$ được xác định theo tích phân: $$P_{avg} = \frac{1}{T} \int_{0}^{T} p(t) dt$$ Công suất tổng cộng bao gồm hai thành phần chính:
    1. Công suất động: Gồm công suất chuyển mạch nạp/xả tụ điện dung tại các nút mạch ($P_{switching}$) và công suất tổn hao do dòng ngắn mạch ($P_{shortcircuit}$) khi cả kênh pMOS và nMOS cùng dẫn tạm thời.
    2. Công suất tĩnh: Xuất hiện do các dòng rò khi transistor ở trạng thái ngắt (OFF), bao gồm dòng rò dưới ngưỡng ($I_{sub}$), dòng rò qua lớp điện môi cực cổng ($I_{gate}$), dòng rò tiếp giáp p-n phân cực ngược ($I_{junct}$) và dòng xung đột trạng thái ($I_{contention}$).

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp mô phỏng điện tử thực nghiệm trên máy tính (EDA simulation):

  • Xây dựng mô hình nguyên lý mức transistor (transistor-level schematic) cho từng loại ô nhớ và từng khối mạch chức năng.
  • Ứng dụng công nghệ tiến trình CMOS 90nm của Cadence Virtuoso để thiết lập các phân tích tín hiệu quá độ (transient analysis) và dòng điện một chiều (DC analysis).
  • Kiểm chứng dạng sóng logic và tính toán định lượng các giá trị thời gian trễ, công suất tiêu thụ trung bình ở các chế độ hoạt động khác nhau (ghi bit "0", ghi bit "1", đọc bit "0", đọc bit "1", đọc/ghi đồng thời).

Thiết kế và triển khai

Hệ thống bộ nhớ SRAM 8T cổng kép được triển khai thông qua các khối chức năng cụ thể:

1. Ô nhớ SRAM 8T cổng kép (D8T)

Ô nhớ bao gồm 8 transistor CMOS được phân chia thành hai cụm mạch chức năng tách biệt:

  • Khối lưu trữ: Bốn transistor (M1, M2, M3, M4) ghép chéo tạo thành hai bộ đảo ngược chiều để khóa trạng thái logic tại hai nút $Q$ và $QB$.
  • Cổng ghi: Transistor truy cập nMOS M5 nối nút $Q$ với đường bit ghi (BL), được điều khiển trực tiếp bởi đường chọn từ ghi (WL). Quá trình ghi không cần đường bit đảo (BLB) và không yêu cầu nạp trước đường bit.
  • Cổng đọc độc lập: Gồm ba transistor M6, M7 và M8. Trong đó, M7 (pMOS) và M8 (nMOS) tạo thành cổng đảo đọc nối giữa đường bit đọc (RBL) và đất. Transistor nMOS M6 hoạt động như một công tắc truyền dẫn nối giữa nút lưu trữ $QB$ và cực cổng của cặp M7-M8, được điều khiển bởi đường chọn từ đọc (RL). Khi kích hoạt đọc, dữ liệu từ $QB$ được truyền qua M6 để điều khiển M7-M8 xuất trạng thái ra đường ra đọc (R_O). Nhờ cấu trúc này, quá trình đọc không can thiệp vào điện áp tại nút lưu trữ chính, loại bỏ nguy cơ làm đảo trạng thái ô nhớ và cho phép đọc/ghi đồng thời.
Tín hiệu điều khiển Trạng thái hoạt động Cơ chế chuyển mạch trong ô nhớ D8T
$\text{WL}=1, \text{BL}=1$ Ghi bit "1" M5 dẫn, đưa mức cao vào $Q$, kích hoạt M4 kéo $QB$ xuống đất; M1 dẫn giữ $Q$ ở mức $V_{DD}$.
$\text{WL}=1, \text{BL}=0$ Ghi bit "0" M5 dẫn, đưa mức thấp vào $Q$, kích hoạt M3 kéo $QB$ lên $V_{DD}$; M2 dẫn giữ $Q$ ở mức mass.
$\text{RL}=1, \text{RBL}=1, Q=0 (QB=1)$ Đọc bit "0" M6 dẫn, truyền mức cao từ $QB$ kích hoạt M8 dẫn, kéo ngõ ra R_O xuống mass (xuất bit "0").
$\text{RL}=1, \text{RBL}=1, Q=1 (QB=0)$ Đọc bit "1" M6 dẫn, truyền mức thấp từ $QB$ kích hoạt M7 dẫn, kéo ngõ ra R_O lên $V_{DD}$ (xuất bit "1").
$\text{WL}=1, \text{RL}=1, \text{RBL}=1$ Đọc và ghi đồng thời Cổng ghi cập nhật nút $Q$ qua M5 trong khi cổng đọc trích xuất dữ liệu qua M6-M7-M8 độc lập.

2. Khối mạch ghi (Write Driver)

Mạch ghi có nhiệm vụ nhận tín hiệu cho phép ghi (WE) và dữ liệu đầu vào (DATA) để cấp dòng điều khiển nạp/xả đường bit BL. Mạch gồm 8 transistor (M1 đến M8):

  • Khi $\text{WE} = 0$: M5 và M8 ở trạng thái ngắt, ngắt kết nối đường BL, giữ nguyên trạng thái trước đó.
  • Khi $\text{WE} = 1$: M2 kích hoạt cho phép M5 và M8 dẫn. Dữ liệu từ DATA qua cặp cổng đảo M3-M4 sẽ kích hoạt M6 kéo BL lên nguồn $V_{DD}$ (nếu $\text{DATA}=1$) hoặc kích hoạt M7 kéo BL xuống đất (nếu $\text{DATA}=0$).

3. Khối mạch khuếch đại cảm nhận (Sense Amplifier)

Được cấu tạo từ cấu trúc khuếch đại pMOS, khối tiếp nhận tín hiệu từ đường ra R_O của ô nhớ. Khi thực hiện truy xuất dữ liệu từ các mảng nhớ lớn, biên độ tín hiệu đọc thường bị suy giảm do điện dung ký sinh. Mạch khuếch đại pMOS tiếp nhận tín hiệu R_O, thực hiện khuếch đại dòng/áp và đảo trạng thái để cung cấp tín hiệu logic chuẩn xác tại ngõ ra OUT.

4. Khối giải mã địa chỉ hàng 5 sang 32

Bộ giải mã địa chỉ nhận 5 bit đầu vào ($I_0, I_1, I_2, I_3, I_4$) và một chân cho phép (EN) để kích hoạt 1 trong 32 đường hàng (từ WL0 đến WL31):

  • Thiết kế phân tầng được ghép nối từ một khối giải mã 2 sang 4 và bốn khối giải mã 3 sang 8.
  • Khối giải mã 2 sang 4 tiếp nhận 2 bit địa chỉ cao ($I_3, I_4$) để tạo ra 4 tín hiệu kích hoạt chọn một trong bốn bộ giải mã 3 sang 8.
  • Bộ giải mã 3 sang 8 được chọn sẽ tiếp nhận 3 bit địa chỉ thấp ($I_0, I_1, I_2$) để kích hoạt chính xác một đường ngõ ra lên mức logic cao khi chân EN tích cực.

5. Tích hợp mảng bộ nhớ 1024 bit

Mảng nhớ tổ chức theo cấu trúc ma trận 32 hàng x 32 cột:

  • Gồm 1024 ô nhớ 8T cổng kép liên kết chặt chẽ.
  • Tích hợp 2 bộ giải mã 5 sang 32 riêng biệt: một bộ giải mã địa chỉ ghi (WA) điều khiển các đường WL, và một bộ giải mã địa chỉ đọc (RA) điều khiển các đường RL/RBL.
  • Các đường bit ghi BL được điều khiển bởi 32 khối mạch ghi tương ứng theo cột; các ngõ ra đọc R_O được nối về 32 khối khuếch đại đọc.

Nội dung chính theo từng chương

Chương 1: Tổng quan

Chương 1 khái quát bối cảnh ngành công nghiệp vi mạch bán dẫn toàn cầu, tập trung vào cuộc đua thu nhỏ tiến trình công nghệ của các tập đoàn công nghệ lớn như Intel, Samsung và TSMC. Nội dung làm rõ vai trò của bộ nhớ SRAM trong cấu trúc bộ đệm vi xử lý, phân tích những nhược điểm cố hữu của kiến trúc 6T truyền thống (đặc biệt là yêu cầu sạc trước và sự bất ổn định khi đọc ở điện áp thấp). Từ đó, chương xác định mục tiêu nghiên cứu, phạm vi mô phỏng trên công nghệ 90nm của đề tài và trình bày bố cục tổng thể của báo cáo.

Chương 2: Cơ sở lý thuyết

Nội dung chương 2 phân loại chi tiết các loại bộ nhớ bán dẫn (RAM, ROM và các biến thể). Chương đi sâu vào kiến trúc cơ bản của bộ nhớ SRAM bao gồm mảng ô nhớ, khối sạc trước, khối mạch ghi, khối giải mã và khối khuếch đại đọc. Ngoài ra, chương 2 thiết lập các cơ sở toán học để tính toán độ trễ lan truyền ($t_{PD}$), thời gian sườn chuyển mạch ($t_{rf}$), cùng các cơ chế tiêu tán công suất trong vi mạch CMOS bao gồm công suất động (chuyển mạch, ngắn mạch) và công suất tĩnh (các dòng rò rỉ). Ba chế độ tiêu thụ năng lượng của chip gồm chế độ hoạt động, chế độ chờ và chế độ ngủ cũng được định nghĩa rõ ràng.

Chương 3: Thiết kế hệ thống

Chương 3 trình bày các yêu cầu thiết kế kỹ thuật của hệ thống bộ nhớ SRAM 1 bit và mảng 1024 bit. Tác giả phân tích chi tiết sơ đồ nguyên lý và cơ chế hoạt động của 5 cấu trúc ô nhớ SRAM: 6T, 8T, 9T, 10T và 8T cổng kép (D8T). Chương mô tả chi tiết sơ đồ khối và nguyên lý chuyển mạch của khối mạch ghi (8 transistor), khối mạch khuếch đại pMOS, cùng phương pháp ghép nối bộ giải mã phân tầng 5 sang 32 từ các khối 2 sang 4 và 3 sang 8. Sơ đồ kết nối liên kết toàn diện mảng nhớ 32x32 được xây dựng hoàn chỉnh nhằm đảm bảo khả năng hoạt động đồng bộ.

Chương 4: Kết quả mô phỏng

Chương 4 trình bày các kết quả thực nghiệm mô phỏng trên phần mềm Cadence Virtuoso:

  • Mô phỏng và kiểm chứng dạng sóng hoạt động đọc/ghi của từng loại ô nhớ (6T, 8T, 9T, 10T, D8T).
  • Tổng hợp, đối chiếu các thông số độ trễ lan truyền và công suất tiêu thụ giữa các cấu trúc, minh chứng cho việc lựa chọn ô nhớ D8T là phương án tối ưu.
  • Kiểm tra chức năng dạng sóng của các khối ngoại vi: mạch ghi, mạch khuếch đại cảm nhận và mạch giải mã 5 sang 32.
  • Kiểm thử toàn diện hoạt động của ô nhớ D8T 1 bit và mảng hoàn chỉnh SRAM D8T 1024 bit, chứng minh khả năng thực thi chính xác các chu kỳ ghi dữ liệu, đọc dữ liệu và thao tác đọc/ghi đồng thời tại các mức điện áp và nhiệt độ hoạt động khác nhau.

Chương 5: Kết luận và hướng phát triển

Chương tổng kết các kết quả đạt được so với mục tiêu ban đầu của đồ án, chỉ ra các mặt hạn chế còn tồn tại do giới hạn về mặt thời gian và công cụ, đồng thời đề xuất các định hướng nghiên cứu tiếp theo để hoàn thiện thiết kế vi mạch trong tương lai.

Kết quả và đóng góp

1. Kết quả kỹ thuật đạt được

  • Thiết kế và mô phỏng thành công 5 cấu trúc ô nhớ SRAM (6T, 8T, 9T, 10T, D8T) trên tiến trình 90nm, ghi nhận đầy đủ dạng sóng chuyển mạch logic trong các trạng thái đọc bit "0", đọc bit "1", ghi bit "0" và ghi bit "1".
  • Phân tích và chứng minh thực nghiệm cơ chế cách ly đường đọc của cấu trúc 8T cổng kép: việc sử dụng cổng đọc riêng (M6-M7-M8) loại bỏ hoàn toàn sự phụ thuộc vào mạch nạp trước (pre-charge) đường bit trong chu kỳ đọc, giúp giảm độ trễ đọc và loại trừ nhiễu tác động lên các nút lưu trữ $Q, QB$.
  • Xác minh thành công tính năng đọc và ghi đồng thời trên ô nhớ D8T: trong cùng một chu kỳ thời gian khi đường WL kích hoạt ghi bit mới, nếu đường RL và RBL đồng thời ở mức tích cực, dữ liệu thời gian thực được trích xuất chính xác ra ngõ ra R_O mà không gây xung đột logic.
  • Thiết kế hoàn chỉnh và xác nhận dạng sóng hoạt động logic của hệ thống giải mã phân tầng 5 sang 32, mạch ghi điều khiển mức logic và mạch khuếch đại đọc pMOS.
  • Tích hợp thành công mảng bộ nhớ SRAM 1024 bit (32x32), thực thi chính xác các chu kỳ truy xuất dữ liệu theo địa chỉ hàng/cột trên môi trường Cadence Virtuoso.

2. Đóng góp của đề tài

  • Cung cấp dữ liệu so sánh có hệ thống về độ trễ và công suất tiêu thụ giữa các cấu trúc ô nhớ SRAM đa transistor (từ 6T đến 10T) trên cùng một thư viện công nghệ 90nm.
  • Đề xuất và hiện thực hóa thành công cấu trúc SRAM 8T cổng kép tối ưu hóa cho các hệ thống xử lý tốc độ cao, giải quyết triệt để bài toán thắt cổ chai về thời gian nạp trước bitline của các kiến trúc SRAM truyền thống.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế

  • Toàn bộ kết quả của đồ án dừng lại ở mức mô phỏng sơ đồ nguyên lý (schematic level) trên phần mềm Cadence Virtuoso, chưa tiến hành thiết kế bố trí mặt bằng hình học vi mạch (Physical Layout).
  • Chưa thực hiện kiểm tra quy tắc thiết kế (DRC) và đối chiếu sơ đồ nguyên lý với layout (LVS).
  • Chưa thực hiện mô phỏng sau thiết kế layout (post-layout simulation) để đánh giá đầy đủ tác động của các thành phần điện dung, điện trở ký sinh trên đường dây kim loại và các biến đổi quy trình sản xuất (process variations).
  • Chưa tiến hành chế tạo thử nghiệm phần cứng trên tấm wafer bán dẫn (silicon fabrication) và kiểm thử thực tế đóng gói.

Hướng nghiên cứu tiếp

  • Triển khai thiết kế layout hoàn chỉnh cho ô nhớ 8T cổng kép và toàn bộ mảng bộ nhớ 1024 bit cùng các khối giải mã, khuếch đại ngoại vi trên phần mềm Virtuoso Layout Suite.
  • Tiến hành đóng gói kiểm tra luật DRC, LVS và trích xuất ký sinh (PEX) nhằm đánh giá chính xác độ suy hao tín hiệu và độ trễ thực tế sau layout.
  • Nghiên cứu mở rộng dung lượng bộ nhớ lên các kích thước lớn hơn (như 4Kb, 16Kb, 64Kb) kết hợp kỹ thuật phân khối (banking) và giải mã cột.
  • Thử nghiệm chuyển đổi thiết kế sang các tiến trình công nghệ bán dẫn nhỏ hơn (như 65nm, 45nm, hoặc công nghệ FinFET) để tối ưu hóa hơn nữa diện tích và hiệu suất năng lượng.

Giá trị tham khảo

Đồ án là tài liệu tham khảo kỹ thuật hữu ích đối với:

  • Sinh viên chuyên ngành Công nghệ Kỹ thuật Máy tính, Kỹ thuật Điện tử - Viễn thông và Thiết kế Vi mạch đang học tập các học phần về thiết kế VLSI, thiết kế mạch tích hợp số và bộ nhớ bán dẫn.
  • Người làm đề tài nghiên cứu hoặc khóa luận tốt nghiệp liên quan đến tối ưu hóa cấu trúc ô nhớ SRAM tốc độ cao, tiêu thụ công suất thấp.

Các nội dung có giá trị tham khảo chuyên sâu bao gồm:

  • Thiết kế nguyên lý chi tiết của ô nhớ SRAM 8T cổng kép và cơ chế thực thi đọc/ghi đồng thời không cần mạch sạc trước.
  • Phương pháp luận xây dựng bộ giải mã phân tầng 5 sang 32 ghép từ các khối giải mã cơ bản 2 sang 4 và 3 sang 8.
  • Cấu trúc mạch ghi và mạch khuếch đại pMOS tích hợp trong giao tiếp mảng nhớ.

Câu hỏi thường gặp

1. Điểm khác biệt mấu chốt giữa ô nhớ SRAM 8T cổng kép (D8T) và ô nhớ SRAM 6T truyền thống là gì?
Ô nhớ SRAM 6T dùng chung 2 transistor truy cập (M5, M6) cho cả thao tác đọc và ghi, yêu cầu sạc trước hai đường BL và BLB lên mức cao trước khi đọc. Trong khi đó, SRAM D8T bổ sung cổng đọc riêng biệt (M6, M7, M8) được điều khiển bởi đường RL và RBL, tách rời hoàn toàn quá trình đọc khỏi các nút lưu trữ $Q, QB$. Thiết kế này loại bỏ sự cần thiết của mạch sạc trước trong chu kỳ đọc và cho phép thực hiện thao tác đọc và ghi đồng thời.

2. Cấu trúc mạch ghi (Write Driver) trong đồ án hoạt động như thế nào khi chân cho phép WE ở mức thấp và mức cao?
Khi $\text{WE} = 0$, hai transistor M5 và M8 ngắt hoàn toàn, cô lập đường bit BL và giữ nguyên trạng thái logic trước đó mà không phụ thuộc vào tín hiệu DATA. Khi $\text{WE} = 1$, transistor M2 kích hoạt làm M5 và M8 dẫn; lúc này nếu $\text{DATA} = 0$, mạch kích hoạt M7 kéo BL xuống đất; nếu $\text{DATA} = 1$, mạch kích hoạt M6 kéo BL lên nguồn $V_{DD}$.

3. Khối giải mã địa chỉ 5 sang 32 của bộ nhớ được thiết kế theo cấu trúc nào?
Bộ giải mã 5 sang 32 được thiết kế phân tầng bằng cách ghép nối một bộ giải mã 2 sang 4 với bốn bộ giải mã 3 sang 8. Hai bit địa chỉ cao ($I_3, I_4$) được đưa vào bộ giải mã 2 sang 4 để chọn một trong bốn bộ 3 sang 8. Ba bit địa chỉ thấp ($I_0, I_1, I_2$) đi vào các bộ giải mã 3 sang 8 để kích hoạt chính xác một đường trong tổng số 32 đường ra (WL0 đến WL31).

4. Tại sao đồ án sử dụng thêm khối mạch khuếch đại pMOS ở ngõ ra đọc?
Khi kết nối các ô nhớ thành mảng dung lượng lớn (32x32), điện dung ký sinh trên các đường dẫn làm suy giảm biên độ tín hiệu đọc xuất ra từ chân R_O. Mạch khuếch đại pMOS đóng vai trò như một mạch cảm nhận (sense amplifier) giúp khuếch đại dòng/áp, đảo lại trạng thái logic và chuẩn hóa mức tín hiệu số rõ ràng tại ngõ ra OUT.

5. Đồ án đã thực hiện bước thiết kế layout vật lý và chế tạo chip thực tế hay chưa?
Chưa. Theo giới hạn nghiên cứu được công bố rõ trong đồ án, toàn bộ nội dung nghiên cứu chỉ dừng lại ở bước thiết kế sơ đồ nguyên lý mạch (schematic) và chạy mô phỏng kiểm chứng chức năng trên phần mềm Cadence Virtuoso ở tiến trình 90nm; không bao gồm thiết kế layout hình học, chế tạo tấm bán dẫn hay kiểm thử vật lý.

Kết luận

Khóa luận tốt nghiệp của sinh viên Nguyễn Minh Danh và Hoàng Hữu Chánh đã hoàn thành việc nghiên cứu, thiết kế và đánh giá hệ thống bộ nhớ SRAM 1024 bit sử dụng cấu trúc ô nhớ 8T cổng kép trên tiến trình công nghệ CMOS 90nm. Thông qua việc phân tích so sánh với các cấu trúc 6T, 8T, 9T và 10T trên môi trường Cadence Virtuoso, đề tài đã chứng minh được ưu thế của cấu trúc D8T trong việc loại bỏ mạch sạc trước đường bit, giảm độ trễ và hỗ trợ thao tác đọc/ghi đồng thời ổn định. Toàn bộ các khối ngoại vi gồm mạch ghi, mạch khuếch đại đọc và bộ giải mã phân tầng 5 sang 32 đều được tích hợp đồng bộ và kiểm chứng hoạt động chính xác ở mức mô phỏng nguyên lý.