Thiết kế mạch tạo điện áp tham chiếu sử dụng kỹ thuật bù nhiệt độ không tuyến tính bằng công nghệ CMOS 90nm

Đồ án thiết kế mạch tạo điện áp tham chiếu bù nhiệt không tuyến tính CMOS 90nm - ĐH SPKT TP.HCM

• Tác giả: Đặng Ngọc Huy
• Người hướng dẫn: PGS.TS. Võ Minh Huân
• Trường học: Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh
• Chuyên ngành: Công nghệ kỹ thuật máy tính
• Đề tài: Thiết kế mạch tạo điện áp tham chiếu sử dụng kỹ thuật bù nhiệt độ không tuyến tính bằng công nghệ CMOS 90nm
• Loại tài liệu: Đồ án tốt nghiệp
• Năm xuất bản: 2025
• Địa điểm: Hồ Chí Minh

Tóm tắt

I. Tổng quan mạch tạo điện áp tham chiếu CMOS 90nm HCMUTE

Mạch tạo điện áp tham chiếu là khối chức năng cơ bản trong các hệ thống vi mạch tương tự và tín hiệu hỗn hợp. Khối này cung cấp một mức điện áp chuẩn ổn định cao. Điện áp đầu ra không bị biến động bởi nhiệt độ môi trường, dao động nguồn cung cấp và sự sai lệch quy trình chế tạo. Đồ án tốt nghiệp tại Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh (HCMUTE) tập trung phát triển mạch điện áp tham chiếu trên tiến trình CMOS 90nm. Công nghệ CMOS 90nm mang lại nhiều ưu thế vượt trội về mật độ tích hợp và tốc độ chuyển mạch. Tuy nhiên, kích thước kênh dẫn thu nhỏ làm tăng các hiệu ứng kênh ngắn và dòng rò. Điều này gây khó khăn cho việc duy trì điện áp tham chiếu chính xác. Nghiên cứu tại HCMUTE giải quyết thách thức này bằng kiến trúc Bandgap Reference cải tiến. Mạch tích hợp kỹ thuật bù nhiệt tiên tiến để triệt tiêu các thành phần phi tuyến. Hệ thống duy trì mức tham chiếu ổn định trong toàn bộ dải nhiệt độ làm việc chuẩn công nghiệp. Thiết kế đáp ứng các yêu cầu khắt khe của bộ chuyển đổi dữ liệu và hệ thống quản lý năng lượng hiện đại. Kết quả nghiên cứu khẳng định tính khả thi của giải pháp trong vi mạch bán dẫn nano.

1.1. Vai trò của điện áp tham chiếu trong vi mạch tương tự

Điện áp tham chiếu đóng vai trò quyết định đến độ chính xác của toàn hệ thống xử lý tín hiệu. Trong các bộ biến đổi ADC và DAC, điện áp chuẩn xác định trực tiếp kích thước bước lượng tử. Mọi sai số điện áp đều làm suy giảm tỷ số tín hiệu trên nhiễu (SNR) và độ phân giải hiệu dụng (ENOB). Các hệ thống quản lý năng lượng như bộ ổn áp LDO cũng phụ thuộc hoàn toàn vào mạch tham chiếu. Một điện áp chuẩn biến thiên theo nhiệt độ sẽ gây mất ổn định nguồn cấp nội vi mạch. Do đó, thiết kế mạch tham chiếu có hệ số nhiệt độ cực thấp là mục tiêu cốt lõi trong thiết kế vi mạch tương tự. Cấu trúc mạch phải kháng nhiễu nguồn và thích ứng linh hoạt với sự thay đổi môi trường.

1.2. Xu hướng ứng dụng tiến trình bán dẫn CMOS 90nm

Tiến trình CMOS 90nm đánh dấu bước chuyển mình quan trọng của ngành công nghiệp vi mạch bán dẫn. Công nghệ này cung cấp sự cân bằng tối ưu giữa diện tích chip, chi phí gia công và tần số làm việc. Điện áp hoạt động danh định giảm xuống mức khoảng 1V đến 1.2V. Mức điện áp nguồn thấp hạn chế đáng kể khoảng dao động điện áp khả dụng của các tầng khuếch đại. Các transistor hiệu ứng trường gặp phải hiện tượng biến điệu độ dài kênh và biến thiên điện áp ngưỡng nghiêm trọng. Thiết kế mạch Bandgap trên nút công nghệ 90nm đòi hỏi các cấu trúc bù trừ cải tiến. Kỹ sư phải kiểm soát nghiêm ngặt các tham số ký sinh để bảo toàn độ tuyến tính và độ tin cậy của toàn mạch.

II. Phân tích trôi nhiệt phi tuyến ở mạch điện áp tham chiếu 90nm

Mạch tạo điện áp tham chiếu Bandgap truyền thống dựa trên nguyên lý bù trừ nhiệt độ bậc một. Mạch cộng điện áp tỷ lệ thuận nhiệt độ tuyệt đối (PTAT) với điện áp tỷ lệ nghịch nhiệt độ tuyệt đối (CTAT). Điện áp CTAT hình thành từ tiếp giáp base-emitter (VBE) của transistor lưỡng cực (BJT). Điện áp PTAT sinh ra từ hiệu điện áp base-emitter (ΔVBE) của hai BJT có mật độ dòng khác nhau. Ở nhiệt độ phòng, VBE có hệ số nhiệt âm xấp xỉ -1.5 mV/K. Ngược lại, ΔVBE mang hệ số nhiệt dương. Việc cân bằng hai thành phần này giúp triệt tiêu hệ số nhiệt bậc một tại một điểm nhiệt độ xác định. Tuy nhiên, điện áp VBE chứa thành phần phi tuyến dạng T*ln(T). Mối quan hệ vật lý này tạo ra độ cong điện áp hình parabol ở hai đầu dải nhiệt độ. Mạch bù tuyến tính thông thường không thể xử lý sai số bậc cao này. Hệ số nhiệt độ của mạch truyền thống thường bị giới hạn quanh mức 20 đến 50 ppm/°C. Trên tiến trình CMOS 90nm, ảnh hưởng của điện trở ký sinh và sai lệch kênh ngắn khiến độ trôi điện áp trở nên trầm trọng hơn.

2.1. Bản chất vật lý của sự biến thiên nhiệt độ trong mối nối p n

Điện áp tiếp giáp p-n phụ thuộc chặt chẽ vào nhiệt độ thông qua điện áp nhiệt và dòng bão hòa ngược. Điện áp nhiệt VT tỷ lệ thuận với nhiệt độ tuyệt đối T theo hệ số k/q. Ngược lại, dòng bão hòa ngược IS tăng mạnh theo hàm mũ khi nhiệt độ gia tăng. Sự gia tăng mật độ hạt dẫn thiểu số phá vỡ tính ổn định của dòng khuếch tán. Phương trình VBE chứa đại lượng suy giảm bề rộng vùng cấm Eg(T) và thông số dịch chuyển hạt dẫn. Các yếu tố này kết hợp tạo nên một hàm phi tuyến tính phức tạp. Ở nhiệt độ cao, tốc độ suy giảm của VBE biến thiên phi tuyến rõ rệt. Do đó, các mô hình xấp xỉ tuyến tính đơn giản không còn duy trì được độ chính xác yêu cầu.

2.2. Hạn chế của kỹ thuật bù nhiệt bậc một truyền thống

Kỹ thuật bù nhiệt bậc một chỉ triệt tiêu đạo hàm bậc nhất của điện áp đầu ra theo nhiệt độ. Kết quả là hệ số nhiệt độ chỉ bằng không tại đúng một giá trị nhiệt độ danh định duy nhất. Khi nhiệt độ môi trường lệch xa điểm cân bằng, điện áp tham chiếu sụt giảm nhanh chóng. Đồ thị đáp ứng điện áp tạo ra dạng vòm úp đặc trưng với sai lệch biên độ đáng kể. Trong các ứng dụng đo lường chuẩn xác cao, độ cong nhiệt độ này gây ra sai số vượt ngưỡng chấp nhận. Ngoài ra, sự phân tán quy trình công nghệ trong tiến trình 90nm làm điểm cực trị bị trôi lệch. Do đó, việc áp dụng kỹ thuật bù phi tuyến bậc cao là điều kiện bắt buộc để đạt hiệu năng tối ưu.

III. Phương pháp bù nhiệt không tuyến tính cho mạch CMOS 90nm

Kỹ thuật bù nhiệt không tuyến tính hay còn gọi là kỹ thuật bù độ cong (curvature compensation). Phương pháp này giải quyết triệt để thành phần nhiệt bậc cao của điện áp tiếp giáp base-emitter. Mạch bổ sung một thành phần dòng điện hiệu chỉnh phi tuyến vào nút cộng của cấu trúc Bandgap cơ bản. Dòng điện bù này có đặc tính biến thiên phi tuyến theo nhiệt độ, thường biểu diễn dưới dạng hàm bậc hai T^2 hoặc hàm số mũ. Ở dải nhiệt độ thấp hoặc nhiệt độ rất cao, dòng hiệu chỉnh tự động kích hoạt để bù đắp phần suy giảm của điện áp VBE. Cấu trúc mạch thiết kế trên tiến trình CMOS 90nm sử dụng mạng gương dòng điện và cặp vi sai phân cực đặc biệt. Mạch tạo ra dòng bù phi tuyến chính xác mà không làm gia tăng đáng kể diện tích vi mạch và công suất tiêu thụ tĩnh. Việc tích hợp dòng bù bậc cao làm phẳng đường cong nhiệt độ của điện áp tham chiếu đầu ra. Hệ số nhiệt độ (TC) của mạch cải thiện vượt bậc, đạt mức dưới 5 ppm/°C trên toàn dải nhiệt từ -40°C đến 125°C. Cấu trúc khuếch đại thuật toán tích hợp kỹ thuật triệt tiêu điện áp lệch dòng (offset cancellation). Nhờ vậy, độ ổn định điện áp duy trì hoàn hảo trước các tác động bất lợi của nguồn cấp và công nghệ chế tạo.

3.1. Nguyên lý tạo dòng bù nhiệt độ bậc cao

Cơ chế bù độ cong dựa trên việc tổng hợp các dòng điện phụ thuộc nhiệt độ có quy luật khác nhau. Mạch sử dụng các transistor BJT hoạt động ở các mức mật độ dòng không cân bằng. Sự chênh lệch điện áp điều khiển tầng gương dòng sinh ra dòng phi tuyến tương ứng với thành phần T*ln(T). Ở nhiệt độ phòng, thành phần dòng bù giữ ở mức tối thiểu để không ảnh hưởng đến điểm cân bằng ban đầu. Khi nhiệt độ vượt ngưỡng giới hạn, dòng bù tăng dần để bổ trợ cho sự sụt giảm điện thế tiếp giáp. Dòng điện tổng hợp đi qua điện trở tải tạo ra điện áp đầu ra phẳng. Đáp ứng nhiệt độ thu được có nhiều điểm cực trị thay vì duy nhất một điểm như mạch cổ điển.

3.2. Quy trình thiết kế và tối ưu linh kiện trên Cadence Virtuoso

Quy trình thiết kế mạch triển khai trên phần mềm môi trường thiết kế Cadence Virtuoso với PDK CMOS 90nm. Quá trình bắt đầu từ việc tính toán tỷ lệ kích thước W/L của các transistor MOS và tỷ số diện tích phát Emitter của BJT. Bước tiếp theo là mô phỏng điểm làm việc một chiều DC để thiết lập dòng phân cực tối ưu. Mô phỏng quét tham số nhiệt độ phân tích biến thiên điện áp trên dải từ -40°C đến 125°C. Kỹ thuật mô phỏng Monte Carlo được thực hiện nhằm kiểm tra độ nhạy của mạch trước hiện tượng sai lệch quy trình và bất đối xứng linh kiện. Các khối điện trở đa tinh thể cũng được căn chỉnh giá trị cẩn thận nhằm giảm thiểu sai số layout ký sinh sau đóng gói.

IV. Kết luận và ứng dụng mạch tạo điện áp tham chiếu HCMUTE

Đồ án tốt nghiệp tại Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh đã thiết kế thành công mạch tạo điện áp tham chiếu bù nhiệt không tuyến tính trên công nghệ CMOS 90nm. Các kết quả mô phỏng cho thấy sự cải thiện đáng kể về các chỉ số hiệu năng quan trọng. Hệ số nhiệt độ của mạch đạt mức tối ưu dưới 4.5 ppm/°C trong dải nhiệt độ rộng từ -40°C đến 125°C. Bên cạnh đó, mạch thể hiện tỷ lệ khử điện áp nguồn (PSRR) vượt trội trên -65 dB ở tần số thấp. Điều này đảm bảo điện áp ngõ ra miễn nhiễm với nhiễu đường nguồn cấp điện. Mức tiêu thụ công suất tĩnh của toàn mạch được kiểm soát ở mức micro-watt, phù hợp cho các thiết bị di động tiết kiệm năng lượng. Nghiên cứu mang lại giá trị ứng dụng cao cho ngành công nghiệp thiết kế vi mạch trong nước. Thiết kế này sẵn sàng tích hợp vào các chip hệ thống (SoC) đòi hỏi độ chính xác cao như bộ chuyển đổi ADC công nghiệp và cảm biến y sinh. Đề tài mở ra tiềm năng thương mại hóa và định hướng phát triển các kỹ thuật bù thông minh trên các tiến trình bán dẫn tiên tiến hơn như FinFET.

4.1. Khả năng tích hợp vào các vi hệ thống SoC và cảm biến

Điện áp tham chiếu chất lượng cao là nền tảng cốt lõi của các vi hệ thống tích hợp SoC hiện đại. Khối mạch này cung cấp mức điện áp chuẩn tin cậy cho các cảm biến nhiệt độ, cảm biến áp suất và mạch thu phát RF. Độ ổn định cao giúp giảm thiểu nhu cầu hiệu chuẩn sau đóng gói linh kiện, qua đó cắt giảm chi phí sản xuất thương mại. Nhờ diện tích chiếm dụng nhỏ trên công nghệ CMOS 90nm, mạch dễ dàng bố trí cạnh các khối analog nhạy cảm. Cấu trúc mạch bù không tuyến tính bảo đảm tín hiệu không bị méo hài do biến đổi nhiệt độ cục bộ của chip. Đây là ưu điểm quyết định sự sống còn của các thiết bị giám sát y tế và thiết bị đo công nghiệp.

4.2. Định hướng hoàn thiện và mở rộng trên công nghệ tiên tiến

Đề tài mở ra tiềm năng lớn để tiếp tục nâng cấp trên các công nghệ bán dẫn thế hệ mới. Hướng nghiên cứu tiếp theo sẽ tập trung ứng dụng kỹ thuật bù nhiệt độ kỹ thuật số (digital trimming) kết hợp chuyển mạch thông minh. Giải pháp này giúp triệt tiêu hoàn toàn sự sai lệch giữa các mẻ chế tạo wafer thực tế. Ngoài ra, việc mở rộng cấu trúc sang công nghệ FinFET dưới 22nm hứa hẹn tối ưu điện áp nguồn xuống dưới 0.5V. Việc thay thế điện trở thụ động bằng điện trở chuyển mạch kênh dẫn giúp thu nhỏ đáng kể diện tích chip silicon. Những bước tiến này sẽ đưa thiết kế vi mạch tại Việt Nam tiếp cận tiêu chuẩn thương mại quốc tế trong tương lai gần.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Điện áp tham chiếu đóng vai trò quyết định trong các hệ thống vi mạch tương tự và tín hiệu hỗn hợp, đóng vai trò tạo mức điện áp chuẩn ổn định trước những dao động của nguồn cung cấp, nhiệt độ hoạt động và nhiễu môi trường. Trong các bộ chuyển đổi tương tự - số (ADC), độ chính xác của điện áp tham chiếu quy định trực tiếp độ phân giải và dung sai chuyển đổi; một sai lệch nhỏ ở cấp độ millivolt có thể dẫn đến sai số lớn trong các hệ thống thiết bị y tế (máy đo nhịp tim, máy đo đường huyết, thiết bị chẩn đoán hình ảnh), hệ thống cảm biến công nghiệp và các ứng dụng hàng không vũ trụ vốn đòi hỏi vận hành trong điều kiện môi trường từ -55°C đến 150°C.

Yếu tố gây mất ổn định lớn nhất đối với mạch tham chiếu là sự biến thiên nhiệt độ. Điện áp tiếp giáp base-emitter ($V_{BE}$) của transistor lưỡng cực (BJT) giảm khoảng 2 mV/°C nhưng có đặc tính phi tuyến phức tạp; đồng thời, điện áp ngưỡng ($V_{TH}$) của transistor MOSFET cũng dịch chuyển xấp xỉ -1,5 mV/°C cùng các hiệu ứng bậc cao. Các mạch tham chiếu Bandgap cổ điển chỉ áp dụng kỹ thuật bù tuyến tính bậc một (kết hợp dòng tỷ lệ thuận với nhiệt độ tuyệt đối - PTAT và dòng tỷ lệ nghịch với nhiệt độ tuyệt đối - CTAT), dẫn đến việc không thể triệt tiêu thành phần cong phi tuyến của $V_{BE}$, hạn chế độ chính xác nhiệt độ. Mặt khác, các giải pháp bù nhiệt độ tiên tiến như bù phân đoạn (segmented compensation), bù cong bậc cao hay kỹ thuật ghép phần tử động (DEM) thường làm tăng diện tích silic từ 3 đến 5 lần, kéo dài thời gian khởi động từ vài millisecond đến hàng trăm millisecond và làm tăng chi phí chế tạo.

Từ thực tiễn đó, đồ án xác định 3 mục tiêu nghiên cứu cụ thể:

1. Thiết kế mạch tạo điện áp tham chiếu sử dụng kỹ thuật bù nhiệt độ không tuyến tính trên công nghệ CMOS 90nm, đảm bảo sự cân bằng giữa độ ổn định điện áp trên dải nhiệt độ rộng, mức tiêu thụ công suất thấp, diện tích mạch và thời gian khởi động.
2. Sử dụng phần mềm chuyên dụng Cadence Virtuoso để mô phỏng, kiểm tra và đánh giá toàn diện hoạt động của mạch trước và sau khi áp dụng kỹ thuật bù nhiệt độ không tuyến tính cũng như trong quá trình khởi động mạch, bao gồm phân tích ảnh hưởng của biến thiên quy trình công nghệ (corner), điện áp nguồn và nhiệt độ (PVT).
3. Thực hiện tính toán chi tiết và có hệ thống các bước thiết kế vi mạch, bao gồm phương pháp xác định kích thước transistor, điểm phân cực hoạt động, các thông số thiết kế trọng yếu và nguyên tắc điều chỉnh linh kiện.

Đối tượng nghiên cứu của đồ án là mạch tạo điện áp tham chiếu Bandgap ứng dụng kỹ thuật bù nhiệt độ không tuyến tính. Phạm vi nghiên cứu giới hạn ở cấp độ sơ đồ nguyên lý (schematic) và phân tích mô phỏng trên nền tảng công nghệ CMOS 90nm thông qua công cụ Cadence Virtuoso; đề tài không bao gồm việc thiết kế layout hình học vật lý, không chế tạo chip thực tế (tape-out) và không thử nghiệm đo đạc trên phần cứng vật lý. Báo cáo ghi nhận mức độ trùng lặp văn bản là 7%.

Cơ sở lý thuyết và phương pháp

Cơ sở lý thuyết

Đồ án xây dựng nền tảng lý thuyết vi mạch bán dẫn dựa trên các mô hình vật lý và cấu trúc mạch analog kinh điển:

• Công nghệ CMOS và FinFET: So sánh đặc tính của cấu trúc CMOS phẳng truyền thống (với các hiện tượng kênh ngắn và dòng rò khi thu nhỏ kích thước) và cấu trúc 3D FinFET (tăng cường khả năng kiểm soát kênh dẫn của cổng cực Gate, giảm thiểu dòng rò).
• Vật lý năng lượng băng cấm (Bandgap energy): Năng lượng băng cấm $E_g$ của chất bán dẫn (đối với silic $E_g \approx 1{,}12\text{ eV}$) và mối liên hệ với nồng độ hạt mang điện nội sinh $n_i$ qua biểu thức: $$n_i = 5{,}38 \times 10^{15} \cdot T^{3/2} \exp\left(-\frac{E_g}{2kT}\right)\quad (\text{cm}^{-3})$$
• Bộ khuếch đại thuật toán Cascode gấp (Folded-Cascode Opamp): Cấu trúc sử dụng cặp vi sai đầu vào PMOS nhằm mở rộng dải điện áp đầu vào/đầu ra, hạn chế tình trạng xếp chồng điện áp của cấu trúc Telescopic. Độ dẫn truyền vi sai đạt $G_m = g_{m1}$ và biên độ dao động đỉnh - đỉnh cực đại đạt: $$V_{DD} - (|V_{OD7}| + |V_{OD9}| + V_{OD3} + V_{OD5})$$
• Đáp ứng tần số và ổn định hệ thống hồi tiếp: Ứng dụng quy tắc xấp xỉ Bode xác định vị trí cực tần số $f_{pole} = 1 / (2\pi R_j C_j)$ và băng thông -3dB của tầng khuếch đại $\omega = 1 / (R_D C_L)$. Đánh giá độ ổn định của hệ thống hồi tiếp âm kín vòng $H_{cl}(s) = H(s) / (1 + K H(s))$ thông qua tiêu chuẩn dao động Barkhausen ($|K H(j\omega_1)| = 1$ và $\angle K H(j\omega_1) = -180^\circ$). Để đảm bảo hệ thống không phát sinh dao động, tần số giao cắt độ lợi phải nhỏ hơn tần số giao cắt pha ($\omega_{GX} < \omega_{PX}$), đồng thời độ lợi pha (Phase Margin - PM) cần đạt xấp xỉ $60^\circ$ theo công thức: $$\text{PM} = \angle H(\omega_{GX}) + 180^\circ$$
• Lý thuyết nguồn dòng phụ thuộc nhiệt độ:
  • Thành phần CTAT khai thác điện áp tiếp giáp $V_{BE}$ của BJT. Từ phương trình dòng bão hòa $I_S = b T^{4+m} \exp(-E_g / kT)$ với hệ số dịch chuyển $m \approx -3/2$, đạo hàm của $V_{BE}$ theo nhiệt độ được xác định: $$\frac{\partial V_{BE}}{\partial T} = \frac{V_{BE} - (4+m)V_T - E_g/q}{T}$$ Ở nhiệt độ phòng ($300\text{ K}$), với $V_{BE} \approx 750\text{ mV}$, hệ số nhiệt độ đạt xấp xỉ $-1{,}5\text{ mV/K}$ (và có thể đạt $-1{,}9\text{ mV/K}$ với các transistor kích thước lớn, mật độ dòng thấp).
  • Thành phần PTAT được tạo từ hiệu điện áp base-emitter giữa hai transistor hoạt động ở các mật độ dòng khác nhau ($\Delta V_{BE} = V_T \ln(N)$).
• Kỹ thuật bù nhiệt độ không tuyến tính và trimming: Ứng dụng thành phần dòng phi tuyến (như hàm bậc hai hoặc logarit) để triệt tiêu độ cong nhiệt độ bậc cao của $V_{BE}$, kết hợp mạng điện trở kỹ thuật số (digital trimming) để hiệu chỉnh sai số sau sản xuất và phân tích tỷ số khử nhiễu nguồn cấp (PSRR).

Phương pháp nghiên cứu

Nghiên cứu áp dụng phương pháp thiết kế kỹ thuật tương tự kết hợp mô phỏng định lượng:

• Phương pháp phân tích - tổng hợp lý thuyết: Khảo cứu các công trình khoa học quốc tế về mạch Bandgap, phân loại các cơ chế bù nhiệt độ (tuyến tính, bù cong, bù phân đoạn, điều chế chopper, dòng dưới ngưỡng subthreshold).
• Phương pháp thiết kế và mô phỏng trên phần mềm chuyên dụng: Toàn bộ sơ đồ nguyên lý được hiện thực trên công cụ Cadence Virtuoso sử dụng thư viện tiến trình (PDK) CMOS 90nm. Quá trình thiết kế đi từ tính toán lý thuyết kích thước transistor ($W/L$), điện áp overdrive và giá trị điện trở sang thiết lập mô phỏng kiểm chứng.
• Nguồn dữ liệu thực nghiệm: Dữ liệu thu thập từ các phép đo kiểm mô phỏng DC (quét nhiệt độ và điện áp nguồn), AC (đáp ứng biên độ - pha, PSRR), Transient (quá trình khởi động nguồn), Corner (kiểm tra các góc biến thiên quy trình công nghệ) và phân tích thống kê ngẫu nhiên Monte-Carlo.

Thiết kế và kiểm tra mô phỏng hệ thống

Hệ thống mạch tạo điện áp tham chiếu được thiết kế hoàn chỉnh thông qua việc tích hợp các khối chức năng tương tự, thực hiện bằng công nghệ CMOS 90nm:

Khối chức năng	Mục tiêu kỹ thuật	Giải pháp thiết kế
Mạch phân cực (Bias Block)	Thiết lập dòng và áp phân cực tĩnh cho toàn hệ thống	Xác định tỉ lệ kích thước transistor theo Bảng 1 trong tài liệu
Mạch khuếch đại thuật toán (Opamp)	Đảm bảo cân bằng điện áp nút và độ lợi vòng lặp cao	Cấu trúc Folded-Cascode đầu vào PMOS, đầu ra đơn, biên độ dao động rộng
Mạch khởi động (Startup Circuit)	Kéo mạch ra khỏi điểm làm việc không dòng (trạng thái tắt)	Mạch chuyển mạch tự ngắt khi hệ thống đạt điểm cân bằng tĩnh
Lõi tham chiếu Bandgap cơ bản	Tạo điện áp tham chiếu bậc một từ tổng PTAT và CTAT	Sử dụng cặp BJT PNP kết hợp mạng điện trở để tổng hợp dòng điện
Khối bù nhiệt độ không tuyến tính	Triệt tiêu sai số phi tuyến bậc cao của điện áp $V_{BE}$	Tích hợp nhánh dòng phụ thuộc phi tuyến vào nút tổng hợp điện áp
Mạch Trimming sau sản xuất	Hiệu chỉnh sai số do biến thiên quy trình chế tạo	Mạng điện trở phân đoạn điều khiển số, chuyển đổi sang điện trở đơn vị

Quy trình kiểm tra và mô phỏng được thực hiện trên môi trường Cadence Virtuoso theo các bước:

1. Mô phỏng DC và quét nhiệt độ (DC Temperature Sweep): Kiểm tra sự biến thiên của dòng $I_{PTAT}$, dòng $I_{CTAT}$ và điện áp ngõ ra $V_{REF}$ trên dải nhiệt độ khảo sát trước và sau khi kích hoạt nhánh bù nhiệt không tuyến tính.
2. Mô phỏng AC và kiểm tra độ ổn định: Khảo sát đáp ứng biên độ - pha của khối Folded-Cascode Opamp và toàn bộ mạch kín vòng; xác định tần số cắt, tần số giao cắt độ lợi $\omega_{GX}$, tần số giao cắt pha $\omega_{PX}$ và kiểm tra độ lợi pha (Phase Margin) nhằm đảm bảo tiêu chuẩn chống tự dao động.
3. Mô phỏng đáp ứng quá độ (Transient): Kiểm tra tính năng của mạch khởi động; theo dõi thời gian thiết lập điện áp đầu ra từ khi cấp nguồn $V_{DD}$ đến khi điện áp đạt giá trị danh định ổn định.
4. Mô phỏng PSRR: Đánh giá tỷ số khử nhiễu nguồn cấp của mạch trong cả miền tần số (Frequency-domain PSR) và miền thời gian (Time-domain transient ripple).
5. Mô phỏng độ tin cậy và biến thiên công nghệ: Phân tích góc biến thiên quy trình (Corner setup), phân tích thống kê Monte-Carlo để đánh giá độ phân tán của điện áp ngõ ra dưới tác động của sai lệch đúc chip, và mô phỏng hiệu chỉnh mạch Trimming trong trường hợp tham số lệch xấu nhất (worst-case).

Nội dung chính theo từng chương

Chương 1: Giới thiệu

Chương 1 thiết lập bức tranh tổng quan về vai trò của nguồn điện áp tham chiếu trong các hệ thống vi mạch tương tự và hỗn hợp hiện đại (ADC, BMS, thiết bị y tế, công nghiệp, hàng không vũ trụ). Tác giả tổng hợp, phân tích ưu nhược điểm của 11 công trình nghiên cứu tiêu biểu:

• Nghiên cứu mạch Bandgap bậc một thông thường bỏ qua tính phi tuyến của $V_{BE}$ [1].
• Các giải pháp nâng cao độ chính xác nhiệt độ dưới 20 ppm/°C như bù cong bậc cao, DEM và trimming đa điểm [2].
• Mạch bù nhiệt độ phân đoạn kết hợp bù cong bậc cao đạt sai số 2 ppm/°C [3].
• Mạch Bandgap ứng dụng trong BMS tích hợp DEM và hủy offset [4].
• Mạch Bandgap chế độ dòng sử dụng hàm phi tuyến $PTAT^2$ và logic điều khiển [5].
• Kỹ thuật điều chế Chopper Stabilization với xung nhịp trên 10 kHz triệt tiêu nhiễu nhấp nháy 1/f [6].
• Mạch Bandgap vùng dưới ngưỡng cho IoT công suất siêu thấp [7].
• Mạch Bandgap hoạt động dưới 1V [8].
• Các cấu trúc trimming bù sai số hàm mũ [9], trimming đơn điểm đạt dung sai 0,15% từ -40°C đến 125°C [10], và mạch tự động trimming đạt PSRR 90 dB với công suất 54 µW [11].

Từ việc chỉ ra hạn chế của các phương pháp trước (diện tích tăng gấp 3–5 lần, thời gian khởi động kéo dài hàng trăm millisecond), chương này xác lập mục tiêu, giới hạn đề tài, đối tượng, phạm vi nghiên cứu và bố cục tổng thể của đồ án tốt nghiệp.

Chương 2: Cơ sở lý thuyết

Chương 2 trình bày toàn bộ các nguyên lý vật lý bán dẫn và lý thuyết vi mạch nền tảng:

• Khái niệm công nghệ CMOS và FinFET, phân tích cấu trúc kênh dẫn và khả năng điều khiển dòng rò.
• Cơ chế năng lượng băng cấm $E_g$ và mật độ hạt mang điện nội sinh $n_i$ trong chất bán dẫn silic.
• Kiến trúc bộ khuếch đại Folded-Cascode: sơ đồ nửa mạch tín hiệu nhỏ, phương trình độ dẫn truyền $G_m = g_{m1}$, biểu thức trở kháng ra và biên độ điện áp đỉnh - đỉnh.
• Cơ sở đáp ứng tần số: mô hình cực - zero, hàm truyền $H(s)$, định luật Bode và phương pháp xác định cực thông qua tích điện trở - điện dung nút ($f_{pole} = 1 / (2\pi R_j C_j)$).
• Lý thuyết hồi tiếp âm: hàm truyền vòng kín, giảm độ nhạy độ lợi, mở rộng băng thông, cải thiện độ tuyến tính và tiêu chuẩn dao động Barkhausen. Thiết lập điều kiện ổn định của mạch thông qua tần số giao cắt ($\omega_{GX} < \omega_{PX}$) và chỉ số độ lợi pha (Phase Margin) đạt tối thiểu $60^\circ$.
• Cơ chế hình thành dòng phụ thuộc nhiệt: chứng minh giải tích hệ số nhiệt âm của $V_{BE}$ ($\partial V_{BE}/\partial T \approx -1{,}5\text{ mV/K}$ ở 300 K) đại diện cho dòng CTAT, nguyên lý hình thành dòng PTAT từ mối nối bán dẫn.
• Tổng quan nguyên lý mạch Bandgap cơ bản, nguyên lý hoạt động của khối mạch khởi động (Startup circuit), kỹ thuật bù nhiệt độ không tuyến tính, cơ chế trimming số sau sản xuất và tỷ số khử nhiễu nguồn cung cấp (PSRR).

Chương 3: Thiết kế mạch tham chiếu điện áp

Chương 3 đi sâu vào quá trình tính toán, lựa chọn tham số và xây dựng sơ đồ nguyên lý cho từng khối chức năng:

• Thiết lập yêu cầu kỹ thuật tổng thể cho hệ thống vi mạch tham chiếu trên công nghệ CMOS 90nm.
• Tính toán và thiết kế bộ khuếch đại thuật toán Folded-Cascode: lựa chọn kích thước transistor ($W/L$) cho cặp vi sai đầu vào, gương dòng Cascode và các nhánh phân cực (dữ liệu cụ thể tại Bảng 1, Bảng 2 và Bảng 3).
• Thiết kế mạch khởi động: xác định kích thước transistor nhằm đảm bảo kích hoạt hệ thống thoát khỏi điểm cân bằng không dòng (trạng thái tắt), thông số chi tiết trình bày tại Bảng 4.
• Thiết kế lõi tham chiếu điện áp cơ bản: mô phỏng xác định điện áp $V_{BE}$, giá trị điện trở $R_0$, kết hợp với mạch khởi động (tham số tại Bảng 5).
• Thiết kế mạch tham chiếu tích hợp kỹ thuật bù nhiệt độ không tuyến tính: hoàn thiện sơ đồ nguyên lý mạch hoàn chỉnh nhằm bổ sung thành phần dòng bù cong.
• Thiết kế khối trimming sau sản xuất: chuyển đổi các giá trị điện trở lý thuyết thành mạng điện trở đơn vị thực tế (layout view) và xác định thông số mạng chuyển mạch trimming (Bảng 6 và Bảng 8).

Chương 4: Kết quả mô phỏng

Chương 4 công bố và đánh giá các kết quả mô phỏng thu được trên phần mềm Cadence Virtuoso:

• Kết quả kiểm tra bộ khuếch đại Folded-Cascode: phân tích chế độ phân cực tĩnh DC, đáp ứng thời gian transient và đáp ứng tần số AC (tổng hợp tại Bảng 8).
• Kết quả mô phỏng khối khởi động: kiểm chứng quá trình thiết lập dòng điện và ngắt mạch khởi động khi hệ thống ổn định.
• Kết quả mô phỏng mạch tham chiếu cơ bản: đồ thị các thành phần dòng $I_{PTAT}$ và $I_{CTAT}$ khi chưa bù nhiệt độ.
• Kết quả mô phỏng mạch tham chiếu áp dụng kỹ thuật bù nhiệt độ không tuyến tính: kiểm chứng dạng sóng dòng điện $I_{PTAT}$ và $I_{CTAT}$ sau bù; đánh giá sự cải thiện của điện áp ngõ ra $V_{REF}$ trên dải nhiệt độ; phân tích độ ổn định vòng kín, đáp ứng PSRR trên miền tần số và miền thời gian, kiểm tra khoảng điện áp cấp nguồn $V_{DD}$; đánh giá sai lệch quy trình đúc chip qua mô phỏng Corner và mô phỏng thống kê Monte-Carlo.
• Kết quả mô phỏng khối trimming: kiểm tra khả năng hiệu chỉnh điện áp tham chiếu trong kịch bản lệch linh kiện xấu nhất (worst-case). Đồ án tổng hợp toàn bộ các thông số đạt được và so sánh hiệu quả tại Bảng 9.

Chương 5: Kết luận và hướng phát triển

Chương 5 tóm lược các kết quả chính đã hoàn thành trong khuôn khổ đồ án, đối chiếu với các mục tiêu ban đầu; đồng thời chỉ rõ các điểm giới hạn của đề tài và đề xuất định hướng nghiên cứu tiếp theo cho vi mạch tham chiếu.

Kết quả và đóng góp

Kết quả chính

• Xây dựng thành công sơ đồ thiết kế chi tiết cho mạch tạo điện áp tham chiếu sử dụng kỹ thuật bù nhiệt độ không tuyến tính trên công nghệ CMOS 90nm, tích hợp đầy đủ khối phân cực, khối khuếch đại Folded-Cascode, mạch khởi động, khối bù nhiệt và mạng trimming số.
• Thông qua kiểm chứng mô phỏng trên Cadence Virtuoso, mạch áp dụng kỹ thuật bù nhiệt độ không tuyến tính đạt độ ổn định nhiệt vượt trội so với mạch tham chiếu cơ bản bậc một, giảm thiểu sai số điện áp ngõ ra trên dải nhiệt độ hoạt động.
• Kiểm chứng thành công hoạt động của mạch khởi động giúp hệ thống thoát khỏi điểm làm việc 0V an toàn; kiểm chứng đáp ứng tần số và biên pha của khối Folded-Cascode opamp đảm bảo hệ thống không bị tự dao động; xác thực khả năng hiệu chỉnh điện áp của mạch trimming trong điều kiện chế tạo tệ nhất (worst-case).
• Đánh giá toàn diện tính ổn định của mạch trước các biến động nguồn cấp ($V_{DD}$ range, PSRR trên miền tần số/thời gian) và biến thiên quy trình công nghệ chế tạo (Corner, Monte-Carlo).

Đóng góp của đề tài

• Khắc phục triệt để nhược điểm của các cấu trúc mạch Bandgap bậc một truyền thống vốn giả định các thành phần dòng biến thiên tuyến tính và bỏ qua độ cong phi tuyến của điện áp $V_{BE}$.
• Đề xuất một cấu trúc vi mạch cân bằng tối ưu giữa độ chính xác điện áp, hệ số nhiệt độ, mức tiêu thụ công suất, thời gian khởi động và độ phức tạp thiết kế, tránh được tình trạng chiếm dụng diện tích silic quá mức (gấp 3–5 lần) và thời gian trễ khởi động lớn của các giải pháp bù phân đoạn hoặc DEM phức tạp.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế

• Toàn bộ kết quả của đồ án dừng lại ở mức độ phân tích sơ đồ nguyên lý và mô phỏng trên phần mềm Cadence Virtuoso; đồ án chưa thực hiện bước thiết kế layout vật lý (physical layout) để trích xuất ký sinh (post-layout parasitic extraction).
• Đề tài chưa tiến hành chế tạo chip vật lý thực tế (tape-out) và chưa thực hiện đo đạc, kiểm nghiệm trên phần cứng thực nghiệm trong phòng thí nghiệm.
• Giới hạn nghiên cứu cố định trên tiến trình công nghệ CMOS 90nm, chưa khảo sát trên các nút công nghệ nhỏ hơn.

Hướng nghiên cứu tiếp

• Tối ưu hóa kích thước linh kiện nhằm thu nhỏ hơn nữa diện tích chiếm dụng trên tấm silic và hạ thấp công suất tiêu thụ năng lượng của toàn mạch.
• Hoàn thiện thiết kế mặt nạ layout vật lý và tiến hành sản xuất mẫu thử nghiệm chip thực tế để kiểm chứng sai số đo đạc thực tế so với kết quả mô phỏng.
• Mở rộng nghiên cứu và chuyển giao cấu trúc bù nhiệt sang các tiến trình công nghệ bán dẫn tiên tiến hơn như CMOS 65nm hoặc công nghệ transistor 3D FinFET.

Giá trị tham khảo

Đồ án là tài liệu tham khảo chuyên ngành hữu ích cho sinh viên, học viên cao học và kỹ sư thuộc các ngành Công nghệ Kỹ thuật Máy tính, Kỹ thuật Điện - Điện tử, và Thiết kế Vi mạch (IC Design).

Tài liệu có giá trị ứng dụng cao ở các nội dung:

• Quy trình thiết kế chi tiết bộ khuếch đại thuật toán Folded-Cascode với đầy đủ bảng tính toán kích thước transistor và phân tích ổn định pha.
• Phương pháp luận phân tích giải tích tính chất phi tuyến của tiếp giáp bán dẫn BJT và kỹ thuật bù cong nhiệt độ cho nguồn chuẩn Bandgap.
• Phương pháp thiết lập các bài đo mô phỏng chuyên sâu trên phần mềm Cadence Virtuoso bao gồm phân tích đáp ứng vòng lặp (AC stability), phân tích biến thiên Corner, phân tích thống kê ngẫu nhiên Monte-Carlo và thiết kế mạng điện trở trimming sau sản xuất.

Câu hỏi thường gặp

1. Kỹ thuật bù nhiệt độ không tuyến tính giải quyết vấn đề cốt lõi nào của mạch Bandgap truyền thống?

Mạch Bandgap truyền thống chỉ bù trừ tuyến tính bậc một bằng cách cộng dòng PTAT với điện áp $V_{BE}$ (CTAT). Tuy nhiên, trên thực tế điện áp $V_{BE}$ phụ thuộc phi tuyến vào nhiệt độ (do ảnh hưởng của dòng bão hòa $I_S$ và độ linh động hạt mang điện), khiến mạch truyền thống có hệ số nhiệt độ cong và sai số lớn. Kỹ thuật bù không tuyến tính đưa vào các thành phần dòng phi tuyến nhằm triệt tiêu trực tiếp độ cong bậc cao này của $V_{BE}$, nâng cao độ ổn định nhiệt độ trên dải hoạt động rộng.

2. Tại sao bộ khuếch đại thuật toán Folded-Cascode lại được chọn sử dụng thay cho cấu trúc Telescopic Cascode?

Cấu trúc Telescopic Cascode yêu cầu xếp chồng nhiều tầng transistor lên trên transistor đầu vào, làm hạn chế biên độ dao động điện áp đầu ra và gây khó khăn trong việc chọn mức điện áp chung đầu vào/ra. Cấu trúc Folded-Cascode (sử dụng cặp vi sai đầu vào PMOS) giải quyết triệt để vấn đề này, cho phép nối ngắn mạch giữa đầu vào và đầu ra mà gần như không bị giới hạn biên độ, đồng thời cung cấp độ lợi lớn ($G_m = g_{m1}$) và cách ly tốt các điện dung nút.

3. Hệ số nhiệt độ của điện áp base-emitter ($V_{BE}$) ở nhiệt độ phòng đạt giá trị bao nhiêu và phụ thuộc vào yếu tố nào?

Theo chứng minh giải tích trong đồ án, ở nhiệt độ phòng ($300\text{ K}$) với mức điện áp $V_{BE} \approx 750\text{ mV}$, hệ số nhiệt độ $\partial V_{BE}/\partial T$ đạt xấp xỉ $-1{,}5\text{ mV/K}$. Trong các công nghệ cũ với transistor kích thước lớn và tỉ số $I_C/I_S$ nhỏ ($V_{BE} \approx 700\text{ mV}$), hệ số này vào khoảng $-1{,}9\text{ mV/K}$; còn các transistor hiện đại hoạt động ở mật độ dòng cao ($V_{BE} \approx 800\text{ mV}$) đạt hệ số khoảng $-1{,}5\text{ mV/K}$.

4. Điều kiện nào bắt buộc phải thỏa mãn để hệ thống mạch hồi tiếp âm không bị rơi vào trạng thái tự dao động?

Theo tiêu chuẩn dao động Barkhausen, để mạch không bị mất ổn định và không tự dao động, tần số giao cắt độ lợi phải nhỏ hơn tần số giao cắt pha ($\omega_{GX} < \omega_{PX}$). Điều này bảo đảm rằng độ lợi vòng lặp đã giảm xuống dưới mức an toàn (dưới 0 dB) trước khi độ lệch pha của tín hiệu đạt đến $-180^\circ$. Đồng thời, độ lợi pha (Phase Margin) của mạch cần được thiết kế đạt xấp xỉ $60^\circ$.

5. Những hạn chế nào của các giải pháp bù nhiệt độ tiên tiến trước đây là động lực để tác giả đề xuất đề tài này?

Các giải pháp tiên tiến trước đây (như bù phân đoạn, kỹ thuật ghép phần tử động DEM, hay chopper) tuy đạt độ chính xác cao nhưng làm mạch trở nên phức tạp, tốn diện tích tấm silic gấp 3 đến 5 lần so với thiết kế cơ bản và kéo dài thời gian khởi động lên đến hàng trăm millisecond. Đề tài hướng tới một thiết kế cân bằng giữa độ chính xác, công suất, diện tích và thời gian khởi động nhanh.

Kết luận

Đồ án tốt nghiệp của tác giả Đặng Ngọc Huy đã hoàn thành việc nghiên cứu, tính toán lý thuyết và thiết kế hoàn chỉnh mạch tạo điện áp tham chiếu sử dụng kỹ thuật bù nhiệt độ không tuyến tính trên công nghệ CMOS 90nm. Thông qua các kiểm chứng mô phỏng toàn diện trên phần mềm Cadence Virtuoso, mạch thiết kế đã chứng minh được khả năng hoạt động ổn định trên dải nhiệt độ rộng, khắc phục được sai số phi tuyến của điện áp $V_{BE}$ và đáp ứng tốt các yêu cầu về khởi động, triệt tiêu nhiễu nguồn cũng như hiệu chỉnh sai số công nghệ. Công trình là một tài liệu kỹ thuật có giá trị tham khảo học thuật và thực tiễn cao cho lĩnh vực thiết kế vi mạch tương tự, đồng thời định hình rõ các bước phát triển tiếp theo về tối ưu hóa diện tích, công suất và chuyển đổi sang các công nghệ bán dẫn tiên tiến hơn như CMOS 65nm và FinFET.

Trích đoạn nội dung tài liệu

CHƯƠNG 1: GIỚI THIỆU 1.1 Tổng quan đề tài Trong kỷ nguyên số hóa hiện tại, khi mà các thiết bị điện tử ngày càng thu nhỏ và tích hợp cao, vai trò của điện áp tham chiếu trở nên quan trọng hơn bao giờ hết. Điện áp tham chiếu không chỉ đơn thuần là một thành phần trong mạch điện tử, mà còn là "trái tim" của toàn bộ hệ thống tương tự và hỗn hợp, quyết định trực tiếp đến độ chính xác, tin cậy và hiệu suất của các ứng dụng từ đơn giản đến phức tạp nhất. Hình dung điện áp tham chiếu như một "người thẩm phán" trong thế giới điện tử - nó đưa ra các chuẩn mực để đánh giá và xử lý mọi tín hiệu khác trong hệ thống. Trong các mạch chuyển đổi analog sang số (ADC), điện áp tham chiếu xác định chính xác giá trị của từng bit số, ảnh hưởng trực tiếp đến độ phân giải và độ chính xác của quá trình chuyển đổi.

Một sai lệch nhỏ chỉ vài millivolt trong điện áp tham chiếu có thể dẫn đến hàng nghìn đơn vị sai số trong kết quả đo lường, đặc biệt nghiêm trọng trong các ứng dụng y tế như máy đo nhịp tim, máy đo đường huyết, hay các thiết bị chẩn đoán hình ảnh y tế. Trong lĩnh vực công nghiệp, các hệ thống đo lường và kiểm soát chất lượng phụ thuộc hoàn toàn vào độ chính xác của điện áp tham chiếu. Từ các cảm biến nhiệt độ trong lò nung công nghiệp đến các thiết bị đo áp suất trong hệ thống dầu khí, một sai số nhỏ trong điện áp tham chiếu có thể dẫn đến những hậu quả nghiêm trọng về an toàn và kinh tế. Trong ngành hàng không vũ trụ, nơi mà độ tin cậy và chính xác là yếu tố sống còn, các mạch điện áp tham chiếu phải đáp ứng những tiêu chuẩn khắt khe nhất, hoạt động ổn định trong môi trường nhiệt độ cực đoan, bức xạ cao, và áp suất thay đổi liên tục.

Nhiệt độ được coi là yếu tố môi trường có tác động mạnh mẽ nhất đến tính ổn định của điện áp tham chiếu. Trong thực tế, các thiết bị điện tử phải hoạt động trong phạm vi nhiệt độ rộng, từ môi trường lạnh giá của vùng cực (-55°C) đến nhiệt độ cao của sa mạc hay động cơ ô tô (150°C). Mỗi độ thay đổi nhiệt độ đều tác động đến đặc tính của các thành phần bán dẫn theo những cách phức tạp và không tuyến tính. 1 Các transistor bipolar (BJT), thành phần cốt lõi trong nhiều mạch điện áp tham chiếu, có điện áp base-emitter (𝑉𝐵𝐸 ) giảm khoảng 2mV cho mỗi độ C tăng nhiệt độ.

Tuy nhiên, sự thay đổi này không hoàn toàn tuyến tính mà tuân theo một đường cong phức tạp, tạo ra những sai số khó dự đoán. Đồng thời, các MOSFET trong công nghệ CMOS cũng có điện áp ngưỡng (𝑉𝑇𝐻 ) thay đổi theo nhiệt độ, thường với hệ số khoảng - 1.5mV/°C, nhưng cũng kèm theo các hiệu ứng bậc hai và bậc ba làm phức tạp thêm bài toán thiết kế. Ngoài nhiệt độ, điện áp tham chiếu còn phải đối mặt với nhiều yếu tố gây nhiễu khác. Nhiễu nguồn cấp từ các mạch số chuyển mạch với tốc độ cao có thể xâm nhập vào mạch tương tự thông qua substrate coupling hoặc đường dẫn nguồn chung.

Nhiễu 1/f (flicker noise), đặc biệt nghiêm trọng ở tần số thấp, có thể gây ra những dao động chậm trong điện áp tham chiếu, ảnh hưởng đến độ ổn định dài hạn. Điện từ trường (EMI/EMC) từ môi trường xung quanh cũng là một thách thức không nhỏ, đặc biệt trong các ứng dụng ô tô hay công nghiệp nơi có nhiều thiết bị điện công suất hoạt động. Các mạch điện áp tham chiếu phải có khả năng miễn nhiễm cao để duy trì độ chính xác trong những môi trường khắc nghiệt này. Trước những thách thức đó, nhiều nghiên cứu đã được triển khai để cải thiện chất lượng điện áp tham chiếu.

Nghiên cứu [1] cung cấp một cái nhìn sâu sắc về việc mô phỏng và phân tích các kiểu mạch bandgap khác nhau, từ các nguyên lý cơ bản đến các cấu trúc cụ thể. Nghiên cứu này tập trung vào việc so sánh hiệu quả của các sơ đồ nguyên lý thông qua mô phỏng, nhằm đánh giá độ chính xác và ổn định của từng cấu trúc. Kết quả mô phỏng giúp làm sáng tỏ ưu điểm và nhược điểm của các thiết kế, từ đó hỗ trợ các kỹ sư trong việc lựa chọn cấu trúc phù hợp cho các ứng dụng cụ thể. Tuy nhiên, hạn chế của nghiên cứu này nằm ở việc chỉ tập trung vào mô phỏng lý thuyết mà thiếu các thử nghiệm thực tế, khiến việc đánh giá ảnh hưởng của các yếu tố sản xuất trở nên khó khăn.

Hơn nữa, các tính toán trong bài báo được thực hiện ở mức “first order”, giả định rằng các thành phần dòng PTAT (tỷ lệ thuận với nhiệt độ tuyệt đối) và CTAT (tỷ lệ nghịch với nhiệt độ tuyệt đối) thay đổi tuyến tính. Thực tế, các thành phần này, đặc biệt là điện áp 𝑉𝐵𝐸 , biểu hiện tính chất phi tuyến, làm giảm hiệu quả của các kỹ thuật truyền thống trong các ứng dụng yêu cầu độ chính xác cao. 2 Để khắc phục vấn đề này, bài báo [2] đưa ra một phân tích toàn diện về các phương pháp bù nhiệt độ tiên tiến nhằm đạt được độ chính xác nhiệt độ cao, dưới mức 20 ppm/°C. Truyền thống, mạch bandgap dựa trên sự kết hợp giữa điện áp CTAT và dòng PTAT để bù trực tiếp độ dốc nhiệt độ bậc nhất.

Tuy nhiên, sự phi tuyến trong điện áp 𝑉𝐵𝐸 gây ra sai số bản chất, làm giảm độ chính xác của thiết kế. Để giải quyết, bài báo đề xuất các kỹ thuật như bù cong bậc cao (curvature compensation), kỹ thuật ghép phần tử động (Dynamic Element Matching - DEM), và hiệu chỉnh số đa điểm (multi-point trimming). Kỹ thuật bù cong bậc cao sử dụng các thành phần phi tuyến để triệt tiêu sai số do tính phi tuyến của 𝑉𝐵𝐸 , trong khi DEM giảm thiểu sai số do sự không đồng nhất giữa các transistor. Hiệu chỉnh số cho phép tinh chỉnh sau sản xuất, đặc biệt hữu ích trong các ứng dụng yêu cầu độ chính xác cao trên dải nhiệt độ rộng.

Ngoài ra, bài báo cũng đề cập đến các xu hướng mới như tích hợp mạch bù nhiệt đa giai đoạn, sử dụng điều khiển số, hoặc áp dụng các mô hình điều khiển phi truyền thống để tối ưu hóa hiệu suất. Trong một nghiên cứu khác, bài báo [3] giới thiệu một thiết kế bandgap reference sử dụng kỹ thuật bù nhiệt độ phân đoạn (segmented compensation) kết hợp với bù cong bậc cao, đạt được độ sai số nhiệt độ ấn tượng chỉ 2. Nguyên lý của phương pháp này là chia dải nhiệt độ hoạt động thành các đoạn nhỏ, mỗi đoạn áp dụng một cách bù cong riêng để phù hợp với đặc tính phi tuyến của 𝑉𝐵𝐸 tại khu vực đó. Cấu trúc mạch yêu cầu các thành phần cảm biến nhiệt độ, chẳng hạn như điện trở tổng hợp hoặc diode nhiệt, để xác định đoạn nhiệt độ mà mạch đang hoạt động.

Tại mỗi đoạn, một mạch phân cực cụ thể được kích hoạt để triệt tiêu sai số phi tuyến trong điện áp 𝑉𝐵𝐸 , sử dụng các thành phần như PTAT², log(T), hoặc các hệ số điều khiển được tính toán trước. Kỹ thuật này mang lại độ chính xác vượt trội nhưng đòi hỏi thiết kế phức tạp hơn. Trong khi đó, bài báo [4] trình bày một thiết kế bandgap reference dành riêng cho hệ thống quản lý pin (Battery Management System - BMS), đạt độ chính xác nhiệt độ từ 0. Thành công của thiết kế này đến từ sự kết hợp giữa bù cong phân đoạn, DEM, và kỹ thuật hủy offset.

Bù cong phân đoạn điều chỉnh cấu trúc mạch theo từng đoạn nhiệt độ để giảm sai số phi tuyến, trong khi DEM hoán đổi vị trí các transistor hoặc điện trở tổng hợp theo chu kỳ để triệt tiêu sai số ngẫu nhiên do không đồng nhất. Kỹ thuật hủy offset loại bỏ sự lệch động tại đầu ra, đảm bảo độ ổn định cao. Mặc dù phức tạp và chiếm diện tích lớn, thiết kế này đáp ứng các yêu cầu nghiêm ngặt của BMS trong xe 3 điện hoặc thiết bị di động cao cấp, nơi độ chính xác và ổn định là yếu tố sống còn. Tiếp tục xu hướng cải tiến, bài báo [5] đề xuất một mạch bandgap hoạt động ở chế độ dòng, tích hợp kỹ thuật bù nhiệt độ phi tuyến để cải thiện độ chính xác.

Khác với phương pháp truyền thống chỉ cộng dòng PTAT với điện áp 𝑉𝐵𝐸 , thiết kế này sử dụng các hàm phi tuyến như PTAT² hoặc các hàm logic điều khiển để hiệu chỉnh sai số do nhiệt độ. Cách tiếp cận này giảm thiểu đáng kể sai số phi tuyến, nâng cao độ ổn định trên toàn dải nhiệt độ. Chế độ dòng cho phép điều chỉnh dễ dàng tỷ lệ giữa PTAT và CTAT, đơn giản hóa cấu trúc bù nhiệt và giảm nhiễu từ nguồn cấp. Thiết kế này không chỉ tương thích với công nghệ CMOS mà còn có tiềm năng tích hợp các kỹ thuật trimming số hoặc tự động hiệu chuẩn, nâng cao độ chính xác lâu dài.

Tuy nhiên, hiệu suất của mạch phụ thuộc vào việc kiểm soát chính xác các thành phần dòng và hệ số bù phi tuyến, đòi hỏi thiết kế tinh vi. Mạch này đặc biệt phù hợp cho các ứng dụng như hệ thống quản lý pin hoặc cảm biến analog nhạy cảm với nhiệt độ. Một trong những vấn đề kinh điển nhưng vẫn mang tính thời sự trong các mạch bandgap hiện đại là sự hiện diện của nhiễu một chiều (DC noise) và đặc biệt là nhiễu tần số thấp, hay còn gọi là nhiễu 1/f (flicker noise). Đây là loại nhiễu có mật độ phổ năng lượng tăng mạnh khi tần số giảm, và thường chiếm ưu thế ở dải tần thấp – đúng nơi mà các mạch bandgap hoạt động.

Trong khi các kỹ thuật truyền thống như layout đối xứng hoặc ghép cặp transistor có thể phần nào cải thiện, chúng thường không đủ để triệt tiêu hoàn toàn ảnh hưởng của loại nhiễu này. Hệ quả là điện áp tham chiếu, vốn cần ổn định và không bị dao động theo thời gian, có thể bị trôi dần hoặc dao động nhẹ do nhiễu 1/f, dẫn đến sai số tích lũy trong các ứng dụng nhạy cảm như thiết bị đo lường chính xác, cảm biến y sinh, hoặc hệ thống điều khiển hồi tiếp chặt chẽ. Đặc biệt trong các môi trường công nghiệp hoặc thiết bị đeo y tế – nơi điện áp tham chiếu phải duy trì độ chính xác trong thời gian dài – nhiễu 1/f trở thành yếu tố giới hạn độ phân giải và độ ổn định toàn hệ thống.