Tổng quan luận án

Ghi-đo bức xạ ion hóa là phương pháp cơ bản trong nghiên cứu vật lý hạt nhân thực nghiệm nhằm xác định các đại lượng vật lý như năng lượng, thời gian sống, sơ đồ phân rã hạt nhân, mật độ mức năng lượng và tiết diện phản ứng hạt nhân. Các hệ phổ kế hạt nhân truyền thống chủ yếu hoạt động dựa trên kỹ thuật tương tự theo tiêu chuẩn NIM (Nuclear Instrumentation Modulars) với các khối chức năng rời rạc như bộ tiền khuếch đại (PA/CSP), bộ khuếch đại tạo dạng (AMP), bộ biến đổi tương tự - số (ADC), bộ phân tích biên độ xung (SCA/MCA), bộ phân biệt thời gian (CFD) và bộ biến đổi thời gian sang biên độ (TAC). Hệ thống tương tự bộc lộ các hạn chế về kích thước cồng kềnh, công suất tiêu thụ điện lớn, hiện tượng trôi đường cơ bản (baseline shift) ở tốc độ đếm cao, độ hụt biên độ (ballistic deficit) khi sử dụng đầu dò bán dẫn thể tích lớn và sự phụ thuộc vào thăng giáng nhiệt độ trong các phép đo kéo dài.

Khoảng trống nghiên cứu được luận án chỉ ra là sự chuyển dịch sang kỹ thuật xử lý tín hiệu số (DSP - Digital Signal Processing) thông qua công nghệ vi mạch mảng logic lập trình được (FPGA - Field Programmable Gate Arrays) nhằm thực thi các thuật toán xử lý xung trực tiếp theo thời gian thực (realtime). Ở thời điểm thực hiện luận án, các nghiên cứu và ứng dụng công nghệ DSP-FPGA trong nước tại Viện Nghiên cứu hạt nhân (NCHN) và Viện Năng lượng nguyên tử Việt Nam còn hạn chế; các hệ phổ kế DSP chủ yếu phải nhập khẩu từ nước ngoài (như hệ Dspec của hãng Ortec). Việc nghiên cứu, làm chủ công nghệ và tự thiết kế chế tạo các khối điện tử số chuyên dụng phục vụ các hệ thực nghiệm trên kênh ngang Lò phản ứng hạt nhân Đà Lạt là nhu cầu cấp thiết nhằm nội địa hóa thiết bị và giảm chi phí đầu tư.

Mục tiêu cụ thể của luận án được xác định gồm 4 nội dung đánh số theo văn bản:

  1. Nghiên cứu ứng dụng dòng FPGA đặc thù EPM7160E để thiết kế, chế tạo khối FPGA-MCA8K dùng phương pháp liên kết cổng logic trong môi trường Max+PlusII;
  2. Thiết kế, chế tạo khối DSP-MCA1K và khối DSP-MCA8K dựa trên DSP qua ứng dụng dòng FPGA XC3S400 và XC3S500 trong môi trường ISE;
  3. Phát triển phần mềm logic hóa các thuật toán xử lý tín hiệu số bằng ngôn ngữ mô tả phần cứng VHDL dùng cho các khối thiết bị được thiết kế, chế tạo;
  4. Phát triển phần mềm ghi-đo và xử lý phổ trên nền hệ điều hành Windows bằng ngôn ngữ Visual C++ và LabVIEW, cùng chương trình nhúng cho vi điều khiển ($\mu\text{C}$).

Đối tượng và phạm vi nghiên cứu:

  • Đối tượng nghiên cứu: Các thuật toán xử lý xung số (MWD, DPS, PUR, BLR), cấu trúc phần cứng vi mạch FPGA (Altera MAX 7000E và Xilinx Spartan-3E), các bộ tiền xử lý tương tự (APP), mạch chuyển đổi ADC nhanh, vi điều khiển giao tiếp USB và các chương trình phần mềm thu nhận, phân tích dữ liệu phổ.
  • Phạm vi nghiên cứu: Thiết kế, chế tạo và thử nghiệm các khối điện tử ghi-đo bức xạ gamma và neutron; kiểm chuẩn tham số kỹ thuật trong phòng thí nghiệm và thực hiện các phép đo vật lý thực nghiệm với các nguồn phóng xạ chuẩn ($^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$) kết hợp đầu dò bán dẫn HPGe, cùng phép đo phổ neutron trên kênh thực nghiệm nằm ngang số 4 của Lò phản ứng hạt nhân Đà Lạt. Luận án được hoàn thành năm 2013 tại Viện Năng lượng nguyên tử Việt Nam.

Tổng quan tài liệu và vị trí của luận án

Trong giai đoạn trước những năm 1990, các phòng thí nghiệm quốc tế sử dụng phổ biến các hệ thống đối trùng và trùng phùng tương tự, điển hình như hệ phổ kế triệt Compton dùng cho phổ học tia gamma với đầu dò bán dẫn HPGe thể tích $113\text{ cm}^3$ đặt trong đầu dò nhấp nháy NaI(Tl) kích thước $22" \times 22"$, kết nối qua các khối NIM chuẩn của Ortec và Canberra. Từ thập niên 1990 trở đi, hướng nghiên cứu quốc tế tập trung ứng dụng kỹ thuật DSP và FPGA để cải thiện độ phân giải vị trí của đầu dò HPGe (công trình [67]), phân tích biên độ xung đối với đầu dò bán dẫn germanium (công trình [71]) và phát triển kỹ thuật lấy mẫu, xử lý tín hiệu số cho đầu dò vật lý hạt nhân (công trình [66]). Các thuật toán số hóa và khử tích chập cửa sổ động (MWD) được công bố và hoàn thiện qua các nghiên cứu của Jordanov, Knoll, Lakatos, Georgiev, Gast (các công trình [21-23], [41], [56], [62], [69], [82], [86-89]), dẫn đến sự ra đời của các thiết bị thương mại như DGF-4, DP5 (Amptek/XIA [101]) và Dspec (Ortec [84]).

Tại Việt Nam, Viện Nghiên cứu hạt nhân Đà Lạt đã triển khai một số hướng phát triển thiết bị:

  • Đầu những năm 1990: Thiết lập hệ phổ kế gamma triệt Compton áp dụng kỹ thuật trùng phùng phục vụ phân tích kích hoạt neutron tức thời (PGNAA) trên kênh ngang lò phản ứng (công trình [7]); chế tạo các khối điện tử tương tự như nguồn cao thế (HV), khuếch đại (AMP), bản mạch giao tiếp máy tính qua bus ISA (công trình [91]) để đo tiết diện phản ứng neutron.
  • Giai đoạn 1993–1997: Nghiên cứu phát triển hệ phổ kế Cộng biên độ các xung trùng phùng (SACP) phục vụ nghiên cứu cấu trúc hạt nhân, phân rã gamma nối tầng trên các đồng vị $^{170}\text{Yb}$ và $^{158}\text{Gd}$ (các công trình [6], [10], [73], [74], [76]).
  • Giai đoạn từ 2000 đến 2013: Trang bị hệ Dspec (Ortec) năm 2004; thiết lập hệ đo gamma nối tầng dùng đơn vị DP4 (các công trình [5], [90]); phát triển hệ MCA ghép máy tính qua cổng song song (công trình [8]) và cổng USB (các công trình [2], [3]); chế tạo hệ đo neutron dùng vi điều khiển giao tiếp USB 2.0 với ống đếm $^3\text{He}$ hoặc $\text{BF}_3$ (các công trình [1], [9], [35], [36]).

Khoảng trống được luận án giải quyết: Các hệ thống chế tạo trong nước trước đó chủ yếu sử dụng mạch tương tự hoặc vi xử lý thông thường để giao tiếp máy tính, chưa ứng dụng xử lý xung số trực tiếp từ ngõ ra tiền khuếch đại (PA). Luận án định vị nghiên cứu vào việc thiết kế hoàn chỉnh từ phần cứng APP, bộ ADC tốc độ cao, logic xử lý xung số trên FPGA bằng ngôn ngữ VHDL và phần mềm điều khiển thu nhận dữ liệu đa kênh trên máy tính.

Cơ sở lý thuyết và phương pháp nghiên cứu

Luận án sử dụng khung lý thuyết về xử lý xung số (Digital Pulse Processing - DPP) trong hệ phổ kế hạt nhân, bao gồm các phương pháp và mô hình toán học:

  1. Phương pháp Khử tích chập trong cửa sổ động (Moving Window Deconvolution - MWD): Tín hiệu ngõ ra của tiền khuếch đại nhạy điện tích (CSP/PA) là tích chập của hàm phân bố điện tích $g(t)$ với đáp ứng xung $f(t)$ của tiền khuếch đại: $$U_P(t) = \int_{-\infty}^{+\infty} g(\tau) f(t-\tau)d\tau$$ Trong miền số với chu kỳ lấy mẫu $t_S$, tín hiệu được lượng tử hóa rời rạc: $$U_P(it_S) = \sum_{j=0}^{i} g(jt_S) f(it_S - jt_S)$$ Đối với tiền khuếch đại phản hồi điện trở (RFP) có phân rã hàm mũ đơn cực $f(n) = k^n$ (với $k = e^{-\alpha} = \exp(-T_{clk}/\tau)$), thuật toán MWD trích xuất điện tích toàn phần $G(n)$ trong cửa sổ kích thước $M$ theo phương trình đệ quy: $$G(n) = U(n) - U(n-M) + (1-k) \sum_{j=n-M}^{n-1} U(j)$$ với tham số $M \approx \tau/T_{clk} - 0.5$. Thuật toán này giúp loại bỏ hiệu ứng hụt biên độ (ballistic deficit) và phục hồi biên độ điện tích nguyên thủy không phụ thuộc vào thăng giáng thời gian tăng của đầu dò.

  2. Bộ tạo dạng xung số (Digital Pulse Shaper - DPS) hình thang: Biến đổi xung hàm mũ $v(n)$ sang xung hình thang cân $s(n)$ thông qua thuật toán đệ quy: $$d_{k,l}(n) = v(n) - v(n-k) - v(n-l) + v(n-k-l)$$ Cấu trúc phần cứng gồm hai đơn vị làm chậm - trừ (Delay-Subtract, DS) có độ sâu đường ống $k$ và $l$, kết hợp với bộ khử tích chập cao qua (High Pass Deconvolver - HPD) để bù trừ điểm cực - không (Pole-Zero cancellation). Sườn tăng và giảm của hình thang có độ rộng bằng $k$ và $l$, trong khi độ rộng đỉnh phẳng bằng $|l-k|$.

  3. Cấu trúc hai nhánh xử lý song song (Kênh Nhanh và Kênh Chậm):

  • Kênh chậm (Slow channel): Tạo dạng xung hình thang cân với thời gian đạt đỉnh dài để đạt tỷ số tín hiệu trên tạp âm ($S/N$) tối ưu, phục vụ đo chính xác biên độ năng lượng bức xạ.
  • Kênh nhanh (Fast channel): Tạo dạng xung ngắn (thời gian đạt đỉnh 100 ns hoặc 400 ns) phục vụ các tác vụ thời gian: phát hiện chồng chập xung (Pile-Up Rejection - PUR), đo tốc độ đếm xung vào thực (Incoming Count-Rate - ICR) để hiệu chỉnh thời gian chết (Deadtime - DT) và phân biệt thời gian tăng (Risetime Discrimination - RTD).

  1. Mạch hồi phục đường cơ bản số (BLR) và bộ lọc đáp ứng xung hữu hạn (FIR): Bộ lọc FIR đảm bảo sau khi xung đi qua đường ống xử lý, hàm truyền không để lại đuôi phân rã, giúp ổn định đường cơ bản ở các tốc độ đếm cao.

  2. Phương pháp thống kê và xử lý số liệu thực nghiệm:

  • Phương pháp thang trượt chuẩn (Sliding Scale Method) và biểu diễn tương đương thống kê trong chuyển đổi A/D để giảm độ phi tuyến vi phân (DNL).
  • Thuật toán khớp đỉnh đơn với phân bố Gauss bằng phương pháp bình phương tối thiểu.
  • Tính diện tích đỉnh và phương sai theo phương pháp của ORTEC và Genie-2000.
  • Định chuẩn năng lượng bằng hồi quy bậc hai; tính độ phân giải năng lượng (FWHM); xác định độ phi tuyến tích phân (INL) và độ phi tuyến vi phân (DNL); kiểm định thống kê Chi bình phương ($\chi^2$).

Phương pháp thực tế và công cụ triển khai:

  • Môi trường phát triển phần cứng: Phần mềm Max+Plus II (hãng Altera) lập trình cho chip FPGA EPM7160E bằng phương pháp liên kết cổng logic; phần mềm ISE (hãng Xilinx) phát triển mã nguồn VHDL cho chip FPGA Spartan-3E XC3S400 và XC3S500.
  • Phần mềm điều khiển và giao diện người dùng: Ngôn ngữ Visual C++ phát triển chương trình MCANRI; môi trường LabVIEW phát triển chương trình DSPMCA; ngôn ngữ C Keil51 lập trình vi điều khiển Cypress dòng EZ-USB (AN2131/FX2).
  • Nguồn tư liệu và dữ liệu: Tín hiệu xung tạo từ máy phát xung mẫu; phổ bức xạ gamma của các nguồn chuẩn $^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$ đo bằng đầu dò bán dẫn HPGe; phổ neutron nhiệt và neutron nhanh đo tại kênh ngang số 4 Lò phản ứng hạt nhân Đà Lạt.

Nội dung chính theo từng chương

Chương 1: Vai trò chức năng của DSP, FPGA và thuật toán để phát triển, ứng dụng thiết bị điện tử hạt nhân trong ghi-đo bức xạ

Chương 1 trình bày tổng quan cơ sở lý thuyết và các công nghệ nền tảng phục vụ thiết kế hệ phổ kế số. Tác giả phân tích cấu trúc phần cứng của FPGA, bao gồm các bảng tra cứu (LUT), khối logic khả trình (CLB), khối nhớ RAM tích hợp (SRAM/DPRAM) và khối nhân - cộng tích lũy (MAC) phục vụ tính toán tốc độ cao. Tiếp đó, tác giả phân tích nguyên lý hoạt động của hệ xử lý xung số (DPP) gồm các tầng chính: bộ tiền xử lý tương tự (APP), khối biến đổi A/D nhanh, bộ tạo dạng xung số (DPS), logic lựa chọn xung (PUR, RTD, BLR) và bộ nhớ phổ đa kênh.

Chương này trình bày chi tiết cấu trúc bộ tiền xử lý tương tự (APP) với mạch lọc cao qua có thời hằng $3.2\ \mu\text{s}$, mạch khuếch đại thô, khuếch đại tinh và mạch dịch mức DC nhằm làm thích ứng tín hiệu từ tiền khuếch đại nhạy điện tích (CSP) vào dải động của bộ ADC ngõ vào đơn cực (dải điện áp cực đại xấp xỉ 1 V hoặc 2 V). Tác giả thiết lập hệ phương trình toán học cho thuật toán MWD và mô hình thuật toán tạo xung hình thang/tam giác. Chương 1 cũng phân tích các nguồn sai số trong phép biến đổi A/D, cơ chế bù trừ sai số bằng phương pháp thang trượt và các thuật toán tính toán thông số kỹ thuật (DNL, INL, diện tích đỉnh, độ phân giải FWHM, kiểm định $\chi^2$).

Khối chức năng / Thuật toán Nguyên lý hoạt động Vai trò trong hệ phổ kế
Bộ tiền xử lý tương tự (APP) Mạch lọc cao qua $\tau = 3.2\ \mu\text{s}$, khuếch đại thô/tinh, dịch mức DC Chuẩn hóa tín hiệu từ CSP, tối ưu hóa dải động của ADC
Khử tích chập cửa sổ động (MWD) Tính đệ quy $G(n) = U(n) - U(n-M) + (1-k)\sum U(j)$ Tái cấu trúc điện tích, triệt tiêu hiệu ứng hụt biên độ
Bộ tạo dạng số hình thang (DPS) Chuỗi 2 đơn vị Delay-Subtract kết hợp bộ HPD Tạo xung hình thang cân, tối ưu hóa tỷ số $S/N$
Kênh xử lý nhanh (Fast channel) Tạo dạng xung ngắn ($100\text{ ns}$ hoặc $400\text{ ns}$) Đo tốc độ đếm vào (ICR), loại bỏ chồng chập (PUR)
Hồi phục đường cơ bản (BLR) Mạch số đáp ứng xung hữu hạn (FIR) Khử trôi đường cơ bản ở tốc độ đếm cao

Chương 2: Thiết kế, chế tạo các khối điện tử chức năng cho hệ ghi-đo bức xạ gamma và nơtron

Chương 2 mô tả quá trình thiết kế sơ đồ nguyên lý, cấu trúc phần cứng và phát triển phần mềm cho các khối thiết bị:

  1. Thiết kế - chế tạo khối FPGA-MCA8K: Sử dụng vi mạch FPGA Altera EPM7160E trong môi trường Max+Plus II. Thiết kế thực hiện theo phương pháp liên kết cổng logic, tích hợp bộ xử lý trung tâm (CPU nội), bộ nhớ phổ và mạch giao tiếp máy tính. Khối hỗ trợ dải kênh đo lên tới 8192 kênh (8K).

  2. Thiết kế - chế tạo khối DSP-MCA1K: Sử dụng vi mạch FPGA Xilinx Spartan-3E (XC3S400) với mã nguồn VHDL trong môi trường ISE. Thiết kế tích hợp bộ nhớ RAM hai cổng (DPRAM) dung lượng $1\text{K} \times 24\text{ bit}$, bộ nhớ ROM, khối CPU điều khiển và một máy phát xung tam giác/hình thang tích hợp sẵn bằng VHDL để tự kiểm tra chức năng hệ thống.

  3. Thiết kế - chế tạo khối DSP-MCA8K: Đây là khối phần cứng hoàn chỉnh nhất của luận án, tích hợp trên FPGA Spartan-3E XC3S500. Cấu trúc gồm: tầng APP tương tự; tầng ADC lấy mẫu nhanh 12-bit; bộ khử tích chập HPD; tầng làm chậm và trộn tín hiệu; bộ lọc thấp qua LPF; tầng phát hiện đỉnh và ghi phổ vào DPRAM ($8\text{K} \times 24\text{ bit}$); tầng giao diện kết nối với vi điều khiển Cypress EZ-USB FX2.

  4. Thiết kế hệ đo neutron và cấu hình đo trùng phùng $\gamma-\gamma$:

  • Chế tạo khối MCA8K chuyên dụng cho hệ đo neutron sử dụng vi điều khiển EZ-USB kết nối trực tiếp ống đếm neutron qua cổng USB 2.0.
  • Thiết kế nguyên tắc cho hệ phổ kế trùng phùng số ghi "sự kiện - sự kiện" (Event-by-Event) dựa trên kỹ thuật đánh dấu mốc thời gian (Time Stamp) để thay thế hệ đo tương tự dùng TAC truyền thống tại Viện NCHN.
  1. Phát triển phần mềm ứng dụng và chương trình nhúng:
  • Chương trình MCANRI: Viết bằng Visual C++ trên Windows, điều khiển thu nhận dữ liệu, hiển thị phổ, lưu trữ tập tin phổ và tính toán các tham số phổ.
  • Chương trình DSPMCA: Phát triển trên môi trường LabVIEW, cung cấp giao diện đồ họa hoàn chỉnh với các chức năng kết nối thiết bị USB, nạp firmware, thiết lập ngưỡng phân biệt (LLD/ULD), hiệu chuẩn năng lượng và phân tích vùng quan tâm (ROI).
  • Chương trình nhúng vi điều khiển: Viết bằng ngôn ngữ C trong môi trường Keil C51 cho vi điều khiển dòng EZ-USB, quản lý luồng dữ liệu vào/ra và truyền nhận giữa FPGA và máy tính.
Tên khối thiết bị Dòng vi mạch sử dụng Môi trường thiết kế / Ngôn ngữ Đặc trưng kỹ thuật chính
FPGA-MCA8K Altera EPM7160E Max+Plus II / Schematic Logic Dung lượng 8192 kênh, giao tiếp PC qua vi điều khiển
DSP-MCA1K Xilinx Spartan-3E (XC3S400) ISE / VHDL 1024 kênh, tích hợp DPRAM, ROM, máy phát xung số
DSP-MCA8K Xilinx Spartan-3E (XC3S500) ISE / VHDL & C Keil51 8192 kênh, tích hợp APP, ADC nhanh, HPD, LPF, EZ-USB
Hệ đo neutron Cypress EZ-USB Keil C51 / Visual C++ Giao tiếp USB 2.0, đo tốc độ đếm neutron trên kênh ngang

Chương 3: Kết quả thực nghiệm và thảo luận

Chương 3 trình bày các kết quả kiểm chuẩn kỹ thuật và thực nghiệm đo bức xạ:

  1. Kiểm tra tham số kỹ thuật của các khối MCA:
  • Kiểm tra logic chỉ số kênh: Khảo sát $2^i$ số kênh đo theo chỉ số $i$, xác nhận các khối FPGA-MCA8K và DSP-MCA8K phân bố địa chỉ bộ nhớ chính xác.
  • Kiểm tra độ phi tuyến vi phân (DNL): So sánh hệ SUT dùng FPGA-MCA8K với hệ chuẩn $RSS_{Accuspec}$; so sánh hệ SUT dùng DSP-MCA8K với hệ phổ kế chuẩn $RSS_{DSPEC}$ (Ortec). Kết quả ghi nhận tại các bảng 3.1 và 3.2 trong luận án cho thấy DNL của DSP-MCA8K đạt mức tương đương hệ DSPEC thương mại.
  • Kiểm tra độ phi tuyến tích phân (INL): Đo đường cong tuyến tính giữa biên độ điện áp máy phát xung mẫu và vị trí kênh đỉnh (Bảng 3.3 đến 3.6). Giá trị INL của khối DSP-MCA8K đạt dưới $0.05%$.
  • Kiểm tra độ chuẩn xác số đếm và tần suất dữ liệu vào/ra: Khảo sát số đếm tích lũy theo thời gian thực giữa DSP-MCA8K và DSPEC (Bảng 3.7 và 3.8); sai lệch số đếm giữa hai hệ đo nằm trong giới hạn sai số thống kê cho phép.
  • Kiểm định Chi bình phương ($\chi^2$): Đánh giá phân bố thống kê số đếm của hệ đo (Bảng 3.9a và 3.9b), xác nhận hệ thống vận hành tuân theo phân bố thống kê Poisson chuẩn của bức xạ hạt nhân.
  1. Thí nghiệm đo phổ gamma và neutron thực tế:
  • Định chuẩn năng lượng và đường cong hiệu suất: Thực hiện với nguồn đa năng lượng $^{152}\text{Eu}$ kết hợp đầu dò bán dẫn HPGe, khớp chính xác 10 đỉnh năng lượng gamma đặc trưng (Bảng 3.11a và 3.11b).
  • Đo phổ gamma của nguồn chuẩn $^{60}\text{Co}$ và $^{137}\text{Cs}$: Thử nghiệm khối DSP-MCA8K qua hai lần chế tạo (lần 1 và lần 2). Khối chế tạo lần 2 cho độ phân giải năng lượng được cải thiện rõ rệt: tại đỉnh $661.7\text{ keV}$ của $^{137}\text{Cs}$ và đỉnh $1332.5\text{ keV}$ của $^{60}\text{Co}$, độ phân giải FWHM và tỷ số diện tích đỉnh trên phông đạt mức tương đương khi đo trên hệ phổ kế thương mại DSPEC (Bảng 3.12, 3.13, 3.14).
  • Thử nghiệm khối DSP-MCA1K: Kiểm tra phổ thu được từ máy phát xung tam giác nội trên FPGA.
  • Thử nghiệm hệ đo neutron trên kênh ngang số 4 Lò phản ứng hạt nhân Đà Lạt: Đo phổ phân bố thời gian và tốc độ đếm neutron, xác nhận hệ thống hoạt động ổn định trong môi trường bức xạ hỗn hợp của lò phản ứng.
Phép kiểm tra / Thực nghiệm Đối tượng khảo sát Thiết bị đối chứng / Nguồn chuẩn Kết quả chính
Độ phi tuyến vi phân (DNL) FPGA-MCA8K, DSP-MCA8K $RSS_{Accuspec}$, $RSS_{DSPEC}$ Phổ vi phân đồng đều, DNL đạt tiêu chuẩn phổ kế
Độ phi tuyến tích phân (INL) FPGA-MCA8K, DSP-MCA8K Máy phát xung chuẩn Độ lệch tuyến tính $\text{INL} < 0.05%$
Kiểm định thống kê $\chi^2$ DSP-MCA8K Phân bố Poisson lý thuyết Giá trị $\chi^2$ nằm trong khoảng tin cậy thống kê
Đo phổ gamma thực nghiệm DSP-MCA8K + HPGe $^{152}\text{Eu}$, $^{60}\text{Co}$, $^{137}\text{Cs}$ Khớp 10 đỉnh $^{152}\text{Eu}$; FWHM đỉnh $661.7\text{ keV}$ và $1332.5\text{ keV}$ tương đương DSPEC
Đo chùm neutron lò phản ứng Khối MCA đo neutron Kênh ngang số 4 Lò Đà Lạt Ghi nhận ổn định tốc độ đếm và phổ neutron

Kết quả và những đóng góp mới

Các đóng góp mới của luận án được trình bày trong bản tóm tắt và phần kết luận bao gồm 3 điểm:

  1. Về phương pháp và kỹ thuật: Nghiên cứu và ứng dụng thành công kỹ thuật xử lý xung số (DPP), xử lý trực tiếp dạng xung tương tự (ASP) từ đầu dò bức xạ và lượng tử hóa tín hiệu thông qua bộ biến đổi A/D tốc độ cao để phát triển thế hệ thiết bị ghi-đo bức xạ kỹ thuật số. Ứng dụng thành công thuật toán khử tích chập trong cửa sổ động (MWD) và tạo dạng xung số hình thang (DPS) để khắc phục hiện tượng hụt biên độ và nâng cao độ phân giải năng lượng.

  2. Về thiết kế và chế tạo phần cứng: Thiết kế, chế tạo hoàn chỉnh các khối điện tử chức năng dựa trên kỹ thuật DSP qua ứng dụng FPGA đáp ứng nhu cầu nghiên cứu thực nghiệm trong nước, bao gồm:

  • Khối FPGA-MCA8K sử dụng vi mạch Altera EPM7160E;
  • Khối DSP-MCA1K sử dụng vi mạch Xilinx Spartan-3E XC3S400;
  • Khối DSP-MCA8K hoàn chỉnh sử dụng vi mạch Xilinx Spartan-3E XC3S500 tích hợp bộ tiền lọc APP, tầng ADC nhanh và vi điều khiển EZ-USB;
  • Khối MCA8K đo neutron kết nối cổng USB máy tính.
  1. Về phát triển phần mềm và thuật toán:
  • Xây dựng hệ thống mã nguồn VHDL thực thi các thuật toán xử lý xung số, tạo bộ nhớ DPRAM, bộ phát hiện đỉnh và bộ tạo xung mẫu trên FPGA trong môi trường ISE và Max+Plus II.
  • Phát triển hệ thống chương trình ứng dụng trên môi trường Windows gồm chương trình MCANRI (bằng Visual C++) và DSPMCA (bằng LabVIEW) cùng chương trình nhúng cho vi điều khiển bằng ngôn ngữ C Keil51, cho phép điều khiển cấu hình phần cứng, thu nhận và phân tích dữ liệu phổ đa kênh theo thời gian thực.

Kiến nghị và giải pháp đề xuất từ luận án:

  • Ứng dụng các khối điện tử đã chế tạo vào các hệ đo phổ kế gamma và neutron thường trực trên các kênh ngang của Lò phản ứng hạt nhân Đà Lạt.
  • Từng bước thay thế các khối điện tử tương tự chuẩn NIM cồng kềnh bằng các khối DSP-FPGA tích hợp nhằm tiết kiệm năng lượng, giảm kích thước và nâng cao độ chính xác của các phép đo vật lý hạt nhân.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế và các vấn đề kỹ thuật được tác giả nêu ra:

  • Khối thiết bị DSP-MCA8K qua chế tạo lần 1 vẫn còn một số hạn chế về độ ổn định và tỷ số đỉnh trên phông, đòi hỏi phải tối ưu hóa phần cứng và thuật toán lọc số ở lần chế tạo thứ hai.
  • Việc xử lý số hóa trực tiếp bằng VHDL đòi hỏi tiếp tục tối ưu tài nguyên logic của FPGA để có thể tích hợp nhiều kênh đo đồng thời trên cùng một chip.

Hướng nghiên cứu tiếp tục được đề xuất trong luận án:

  • Tiếp tục nghiên cứu hoàn thiện và mở rộng các khối điện tử DSP-FPGA đã chế tạo để xây dựng hệ phổ kế trùng phùng số ghi "sự kiện - sự kiện" (Event-by-Event) sử dụng kỹ thuật đánh dấu mốc thời gian (Time Stamp) phục vụ nghiên cứu cấu trúc hạt nhân và phân rã gamma nối tầng.
  • Mở rộng ứng dụng công nghệ DSP và FPGA cho các hệ thiết bị đo bức xạ hạt nhân trên các chùm máy gia tốc hạt mang điện và các ứng dụng kỹ thuật hạt nhân trong nước.

Giá trị tham khảo

Luận án cung cấp tài liệu tham khảo có giá trị kỹ thuật và thực tiễn cho các đối tượng:

  • Nghiên cứu sinh, học viên cao học và sinh viên các chuyên ngành Vật lý hạt nhân, Kỹ thuật hạt nhân, Điện tử - Viễn thông và Tự động hóa: Tham khảo cơ sở toán học của thuật toán MWD, cấu trúc bộ tạo dạng xung số hình thang (Chương 1) và toàn bộ mã nguồn VHDL thiết kế MCA (Phụ lục C), mã nguồn C++ điều khiển thiết bị (Phụ lục D).
  • Giảng viên và cán bộ nghiên cứu tại các viện, trường đại học: Tham khảo phương pháp thiết kế mạch tiền xử lý tương tự APP, kỹ thuật phối hợp trở kháng và dải động ADC nhanh, cũng như phương pháp tích hợp vi điều khiển Cypress EZ-USB với FPGA (Chương 2).
  • Kỹ sư phát triển thiết bị đo lường bức xạ và hạt nhân: Tham khảo quy trình kiểm tra các tham số kỹ thuật chuẩn của hệ phổ kế như độ phi tuyến vi phân (DNL), độ phi tuyến tích phân (INL), kiểm định Chi bình phương ($\chi^2$) và thuật toán định chuẩn năng lượng, diện tích đỉnh theo tiêu chuẩn Genie-2000/ORTEC (Chương 3 và Phụ lục B).

Câu hỏi thường gặp

  1. Thuật toán Khử tích chập trong cửa sổ động (MWD) giải quyết vấn đề kỹ thuật nào trong phổ kế hạt nhân? Trả lời: Thuật toán MWD giải quyết hiện tượng suy giảm độ phân giải năng lượng do hiệu ứng bẫy điện tích và độ hụt biên độ (ballistic deficit) khi sử dụng đầu dò bán dẫn thể tích lớn (như HPGe). Bằng cách giải hệ phương trình tích chập trong miền thời gian rời rạc với cửa sổ lấy mẫu động độ dài $M$, MWD tái cấu trúc chính xác hàm phân bố điện tích nguyên thủy $g(t)$ và biên độ điện tích toàn phần $G(n)$ của sự kiện bức xạ, không phụ thuộc vào sự thăng giáng của thời gian tăng tín hiệu.

  2. Bộ tiền xử lý tương tự (APP) thực hiện những chức năng cụ thể nào trước khi tín hiệu đưa vào ADC? Trả lời: Bộ APP thực hiện ba tác vụ chính: (1) Áp dụng bộ lọc cao qua có thời hằng $3.2\ \mu\text{s}$ để các xung không gối chồng lên nhau; (2) Điều chỉnh hệ số khuếch đại thô và khuếch đại tinh để biên độ xung lớn nhất đạt xấp xỉ 1 V (hoặc 2 V tùy loại tiền khuếch đại), giúp tối ưu hóa dải động của bộ ADC; (3) Dịch mức điện áp DC để toàn bộ tín hiệu nằm trọn trong dải điện áp ngõ vào đơn cực của ADC nhanh.

  3. Tại sao trong bộ xử lý xung số (DPP) cần phân tách thành hai kênh xử lý Nhanh và Chậm? Trả lời: Kênh Chậm được thiết kế với thời gian tạo dạng dài để triệt tiêu tạp âm, tối ưu hóa tỷ số tín hiệu trên tạp âm ($S/N$) nhằm đo chính xác biên độ năng lượng bức xạ. Ngược lại, kênh Nhanh được thiết kế với thời gian đạt đỉnh rất ngắn ($100\text{ ns}$ hoặc $400\text{ ns}$) để phục vụ các tác vụ thời gian: phát hiện và loại bỏ các xung chồng chập (PUR), đo tốc độ đếm xung vào thực (ICR) để hiệu chỉnh thời gian chết (DT) và thực hiện phân biệt thời gian tăng (RTD).

  4. Luận án đã thiết kế, chế tạo những khối phần cứng MCA cụ thể nào và sử dụng dòng chip FPGA nào? Trả lời: Luận án đã thiết kế và chế tạo: (1) Khối FPGA-MCA8K sử dụng vi mạch Altera EPM7160E lập trình bằng Max+Plus II; (2) Khối DSP-MCA1K sử dụng vi mạch Xilinx Spartan-3E XC3S400; (3) Khối DSP-MCA8K hoàn chỉnh sử dụng vi mạch Xilinx Spartan-3E XC3S500 kết hợp vi điều khiển Cypress EZ-USB; (4) Khối MCA8K đo neutron giao tiếp cổng USB cho chùm neutron lò phản ứng.

  5. Kết quả thử nghiệm thực tế của khối DSP-MCA8K và hệ đo neutron được tiến hành với những nguồn và điều kiện nào? Trả lời: Khối DSP-MCA8K được thử nghiệm đo kiểm chuẩn với nguồn chuẩn đa năng lượng $^{152}\text{Eu}$ (khớp 10 đỉnh năng lượng), nguồn chuẩn $^{60}\text{Co}$ và $^{137}\text{Cs}$ sử dụng đầu dò bán dẫn HPGe trong phòng thí nghiệm; các tham số DNL, INL và FWHM được đối chứng với hệ Dspec (Ortec). Hệ đo neutron được thử nghiệm đo trực tiếp chùm neutron trên kênh thực nghiệm nằm ngang số 4 của Lò phản ứng hạt nhân Đà Lạt.

Kết luận

Luận án của nghiên cứu sinh Đặng Lành đã nghiên cứu, làm chủ và ứng dụng thành công kỹ thuật xử lý tín hiệu số (DSP) trên nền tảng vi mạch mảng logic lập trình được (FPGA) trong lĩnh vực điện tử hạt nhân thực nghiệm tại Việt Nam. Tác giả đã thiết kế, chế tạo hoàn chỉnh các khối phần cứng chuyên dụng (FPGA-MCA8K, DSP-MCA1K, DSP-MCA8K, hệ đo neutron) cùng hệ thống thuật toán VHDL và phần mềm ứng dụng trên máy tính (MCANRI, DSPMCA). Các kết quả thử nghiệm kiểm chuẩn tham số kỹ thuật và đo phổ bức xạ gamma, neutron thực tế trên Lò phản ứng hạt nhân Đà Lạt khẳng định hệ thiết bị hoạt động ổn định, đạt các chỉ tiêu kỹ thuật tương đương thiết bị thương mại nhập khẩu, mở ra hướng phát triển các hệ phổ kế số phục vụ nghiên cứu vật lý hạt nhân trong nước.