Tổng quan về luận án
Nghiên cứu cấu trúc hạt nhân, đo đạc dữ liệu vi mô và phân tích kích hoạt nơtron tại các kênh ngang của lò phản ứng hạt nhân luôn đòi hỏi các hệ thống phổ kế bức xạ gamma và nơtron có độ phân giải năng lượng siêu cao, khả năng xử lý tốc độ đếm lớn và triệt tiêu tối đa độ hụt biên độ (ballistic deficit). Luận án tiến sĩ vật lý của nghiên cứu sinh Đặng Lành với đề tài "Nghiên cứu, xây dựng hệ thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm" (chuyên ngành Vật lý nguyên tử, mã số 62.06, Viện Năng lượng nguyên tử Việt Nam - VINATOM, dưới sự hướng dẫn khoa học của PGS. TS. Nguyễn Nhị Điền) đại diện cho một bước chuyển mang tính tiên phong trong việc làm chủ công nghệ thiết bị hạt nhân kỹ thuật số tại Việt Nam.
+-------------------------------------------------------------+
| HỆ PHỔ KẾ HẠT NHÂN KỸ THUẬT SỐ |
+-------------------------------------------------------------+
|
+---------------------------------------+---------------------------------------+
| |
v v
+------------------+ +-------------------+
| PHẦN CỨNG (HW) | | THUẬT TOÁN (DSP) |
+------------------+ +-------------------+
| • Tiền xử lý APP | | • Khử tích chập |
| • Fast ADC | | cửa sổ động |
| • Altera EPM7160E| | (MWD) |
| • Xilinx XC3S400/| | • Lọc tạo dạng |
| XC3S500 | | hình thang FIR |
| • Cypress EZ-USB | | • Bù cực - không |
+------------------+ | (Pole-Zero) |
| | • Hồi phục đường |
| | cơ bản (BLR) |
| | • Chống chồng chập|
| | (PUR) |
| +-------------------+
| |
+---------------------------------------+---------------------------------------+
|
v
+--------------------------+
| HỆ THỐNG HOÀN THIỆN |
+--------------------------+
| • FPGA-MCA8K |
| • DSP-MCA1K |
| • DSP-MCA8K |
| • Phổ kế nơtron EZ-USB |
| • MCANRI (Visual C++) |
| • DSPMCA (LabVIEW) |
+--------------------------+
Trước giai đoạn nghiên cứu, các hệ thống phổ kế tại Viện Nghiên cứu hạt nhân Đà Lạt chủ yếu vận hành dựa trên các khối điện tử tương tự (analog) chuẩn NIM rời rạc (như bộ khuếch đại tạo dạng AMP, bộ biến đổi tương tự - số ADC Wilkinson, bộ phân biệt phân đoạn không đổi CFD, bộ biến đổi thời gian - biên độ TAC). Các hệ thống tương tự này bộc lộ nhiều hạn chế cố hữu: trôi dạt nhiệt đường cơ bản, thời gian chết (dead time) lớn ở tốc độ đếm cao, hiện tượng chồng chập xung (pulse pile-up) gây biến dạng đỉnh phổ và kích thước cồng kềnh. Mặc dù các hệ thống xử lý xung số thương mại tiên tiến như DSPEC của ORTEC đã bắt đầu xuất hiện, chi phí đầu tư rất cao và cấu trúc đóng kín hạn chế khả năng tùy biến sâu cho các cấu hình đo chuyên biệt (như hệ phổ kế trùng phùng gamma - gamma, phương pháp cộng biên độ xung trùng phùng SACP, hay đo thông lượng nơtron trên kênh ngang số 4).
Để giải quyết triệt để khoảng trống nghiên cứu (research gap) này, luận án tập trung giải quyết 3 câu hỏi nghiên cứu cốt lõi:
- RQ1: Làm thế nào để mô hình hóa và hiện thực hóa thuật toán khử tích chập trong cửa sổ động (Moving Window Deconvolution - MWD) cùng kỹ thuật tạo dạng xung số hình thang (Digital Pulse Shaping - DPS) trên nền tảng vi mạch logic khả trình FPGA nhằm loại bỏ độ hụt biên độ và cải thiện tỷ số tín hiệu trên tạp âm ($S/N$)?
- RQ2: Cấu trúc phần cứng nào tối ưu cho việc tích hợp đồng thời khối tiền xử lý tương tự (APP), bộ biến đổi A/D tốc độ cao, khối xử lý số tín hiệu thời gian thực (DPP) và giao tiếp máy tính tốc độ cao qua vi điều khiển EZ-USB?
- RQ3: Mức độ tương thích và độ chính xác thực nghiệm của các hệ phân tích đa kênh (MCA 1K/8K) tự chế tạo đạt đến ngưỡng nào khi so sánh đối chuẩn trực tiếp với các thiết bị tiêu chuẩn quốc tế (DSPEC, Accuspec) trên các nguồn phóng xạ chuẩn ($^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$) và chùm nơtron thực tế của Lò phản ứng hạt nhân Đà Lạt?
Các giả thuyết nghiên cứu tương ứng được xác lập:
- H1: Thuật toán MWD kết hợp bộ lọc số đáp ứng xung hữu hạn (FIR) triển khai bằng ngôn ngữ VHDL trên FPGA Spartan-3E có khả năng khôi phục chính xác điện tích ban đầu giải phóng trong đầu dò bán dẫn HPGe, bất chấp sự thăng giáng về thời gian thu gom điện tích ($t_r$).
- H2: Kiến trúc xử lý hai kênh song song (kênh nhanh 100 ns để phát hiện trùng phùng/loại bỏ chồng chập PUR và kênh chậm 2.4 $\mu\text{s}$ để đo chính xác biên độ) cho phép cực tiểu hóa thời gian chết và duy trì độ phân giải năng lượng (FWHM) ổn định ở dải tốc độ đếm xung vào (ICR) cao.
Khung lý thuyết của luận án xây dựng trên nền tảng lý thuyết hệ thống tuyến tính bất biến theo thời gian (LTI), lý thuyết xử lý tín hiệu số thời gian thực, thuật toán lọc số deconvolution của Jordanov & Knoll (1994), phương pháp thang trượt chuẩn (sliding scale method) của Cottini et al. (1963) và lý thuyết tương tác bức xạ với vật chất. Luận án đã chế tạo thành công 3 hệ thiết bị hoàn chỉnh gồm FPGA-MCA8K, DSP-MCA1K, DSP-MCA8K và hệ đo nơtron kênh ngang, thiết lập bộ phần mềm điều khiển MCANRI (Visual C++) và DSPMCA (LabVIEW). Kết quả khẳng định độ phi tuyến tích phân $\text{INL} < \pm 0.05%$, độ phi tuyến vi phân $\text{DNL} < \pm 1%$, độ phân giải đỉnh 1332.5 keV của $^{60}\text{Co}$ đạt xấp xỉ hệ thương mại DSPEC, mở ra hướng tự chủ hoàn toàn công nghệ chế tạo thiết bị hạt nhân kỹ thuật số quy mô phòng thí nghiệm và công nghiệp tại Việt Nam.
Literature Review và Positioning
Lịch sử phát triển thiết bị điện tử hạt nhân ghi nhận sự tiến hóa qua ba thế hệ chính. Thế hệ đầu tiên dựa trên kỹ thuật tương tự thuần túy chuẩn NIM ra đời từ những năm 1960 với các đóng góp kinh điển của Fairstein & Hahn (1965) về khuếch đại tuyến tính, kỹ thuật lọc bán Gauss (semi-Gaussian shaping) bằng mạng CR-RC liên tiếp và bộ biến đổi ADC kiểu dốc Wilkinson (Wilkinson, 1950). Mặc dù các hệ thống của ORTEC và Canberra (như bộ khuếch đại tạo dạng ORTEC 672, ADC 8075) đạt độ tuyến tính cao, chúng bị giới hạn nghiêm trọng bởi độ hụt biên độ khi thời gian thu gom điện tích trong các đầu dò bán dẫn thể tích lớn (HPGe $> 100\text{ cm}^3$) biến thiên ngẫu nhiên theo vị trí tương tác của hạt gamma.
+-----------------------------------------------------------------------------------------------+
| Giai đoạn 1960s - 1980s: Điện tử tương tự chuẩn NIM (Wilkinson, Fairstein, ORTEC, Canberra) |
| Hạn chế: Độ hụt biên độ (ballistic deficit), trôi nhiệt, chồng chập xung khi tốc độ đếm cao. |
+-----------------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------+
| Giai đoạn 1990s: Đột phá thuật toán DSP (Jordanov & Knoll, Lakatos, Valentin, Georgiev) |
| Đóng góp: Đề xuất giải thuật MWD, tạo dạng xung số hình thang/tam giác, lý thuyết lọc FIR. |
+-----------------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------+
| Giai đoạn 2000s: Thương mại hóa & Tích hợp FPGA (ORTEC DSPEC, XIA DGF-4, Amptek DP5) |
| Thực trạng: Thiết bị đóng gói sẵn, chi phí rất lớn, khó can thiệp sâu cho nghiên cứu đặc thù.|
+-----------------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------+
| VỊ TRÍ CỦA LUẬN ÁN (Đặng Lành, 2013 - VINATOM): |
| • Nội địa hóa toàn diện phần cứng: Thiết kế mạch APP, tích hợp FPGA Xilinx / Altera. |
| • Trực tiếp lập trình VHDL thuật toán MWD, bù Pole-Zero, kênh Nhanh - Chậm trên FPGA. |
| • Phát triển trọn gói phần mềm MCANRI/DSPMCA phục vụ đo chùm nơtron và trùng phùng gamma. |
+-----------------------------------------------------------------------------------------------+
Thế hệ thứ hai đánh dấu bước ngoặt chuyển dịch sang xử lý tín hiệu số vào đầu thập niên 1990. Jordanov & Knoll (1994) cùng với Jordanov et al. (1994) đã đề xuất phương pháp khử tích chập trong cửa sổ động (MWD), cho phép biến đổi xung hàm mũ suy giảm vô hạn từ tiền khuếch đại nhạy điện tích (CSP) thành dạng xung hình thang cân đối với đỉnh phẳng (flat-top). Đỉnh phẳng này cho phép lấy mẫu chính xác biên độ tích phân điện tích mà hoàn toàn không bị ảnh hưởng bởi sự dao động của thời gian tăng xung ($t_r$), giải quyết triệt để bài toán hụt biên độ. Đồng thời, Georgiev & Gast (1993), Lakatos et al. (1995), và Valentin et al. (1996) đã mở rộng cơ sở toán học cho các bộ lọc số đệ quy thời gian thực, chứng minh rằng bộ lọc số đáp ứng xung hữu hạn (FIR) vượt trội hơn hẳn bộ lọc tương tự trong việc tối ưu hóa tỷ số $S/N$ ở cả vùng tạp âm chuỗi (series noise) và tạp âm song song (parallel noise).
Thế hệ thứ ba bước vào kỷ nguyên tích hợp cao với sự bùng nổ của vi mạch logic lập trình được FPGA (Field Programmable Gate Arrays) và bộ xử lý tín hiệu số chuyên dụng DSPs trong thập niên 2000. Các hệ thống hàng đầu thế giới như DGF-4 của hãng XIA (X-ray Instrumentation Agency), dòng DSPEC của ORTEC, và DP5 của Amptek đã tích hợp toàn bộ chuỗi xử lý tương tự vào cấu trúc số. Tuy nhiên, cuộc tranh luận học thuật và kỹ thuật trong giai đoạn này tập trung vào hai vấn đề lớn:
- Cấu trúc xử lý: Nên sử dụng bộ vi xử lý DSP chuyên dụng (Digital Signal Processors như dòng TMS320 của Texas Instruments) hay cấu trúc mảng logic FPGA thuần túy? DSP cho phép lập trình thuận tiện bằng C nhưng bị giới hạn về xử lý song song luồng dữ liệu (pipelining) ở tốc độ lấy mẫu trên 50–100 MSPS. Ngược lại, FPGA với các khối logic khả cấu hình (CLB) và khối nhân tích lũy (MAC) phần cứng cho phép xử lý luồng dữ liệu số song song thời gian thực ở tần số xung nhịp hàng trăm MHz.
- Cơ chế tuyến tính hóa ADC: Phương pháp dốc Wilkinson truyền thống có độ phi tuyến vi phân (DNL) cực tốt ($< 0.5%$) nhưng thời gian biến đổi quá chậm ($T_{conv} = N \times T_{clk}$), trong khi phương pháp xấp xỉ liên tiếp (SAR) hoặc Flash ADC tuy nhanh nhưng có DNL rất kém do sai số chế tạo mạng điện trở. Cottini et al. (1963) đề xuất phương pháp thang trượt (sliding scale method), nhưng việc ứng dụng số hóa toàn phần kỹ thuật này trước tầng lọc số vẫn là một thách thức kỹ thuật lớn.
Tại Việt Nam, các công trình của Nguyễn Nhị Điền, Phạm Đình Khang, Nguyễn Xuân Hải (Viện NCHN) trong giai đoạn 1990–2005 đã triển khai thành công hệ đo trùng phùng triệt Compton và hệ phổ kế cộng biên độ xung trùng phùng (SACP) dựa trên thiết bị NIM tương tự. Luận án của Đặng Lành đã định vị chính xác vị trí học thuật của mình khi là công trình đầu tiên tại Việt Nam giải quyết trọn vẹn việc thiết kế phần cứng, lập trình VHDL cho thuật toán MWD trên FPGA, tích hợp giao diện USB tốc độ cao và xây dựng hoàn chỉnh hệ phổ kế gamma kỹ thuật số chất lượng cao tương đương chuẩn quốc tế DSPEC, phục vụ trực tiếp các kênh thực nghiệm của Lò phản ứng hạt nhân Đà Lạt.
Đóng góp lý thuyết và khung phân tích
+---------------------------------------------------------------------------------------------------+
| Tín hiệu tương tự từ Đầu dò / Tiền khuếch đại (CSP) |
| Phân bố điện tích: $U_P(t) = \int_{-\infty}^{+\infty} g(\tau)f(t-\tau)d\tau$ |
+---------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
| Bộ tiền xử lý tương tự (APP): Phù hợp trở kháng, dịch mức DC, lọc sơ bộ $\tau = 3.2\ \mu\text{s}$|
+---------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
| Bộ biến đổi tương tự - số tốc độ cao (Fast ADC): Số hóa với chu kỳ lấy mẫu $T_{clk}$ |
+---------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
| KHỐI XỬ LÝ XUNG SỐ TRÊN FPGA (DPP CORE) |
| |
| +---------------------------------------------+ +-------------------------------------------+ |
| | KÊNH NHANH (Fast Channel - 100 ns) | | KÊNH CHẬM (Slow Channel - 2.4 $\mu\text{s}$) | |
| | • Bộ tạo dạng xung nhanh | | • Khử tích chập mạch cao qua (HPD) | |
| | • Phát hiện sự kiện vượt ngưỡng | | Bù trừ cực - không (P-Z): $M = \tau/T_{clk}$| |
| | • Logic chống chồng chập (PUR) | | • Bộ trễ và trừ bậc 2 (DS1, DS2) | |
| | • Đo tốc độ xung vào thực (ICR) | | • Bộ tích lũy (ACC) tạo xung hình thang | |
| | • Phân biệt thời gian tăng (RTD) | | • Khôi phục đường cơ bản số (BLR) | |
| +---------------------------------------------+ +-------------------------------------------+ |
| +-----------------------+------------------------+ |
| +---------------------------------------------------------------------------------------------+ |
| | LOGIC ĐIỀU KHIỂN & BỘ NHỚ PHỔ ĐA KÊNH | |
| | • Tìm và chốt đỉnh số (Digital Peak Detect & Strobe) | |
| | • Tăng nội dung ô nhớ song cổng (DPRAM 8192 kênh $\times$ 32 bit) | |
| +---------------------------------------------------------------------------------------------+ |
+---------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
| GIAO TIẾP NGOẠI VI & PHẦN MỀM MÁY TÍNH |
| • Vi điều khiển Cypress EZ-USB FX2 (CY7C68013A) truyền dữ liệu khối (Bulk Transfer) |
| • Phần mềm MCANRI (Visual C++) / DSPMCA (LabVIEW): Hiển thị, hiệu chuẩn năng lượng, fit Gauss |
+---------------------------------------------------------------------------------------------------+
Đóng góp cho lý thuyết
Luận án đã mở rộng lý thuyết hệ thống tuyến tính bất biến thời gian (LTI) trong việc mô hình hóa chuỗi thu nhận tín hiệu bức xạ từ miền tương tự liên tục sang miền số rời rạc. Về mặt toán học, tín hiệu điện áp ngõ ra từ tiền khuếch đại nhạy điện tích $U_P(t)$ là tích chập giữa hàm phân bố dòng điện tích $g(t)$ sinh ra trong đầu dò và đáp ứng xung $f(t)$ của tiền khuếch đại:
$$U_P(t) = \int_{-\infty}^{+\infty} g(\tau) f(t-\tau) d\tau = g(t) * f(t)$$
Khi chuyển đổi sang miền thời gian rời rạc với chu kỳ lấy mẫu $T_s$ ($t = i T_s$), phương trình tích chập trở thành:
$$U_P(i T_s) = \sum_{j=0}^{\infty} g(j T_s) f(i T_s - j T_s)$$
Với giả thiết đáp ứng của tầng tương tự là hàm suy giảm đơn mũ $f(n) = k^n = e^{-\alpha n}$ (trong đó $\alpha$ là hằng số phân rã, $k = e^{-T_s/\tau}$), luận án đã chứng minh phương trình trích xuất điện tích toàn phần $G(n)$ trong cửa sổ động độ dài $M$ theo thuật toán MWD:
$$G(n) = U(n) - U(n-M) + (1-k) \sum_{j=n-M}^{n-1} U(j) \quad \forall n > z + M$$
Điểm đột phá về mặt thuật toán lý thuyết ở đây là việc chuyển đổi một phép giải hệ phương trình ma trận phức tạp thành một giải thuật đệ quy chỉ yêu cầu đúng 3 phép tính cơ bản trong mỗi chu kỳ lấy mẫu: 1 phép nhân tích lũy (MAC), 1 phép cộng và 1 phép trừ. Điều này cho phép thuật toán vận hành hoàn hảo theo thời gian thực (real-time) bên trong cấu trúc phần cứng của FPGA mà không gây trễ luồng dữ liệu.
Đồng thời, luận án đã đóng góp vào mô hình toán học của bộ tạo dạng xung số hình thang (DPS) thông qua phương trình sai phân đệ quy biến đổi xung hàm mũ $v(n)$ thành xung hình thang $s(n)$:
$$d_{k,l}(n) = v(n) - v(n-k) - v(n-l) + v(n-k-l)$$
$$p(n) = p(n-1) + d_{k,l}(n)$$
$$r(n) = p(n) + M \cdot d_{k,l}(n)$$
$$s(n) = s(n-1) + r(n)$$
Trong đó, tham số $M$ đóng vai trò bộ bù trừ cực - không dạng số (Digital Pole-Zero Cancellation), triệt tiêu hoàn toàn đuôi phân rã hàm mũ:
$$M = \frac{1}{\exp(T_{clk}/\tau) - 1} \approx \frac{\tau}{T_{clk}} - 0.5 \quad (\text{khi } \tau/T_{clk} > 5)$$
Thời gian tăng của hình thang được xác định bởi tham số $k$, thời gian giảm xác định bởi $l$, và độ rộng đỉnh phẳng bằng $|l - k|$. Khung lý thuyết này chứng minh tính bất biến của biên độ đỉnh hình thang đối với các biến thiên của thời gian thu gom điện tích trong đầu dò HPGe.
Khung phân tích độc đáo
Khung phân tích của luận án tích hợp chặt chẽ 3 trụ cột lý thuyết:
- Lý thuyết khử tích chập miền rời rạc (MWD): Khôi phục điện tích nguyên thủy giải phóng trong buồng ion hóa hoặc thể tích nhạy của bán dẫn.
- Lý thuyết lọc số đáp ứng xung hữu hạn (FIR): Thiết lập bộ tạo dạng xung đối xứng hình thang, triệt tiêu đuôi xung vô hạn, nhờ đó loại bỏ triệt để hiện tượng dịch chuyển đường cơ bản (Baseline Drift) ở tốc độ đếm cao.
- Lý thuyết thang trượt thống kê (Statistical Sliding Scale): Bổ chính phi tuyến vi phân (DNL) của bộ biến đổi ADC trực tiếp trong miền số, giảm thiểu tương quan giữa vị trí kênh và độ rộng kênh lượng tử hóa.
Điều kiện biên (boundary conditions) của khung phân tích được xác lập cụ thể: Tỷ số $\tau/T_{clk}$ phải lớn hơn 5; dải động ngõ vào tương tự từ $0 - 2\text{ V}$; thời gian lấy mẫu $T_{clk}$ cố định ở mức nano giây; thời hằng suy giảm của tầng tiền xử lý tương tự (APP) được thiết lập chuẩn hóa tại $\tau = 3.2\ \mu\text{s}$.
Phương pháp nghiên cứu tiên tiến
+---------------------------------------------------------------------------------------------------+
| BƯỚC 1: THIẾT KẾ & CHẾ TẠO PHẦN CỨNG (HARDWARE CO-DESIGN) |
| • Mạch tiền xử lý APP: Lọc cao qua $\tau = 3.2\ \mu\text{s}$, đệm trở kháng, dịch mức DC. |
| • Tầng Fast ADC: Lấy mẫu tốc độ cao, giao tiếp song song với FPGA. |
| • Chế tạo bo mạch: FPGA-MCA8K (Altera EPM7160E), DSP-MCA1K & DSP-MCA8K (Xilinx Spartan-3E). |
| • Giao tiếp truyền thông: Vi điều khiển Cypress EZ-USB FX2 kết nối PC qua cổng USB 2.0. |
+---------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
| BƯỚC 2: PHÁT TRIỂN MÃ NGUỒN LOGIC VHDL & FIRMWARE |
| • Lập trình VHDL trên Xilinx ISE và Altera Max+Plus II: Khối MWD, HPD, LPF, Dual-Port RAM (DPRAM).|
| • Tích hợp máy trạng thái hữu hạn (FSM) và bộ nhân tích lũy (MAC) thời gian thực. |
| • Lập trình vi điều khiển 8051 nhúng trên Cypress EZ-USB bằng Keil C51. |
+---------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
| BƯỚC 3: XÂY DỰNG PHẦN MỀM THU NHẬN & PHÂN TÍCH TRÊN MÁY TÍNH |
| • Phần mềm MCANRI (Visual C++): Quản lý truyền dữ liệu, lưu phổ MCA, giải thuật tìm đỉnh Gauss. |
| • Phần mềm DSPMCA (LabVIEW): Giao diện đo trực quan, điều khiển ngưỡng, tính diện tích đỉnh quang.|
+---------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
| BƯỚC 4: QUY TRÌNH KIỂM CHUẨN & ĐỐI SOÁNH THỰC NGHIỆM RIGOROUS |
| • Kiểm tra chỉ số kênh: 8192 kênh ($2^i$ với $i = 0 \dots 12$). |
| • Kiểm tra độ tuyến tính: Đo DNL bằng máy phát xung ngẫu nhiên (RPG); đo INL bằng nguồn áp chuẩn. |
| • Kiểm định thống kê: Kiểm định Chi bình phương ($\chi^2$) đánh giá độ ổn định đếm. |
| • Đo phổ phóng xạ thực tế: Đo nguồn chuẩn $^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$ |
| với đầu dò HPGe; so sánh đối chuẩn trực tiếp với ORTEC DSPEC và Canberra Accuspec. |
| • Thử nghiệm tại hiện trường: Đo thông lượng nơtron trên kênh ngang số 4 Lò phản ứng Đà Lạt. |
+---------------------------------------------------------------------------------------------------+
Thiết kế nghiên cứu
Nghiên cứu tuân thủ triết lý thực chứng thực nghiệm (positivist empirical paradigm) kết hợp phương pháp đồng thiết kế phần cứng/phần mềm (Hardware/Software Co-design). Cấu trúc hệ thống được phân cấp đa tầng (Multi-level architecture):
- Tầng 1 (Cảm biến & Tiền xử lý tương tự): Đầu dò bức xạ (HPGe thể tích lớn bán dẫn siêu tinh khiết hoặc ống đếm tỉ lệ nơtron $^3\text{He}$/$\text{BF}_3$) kết nối với tiền khuếch đại nhạy điện tích (CSP). Bo mạch tiền xử lý tương tự (APP) được thiết kế đặc thù với bộ lọc cao qua có thời hằng $\tau = 3.2\ \mu\text{s}$, điện trở phân áp $2.5\text{ k}\Omega$, tụ $3\text{ nF}$ và $6.8\text{ nF}$, điện trở tải $900\ \Omega$ và $460\ \Omega$, cung cấp hệ số khuếch đại thô (Coarse Gain), khuếch đại tinh (Fine Gain) và dịch mức DC để khớp hoàn hảo dải động $0 - 2\text{ V}$ của bộ biến đổi ADC.
- Tầng 2 (Số hóa & Xử lý xung số DPP trên FPGA): Tín hiệu được lượng tử hóa bằng bộ ADC tốc độ cao. Trái tim xử lý là các dòng vi mạch FPGA chuyên dụng:
- Dòng FPGA CPLD Altera EPM7160ELC84-15 (sử dụng môi trường Max+Plus II với phương pháp liên kết cổng logic) cho khối FPGA-MCA8K.
- Dòng FPGA Xilinx Spartan-3E XC3S400 và XC3S500 (sử dụng môi trường tích hợp Xilinx ISE) cho khối DSP-MCA1K và DSP-MCA8K.
- Tầng 3 (Giao tiếp & Thu nhận dữ liệu): Sử dụng bộ vi điều khiển Cypress EZ-USB dòng FX2 (CY7C68013A) giao tiếp tốc độ cao chuẩn USB 2.0. Firmware được lập trình bằng ngôn ngữ C thông qua trình biên dịch Keil C51.
- Tầng 4 (Phần mềm người dùng): Phát triển độc lập hai gói phần mềm chuyên dụng:
MCANRI xây dựng trên ngôn ngữ hướng đối tượng Microsoft Visual C++ và DSPMCA xây dựng trên nền tảng National Instruments LabVIEW, hỗ trợ đầy đủ các thuật toán xử lý phổ như khớp hàm Gauss bằng phương pháp bình phương tối thiểu, tính diện tích đỉnh thực nghiệm ORTEC/Genie-2000, hiệu chuẩn năng lượng và hiệu chuẩn hiệu suất ghi.
Quy trình nghiên cứu rigorous
Quy trình đánh giá và thẩm định độ tin cậy của thiết bị được thực hiện theo tiêu chuẩn đo lường hạt nhân quốc tế (IEEE Nuclear Science Standards):
- Kiểm tra hoạt động logic và dung lượng kênh: Xác lập kiểm tra tính đúng đắn của $2^i$ kênh đo ($i = 0, 1, \dots, 12$ tương ứng từ kênh 1 đến kênh 8192) nhằm đảm bảo không có hiện tượng dính bit (stuck-at bit) trong khối nhớ DPRAM và bộ giải mã địa chỉ.
- Đo độ phi tuyến vi phân (DNL): Sử dụng phương pháp phổ phân bố đều từ máy phát xung ngẫu nhiên (Random Pulse Generator - RPG). Cấu hình đo đối chuẩn song song giữa hệ SUT (System Under Test: FPGA-MCA8K hoặc DSP-MCA8K) và hệ quy chiếu RSS (Reference Setup System: ORTEC DSPEC hoặc Canberra Accuspec).
- Đo độ phi tuyến tích phân (INL): Sử dụng máy phát xung chuẩn bước nhảy chính xác cao (Precision Pulse Generator), quét điện áp từ $0.05\text{ V}$ đến $9.95\text{ V}$, ghi nhận vị trí kênh trung tâm và thực hiện hồi quy tuyến tính:
$$\text{INL} = \frac{\Delta V_{max}}{V_{FSR}} \times 100%$$
- Kiểm định thống kê Chi bình phương ($\chi^2$): Thực hiện phép đo lặp liên tục 100 lần trong cùng khoảng thời gian thực (Live Time / Real Time) để kiểm định tính tuân theo phân bố Poisson của các biến cố phân rã phóng xạ:
$$\chi^2 = \sum_{i=1}^{N} \frac{(n_i - \bar{n})^2}{\bar{n}}$$
Data và phân tích
Dữ liệu thực nghiệm được thu thập từ các nguồn chuẩn quốc tế và kênh thực nghiệm lò phản ứng:
- Nguồn phóng xạ gamma đa năng lượng $^{152}\text{Eu}$ với 10 đỉnh năng lượng đặc trưng trải rộng từ $121.78\text{ keV}$, $244.70\text{ keV}$, $344.28\text{ keV}$, $411.12\text{ keV}$, $443.96\text{ keV}$, $778.90\text{ keV}$, $867.38\text{ keV}$, $964.08\text{ keV}$, $1112.08\text{ keV}$ đến $1408.01\text{ keV}$ để xây dựng đường chuẩn năng lượng (Energy Calibration) bậc hai và đường cong hiệu suất đỉnh quang (Peak Efficiency Calibration).
- Nguồn phóng xạ chuẩn $^{60}\text{Co}$ ($E_\gamma = 1173.2\text{ keV}$ và $1332.5\text{ keV}$) và $^{137}\text{Cs}$ ($E_\gamma = 661.7\text{ keV}$) đo bằng đầu dò HPGe nhằm kiểm tra độ phân giải năng lượng FWHM, tỷ số đỉnh trên phông (Peak-to-Compton ratio) và độ ổn định của hệ thống trong các phép đo kéo dài nhiều giờ.
- Dòng nơtron nhiệt và nơtron trung gian trích xuất từ kênh ngang số 4 của Lò phản ứng hạt nhân Đà Lạt sử dụng đầu dò tỉ lệ $^3\text{He}$ để kiểm chứng khả năng đo đếm nơtron thời gian thực.
Phát hiện đột phá và implications
+----------------------------------------------------------------------------------------------------+
| CÁC PHÁT HIỆN ĐỘT PHÁ CỦA LUẬN ÁN |
+----------------------------------------------------------------------------------------------------+
+----------------------------------------+----------------------------------------+
| | |
v v v
+------------------------+ +------------------------+ +--------------------+
| TUYẾN TÍNH SIÊU CAO | | ĐỘ PHÂN GIẢI FWHM TỐI ƯU| | LOẠI BỎ CHỒNG CHẬP |
+------------------------+ +------------------------+ +--------------------+
| • DNL đạt < ±1% | | • Đỉnh 1332.5 keV 60Co | | • Kênh nhanh 100 ns|
| • INL đạt < ±0.05% | | đạt FWHM ~ 1.85 keV | | bắt trọn xung gối|
| • Tương đương hệ chuẩn | | • Khử hoàn toàn độ hụt | | • Giảm thiểu Dead |
| ORTEC DSPEC | | biên độ (ballistic) | | Time hiệu dụng |
+------------------------+ +------------------------+ +--------------------+
Những phát hiện then chốt
- Độ phi tuyến vi phân (DNL) và độ phi tuyến tích phân (INL) đạt chuẩn thương mại quốc tế:
Kết quả kiểm tra thực nghiệm đối chuẩn giữa khối
DSP-MCA8K và hệ chuẩn ORTEC DSPEC ghi nhận:
- Độ phi tuyến tích phân của DSP-MCA8K đạt $\text{INL}{\text{DSP-MCA8K}} < \pm 0.05%$ trên toàn dải 8192 kênh, hoàn toàn trùng khớp với đường cong tuyến tính của DSPEC ($\text{INL}{\text{DSPEC}} < \pm 0.04%$).
- Độ phi tuyến vi phân $\text{DNL}_{\text{DSP-MCA8K}}$ duy trì ổn định trong khoảng $< \pm 1.0%$, chứng minh hiệu quả tuyệt vời của thuật toán khử tích chập MWD kết hợp thang trượt trong việc loại bỏ hiện tượng bất đồng đều độ rộng kênh.
SO SÁNH THỰC NGHIỆM GIỮA CÁC HỆ PHỔ KẾ
+-------------------+-----------------+--------------------+--------------------+
| Tham số kỹ thuật | FPGA-MCA8K | DSP-MCA8K | ORTEC DSPEC (Chuẩn)|
+-------------------+-----------------+--------------------+--------------------+
| Dung lượng kênh | 8192 kênh (8K) | 8192 kênh (8K) | 16384 kênh (16K) |
| DNL (%) | < ± 1.2% | < ± 1.0% | < ± 0.8% |
| INL (%) | < ± 0.08% | < ± 0.05% | < ± 0.04% |
| FWHM @ 1332.5 keV | ~ 1.98 keV | ~ 1.85 - 1.90 keV | ~ 1.82 keV |
| Chuẩn giao tiếp | Parallel / USB | USB 2.0 (EZ-USB) | USB / Ethernet |
+-------------------+-----------------+--------------------+--------------------+
-
Triệt tiêu hoàn toàn độ hụt biên độ và tối ưu hóa độ phân giải FWHM:
Trong phép đo phổ gamma phát xạ từ nguồn $^{60}\text{Co}$ sử dụng đầu dò HPGe thể tích lớn, khối DSP-MCA8K chế tạo lần 2 đạt độ phân giải năng lượng $\text{FWHM} = 1.85\text{ keV}$ tại đỉnh $1332.5\text{ keV}$ và $1.72\text{ keV}$ tại đỉnh $1173.2\text{ keV}$. Đối với đỉnh $661.7\text{ keV}$ của $^{137}\text{Cs}$, FWHM đạt $1.35\text{ keV}$. Các giá trị này tương đương với kết quả đo trên hệ chuẩn DSPEC ($\text{FWHM} = 1.82\text{ keV}$ tại $1332.5\text{ keV}$), chứng minh thuật toán tạo dạng xung hình thang cân với đỉnh phẳng $abs(l-k)$ đã triệt tiêu hoàn toàn hiệu ứng hụt biên độ do thời gian thu gom điện tích chậm trong đầu dò HPGe.
-
Cơ chế loại bỏ chồng chập xung (PUR) hai kênh độc lập hoạt động xuất sắc:
Bằng cách triển khai song song kênh nhanh (thời gian đạt đỉnh 100 ns hoặc 400 ns) và kênh chậm (thời gian tạo dạng $2.4\ \mu\text{s}$), hệ thống đã phát hiện và loại bỏ các sự kiện bức xạ xuất hiện cách nhau dưới $1.5\ \mu\text{s}$. Dữ liệu thống kê số đếm tích lũy theo thời gian thực (Real Time) và thời gian sống (Live Time) giữa DSP-MCA8K và DSPEC cho thấy độ lệch số đếm nhỏ hơn $0.5%$ ở tốc độ đếm lên tới hàng chục nghìn xung/giây (cps).
-
Kiểm định Chi bình phương xác nhận tính ổn định thống kê:
Phân tích 100 lần đo lặp liên tục cho giá trị $\chi^2$ thực nghiệm nằm chính xác trong khoảng tin cậy thống kê tiêu chuẩn với mức ý nghĩa $p > 0.05$, chứng minh hệ thống không bị ảnh hưởng bởi nhiễu ngoại lai, nhiễu nguồn xung nhịp hay hiện tượng trôi dạt điện áp theo thời gian.
-
Làm chủ hoàn toàn cấu hình đo nơtron kênh ngang số 4:
Hệ phổ kế nơtron tích hợp vi điều khiển EZ-USB đã ghi nhận thành công phổ phân bố nơtron nhiệt trên kênh ngang Lò phản ứng Đà Lạt với độ ổn định truyền dữ liệu $100%$, không xảy ra hiện tượng tràn bộ đệm (buffer overflow) hay mất mát gói tin.
Implications đa chiều
- Về mặt học thuật và phương pháp luận: Luận án thiết lập quy trình chuẩn tắc cho việc chuyển đổi các thuật toán xử lý tín hiệu hạt nhân kinh điển (vốn dựa trên mạch tương tự phức tạp) sang mã nguồn phần cứng VHDL trên FPGA. Phương pháp này có thể chuyển giao trực tiếp cho các nghiên cứu đo phổ trùng phùng gamma nối tầng (Two-Step Gamma Cascades - TSC), đo thời gian sống của mức kích thích hạt nhân bằng kỹ thuật trùng phùng nhanh (Fast Coincidence), và các thí nghiệm vật lý hạt cơ bản trên máy gia tốc.
- Về mặt thực tiễn và kinh tế: Việc chế tạo thành công các khối MCA kỹ thuật số nội địa giúp giảm chi phí trang bị thiết bị từ 5 đến 7 lần so với nhập ngoại, chủ động hoàn toàn trong công tác bảo trì, nâng cấp phần mềm, hiệu chỉnh tham số và tích hợp vào các hệ thống quan trắc phóng xạ môi trường quốc gia hoặc hệ thống điều khiển lò phản ứng.
Limitations và Future Research
Mặc dù đạt được những kết quả đột phá, luận án cũng chỉ ra một số giới hạn kỹ thuật (limitations) cần khắc phục:
- Độ phân giải và tốc độ lấy mẫu ADC: Các bo mạch chế tạo sử dụng bộ biến đổi ADC 12-bit / 14-bit với tốc độ lấy mẫu ở mức trung bình. Ở các tốc độ đếm cực cao ($> 100\text{ kcps}$), tạp âm lượng tử hóa (quantization noise) vẫn có ảnh hưởng nhất định đến khe đỉnh phổ.
- Dung lượng logic của dòng FPGA thế hệ cũ: Các chip FPGA Spartan-3E (XC3S400/XC3S500) và Altera EPM7160E có số lượng cổng logic (Logic Cells) và khối nhớ Block RAM hạn chế, gây khó khăn khi muốn nhúng đồng thời nhiều thuật toán phức tạp như phân tích dạng xung số (Digital Pulse Shape Analysis - PSA) để phân biệt photon gamma/nơtron hay thuật toán khử chập đa kênh đồng thời.
- Giao tiếp máy tính: Mặc dù chuẩn USB 2.0 thông qua chip ngoại vi EZ-USB FX2 đáp ứng tốt cho phổ tích lũy (Histogram Mode), nó chưa tối ưu cho chế độ đo ghi nhận từng sự kiện theo thời gian thực (List Mode / Event-by-Event Mode) với dung lượng dữ liệu lên đến hàng trăm Megabytes mỗi giây.
Chương trình nghiên cứu tương lai (Future Research Agenda):
- Nâng cấp phần cứng lên các dòng vi mạch bán dẫn mới như SoC FPGA (tích hợp lõi kép ARM Cortex-A9 cùng mảng logic FPGA trên nền Xilinx Zynq-7000 hoặc UltraScale+).
- Sử dụng các bộ biến đổi ADC tốc độ siêu cao (14–16 bit, tốc độ lấy mẫu $250 - 500\text{ MSPS}$) cho phép số hóa trực tiếp ngõ ra tiền khuếch đại mà không cần qua mạch tiền xử lý APP tương tự.
- Phát triển thuật toán phân biệt dạng xung số (Digital PSA) dựa trên mạng nơ-ron nhân tạo hoặc máy học nhúng trực tiếp trong FPGA để tách biệt chính xác phổ nơtron - gamma khi sử dụng đầu dò nhấp nháy lỏng (Liquid Scintillator như NE213 / EJ301).
- Mở rộng kiến trúc sang hệ đo trùng phùng đa kênh tích hợp (Multi-channel Coincidence Network) giao tiếp qua cổng Gigabit Ethernet hoặc PCIe phục vụ các thí nghiệm cấu trúc hạt nhân phức tạp.
Tác động và ảnh hưởng
Luận án đã tạo ra những tác động khoa học và công nghệ sâu rộng:
- Đóng góp học thuật: Các bài báo khoa học công bố từ luận án trên các tạp chí chuyên ngành trong nước và kỷ yếu hội nghị quốc tế đã cung cấp tài liệu tham khảo nền tảng cho cộng đồng nghiên cứu điện tử hạt nhân và vật lý thực nghiệm tại Việt Nam.
- Hiện đại hóa hạ tầng Lò phản ứng hạt nhân Đà Lạt: Các khối thiết bị DSP-MCA8K và hệ đo nơtron chế tạo trong luận án đã được đưa vào vận hành thử nghiệm và khai thác thực tế trên các kênh ngang của lò phản ứng, phục vụ trực tiếp các đề tài nghiên cứu số liệu hạt nhân, đo tiết diện phản ứng $(n, \gamma)$, $(n, n')$, và phân tích kích hoạt nơtron tức thời (PGNAA).
- Thúc đẩy năng lực tự chủ công nghệ quốc gia: Thành công của luận án chứng minh các nhà khoa học Việt Nam hoàn toàn có khả năng thiết kế và chế tạo các thiết bị khoa học kỹ thuật cao có độ phức tạp tương đương các sản phẩm thương mại của các nước phát triển, đóng góp vào định hướng phát triển ngành năng lượng nguyên tử vì mục đích hòa bình của Chính phủ.
Đối tượng hưởng lợi
- Nghiên cứu sinh và học viên cao học ngành Vật lý hạt nhân, Điện tử viễn thông, Kỹ thuật đo lường: Kế thừa toàn bộ mã nguồn VHDL, sơ đồ nguyên lý phần cứng mạch APP, ADC, và giải thuật lập trình vi điều khiển USB/LabVIEW để phát triển các đề tài chuyên sâu.
- Các nhà nghiên cứu vật lý thực nghiệm tại Lò phản ứng Đà Lạt và các Viện nghiên cứu: Sử dụng các hệ phổ kế kỹ thuật số tự chế tạo để thực hiện các phép đo phổ gamma, phổ nơtron với độ chính xác cao và chi phí bảo trì thấp.
- Kỹ sư R&D trong ngành công nghiệp hạt nhân và thiết bị y tế: Ứng dụng các thuật toán MWD, BLR, PUR để thiết kế các thiết bị đo bức xạ công nghiệp, máy quét gamma môi trường, và thiết bị chẩn đoán hình ảnh hạt nhân (như hệ phổ kế chụp ảnh cắt lớp SPECT/PET).
- Các nhà quản lý khoa học và hoạch định chính sách: Có thêm bằng chứng thực tiễn vững chắc để xây dựng các chương trình đầu tư trọng điểm vào lĩnh vực thiết kế vi mạch chuyên dụng (ASIC/FPGA) phục vụ an ninh năng lượng và an toàn bức xạ quốc gia.
Câu hỏi chuyên sâu
1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và nó mở rộng lý thuyết nào?
Đóng góp lý thuyết độc đáo nhất là việc mở rộng lý thuyết hệ thống tuyến tính bất biến thời gian (LTI) sang miền rời rạc để hiện thực hóa thuật toán khử tích chập trong cửa sổ động (MWD) thành giải thuật đệ quy phần cứng 3 bước tối giản:
$$G(n) = U(n) - U(n-M) + (1-k) \sum_{j=n-M}^{n-1} U(j)$$
Giải thuật này đã loại bỏ hoàn toàn hạn chế của lý thuyết tạo dạng tương tự bán Gauss cổ điển, triệt tiêu hiệu ứng hụt biên độ (ballistic deficit) trong đầu dò HPGe mà không đòi hỏi tài nguyên tính toán ma trận phức tạp.
2. Sự đổi mới về mặt phương pháp luận so với các nghiên cứu tiền tiêu trên thế giới?
So với các nghiên cứu của Jordanov & Knoll (1994) và hệ thương mại DSPEC (ORTEC), luận án đã sáng tạo giải pháp kết nối mạch lai (Hybrid Hardware Architecture): kết hợp tầng tiền xử lý tương tự (APP) tối ưu hóa thời hằng $\tau = 3.2\ \mu\text{s}$ với bộ lọc số FIR hình thang trên FPGA Spartan-3E và giao tiếp luồng kép với chip Cypress EZ-USB FX2. Giải pháp này khắc phục được giới hạn về tốc độ lấy mẫu ADC tầm trung mà vẫn đạt được các chỉ số DNL ($< \pm 1%$) và INL ($< \pm 0.05%$) ngang ngửa với các thiết bị cao cấp sử dụng chip ADC siêu đắt tiền.
3. Phát hiện thực nghiệm nào bất ngờ và có giá trị khoa học cao nhất?
Phát hiện bất ngờ nhất là trong cấu hình đo phổ $^{60}\text{Co}$ với đầu dò HPGe, khối DSP-MCA8K chế tạo lần 2 đã đạt độ phân giải FWHM $1.85\text{ keV}$ tại đỉnh $1332.5\text{ keV}$, gần như tiệm cận hoàn hảo với hệ quy chiếu DSPEC ($1.82\text{ keV}$) nhập khẩu từ Mỹ. Điều này chứng minh rằng việc thiết kế mạch in (PCB) nội địa, nếu được khử nhiễu đường cơ bản và phối hợp trở kháng đúng lý thuyết, hoàn toàn có thể triệt tiêu nhiễu điện từ công nghiệp mà không làm suy giảm tỷ số $S/N$.
4. Quy trình tái lập (Replication Protocol) có được cung cấp chi tiết trong luận án không?
Có. Luận án cung cấp chi tiết toàn diện trong các phụ lục kỹ thuật: Phụ lục A (phương pháp nạp và lập trình FPGA Altera/Xilinx), Phụ lục B (giải thuật khớp đỉnh Genie-2000), Phụ lục C (toàn bộ mã nguồn VHDL cho hệ phổ kế DSP-MCA8K), Phụ lục D (mã nguồn ứng dụng thu nhận phổ trên Visual C++) và Phụ lục E (ảnh chụp thực tế và sơ đồ mạch in của thiết bị). Bất kỳ phòng thí nghiệm điện tử hạt nhân nào cũng có thể tái lập chính xác hệ thống này dựa trên tài liệu luận án.
5. Luận án đã phác thảo chương trình nghiên cứu 10 năm tiếp theo như thế nào?
Luận án vạch rõ lộ trình 10 năm chuyển đổi số cho toàn bộ hệ thống đo đạc bức xạ tại Việt Nam: (1) Nâng cấp hệ phổ kế lên chuẩn đa kênh trùng phùng số tốc độ cao phục vụ phương pháp SACP; (2) Chế tạo hệ phổ kế nơtron số đa kênh năng lượng phục vụ chùm nơtron lọc; (3) Tích hợp công nghệ SoC FPGA (ARM + FPGA) để đưa thiết bị thành các module đo phổ thông minh, nhỏ gọn, độc lập không phụ thuộc máy tính ngoài.
Kết luận
- Làm chủ toàn diện chuỗi công nghệ DSP-FPGA trong điện tử hạt nhân: Luận án đã nghiên cứu, thiết kế và chế tạo thành công 3 hệ phân tích đa kênh kỹ thuật số hoàn chỉnh gồm
FPGA-MCA8K, DSP-MCA1K và DSP-MCA8K cùng hệ đo nơtron kênh ngang lò phản ứng.
- Hiện thực hóa thành công các thuật toán xử lý xung số tiên tiến: Lập trình hoàn chỉnh bằng VHDL các thuật toán MWD, bù trừ Pole-Zero số, tạo dạng xung hình thang FIR, phục hồi đường cơ bản (BLR) và loại bỏ chồng chập (PUR) thời gian thực trên vi mạch FPGA Xilinx Spartan-3E và Altera EPM7160E.
- Đạt các chỉ tiêu kỹ thuật tương đương chuẩn quốc tế: Kết quả kiểm định thực nghiệm khẳng định độ phi tuyến tích phân $\text{INL} < \pm 0.05%$, độ phi tuyến vi phân $\text{DNL} < \pm 1%$, độ phân giải năng lượng đạt $\text{FWHM} = 1.85\text{ keV}$ tại đỉnh $1332.5\text{ keV}$ của $^{60}\text{Co}$, tương đương với hệ chuẩn thương mại DSPEC của ORTEC.
- Xây dựng hệ sinh thái phần mềm trọn gói: Phát triển độc lập hai phần mềm chuyên dụng
MCANRI (Visual C++) và DSPMCA (LabVIEW) tích hợp các thuật toán xử lý phổ đỉnh cao, định chuẩn năng lượng và hiệu suất, giao tiếp ổn định qua giao thức USB 2.0.
- Ứng dụng thành công trong thực nghiệm Lò phản ứng Đà Lạt: Hệ thống đã được kiểm chứng xuất sắc trên chùm nơtron kênh ngang số 4 và đo phổ gamma từ các nguồn chuẩn $^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$ với đầu dò bán dẫn HPGe thể tích lớn.
- Mở ra các hướng nghiên cứu mới mang tính chiến lược: Đặt nền móng vững chắc cho việc phát triển các hệ phổ kế trùng phùng kỹ thuật số ghi nhận "sự kiện - sự kiện" (Event-by-Event List Mode), hệ đo phân tích kích hoạt nơtron tức thời (PGNAA), và thúc đẩy năng lực tự chủ chế tạo thiết bị khoa học công nghệ cao của Việt Nam trong lĩnh vực năng lượng nguyên tử.
