GIÁO TRÌNH ĐIỆN TỬ CÔNG NGHIỆP 2: PHÂN TÍCH VÀ THIẾT KẾ MẠCH LOGIC TỔ HỢP

Tổng quan về giáo trình

Điện tử công nghiệp 2 là học phần chuyên ngành thuộc khối kiến thức kỹ thuật cơ sở và chuyên môn trong chương trình đào tạo kỹ sư các ngành Kỹ thuật Điện - Điện tử, Công nghệ Tự động hóa và Điện tử công nghiệp tại các trường đại học kỹ thuật, được biên soạn dựa trên bài giảng của TS. Đoàn Thị Hương Giang (Trường Đại học Điện lực - EPU).

Mục tiêu học tập của giáo trình nhằm trang bị cho người học:

  • Hệ thống lý thuyết cơ bản về mạch logic số và vi mạch tích hợp tiêu chuẩn.
  • Phương pháp phân tích, tối thiểu hóa và tổng hợp các cấu trúc mạch logic tổ hợp và mạch logic dãy.
  • Kỹ năng thiết kế, ghép nối và ứng dụng các vi mạch số chuyên dụng (IC chuyển mã, IC dồn/tách kênh, IC số học) vào các hệ thống hiển thị và xử lý tín hiệu số trong công nghiệp.

Về cấu trúc, giáo trình được thiết kế theo tiến trình sư phạm 5 chương chuyên đề: từ nền tảng kỹ thuật số, họ vi mạch logic, đến mạch tổ hợp, mạch dãy, mạch tạo xung và biến đổi tín hiệu. Cách tiếp cận của tài liệu đi từ bản chất đại số logic, lập bảng chân lý, tối thiểu hóa hàm số qua bìa Karnaugh (bảng Cacno), đến việc hiện thực hóa bằng các cổng logic rời rạc và ghép nối các dòng vi mạch tích hợp thương mại chuẩn công nghiệp.

Điểm đặc thù của giáo trình là tính gắn kết trực tiếp giữa mô hình toán học giải thuật số với cấu trúc phần cứng thực tế. Toàn bộ các phân tích đều đi kèm sơ đồ chân, bảng trạng thái điều khiển, cơ chế hoạt động mức tích cực và giải pháp bảo vệ phần cứng (như điện trở hạn dòng, trạng thái cực thu để hở).

  +-------------------------------------------------------------+
  |              CẤU TRÚC CHƯƠNG TRÌNH HỌC PHẦN                 |
  +-------------------------------------------------------------+
  |  Chương 1: Các vấn đề cơ bản của kỹ thuật số               |
  |  Chương 2: Các họ vi mạch logic cơ bản                      |
  |  Chương 3: Mạch logic tổ hợp (Trọng tâm phân tích)         |
  |  Chương 4: Mạch logic dãy                                   |
  |  Chương 5: Mạch tạo xung và các bộ biến đổi tín hiệu        |
  +-------------------------------------------------------------+

Nội dung kiến thức cốt lõi

Các chương và chủ đề chính

Chương trình học phần gồm 5 chương kiến thức nền tảng:

  1. Chương 1: Các vấn đề cơ bản của kỹ thuật số (Hệ thống số đếm, đại số Boole, định lý De Morgan, cổng logic cơ bản).
  2. Chương 2: Các họ vi mạch logic cơ bản (Cấu trúc phần cứng, thông số điện áp, dòng điện, độ trễ truyền lan của họ TTL và CMOS).
  3. Chương 3: Mạch logic tổ hợp (Khái niệm, mạch chuyển mã, bộ dồn/tách kênh, mạch số học).
  4. Chương 4: Mạch logic dãy (Phần tử nhớ, Flip-Flop, thanh ghi dịch, bộ đếm đồng bộ và bất đồng bộ).
  5. Chương 5: Mạch tạo xung và các bộ biến đổi tín hiệu (Mạch dao động đa hài, vi mạch định thời, bộ chuyển đổi ADC và DAC).

Trong đó, Chương 3: Mạch logic tổ hợp là phần trọng tâm với các chuyên đề kỹ thuật chi tiết:

  • Khái niệm và đặc tính hệ tổ hợp (Mục 3.1): Định nghĩa hệ tổ hợp là hệ thống mà tín hiệu đầu ra $Q$ chỉ phụ thuộc vào tổ hợp các biến tín hiệu đầu vào $(A, B, C...)$ tại thời điểm hiện tại khi trạng thái đã ổn định. Hệ tổ hợp không có tính nhớ, phân biệt với hệ tuần tự (mạch logic dãy) có đầu ra $Q^+$ phụ thuộc vào tín hiệu vào và trạng thái $Q$ trước đó.
  • Ứng dụng hiển thị LED 7 đoạn đơn (1-Digit 7-Segment): Cấu tạo gồm 7 thanh LED ký hiệu $a, b, c, d, e, f, g$ và dấu chấm thập phân $DP$. Phân loại 2 dạng cấu trúc:
    • Anode chung (Common Anode - CA): 8 cực dương nối chung vào chân COM cấp nguồn dương, các cực âm đưa ra làm chân dữ liệu; mạch điều khiển tích cực mức 0 (Active LOW).
    • Cathode chung (Common Cathode - CC): 8 cực âm nối chung vào chân COM cấp nguồn âm (GND), các cực dương làm chân dữ liệu; mạch điều khiển tích cực mức 1 (Active HIGH). Yêu cầu kỹ thuật bắt buộc: nối điện trở hạn dòng để bảo vệ LED.
  • Mạch chuyển mã (Code Converter): Gồm bộ mã hóa (Encoder) và bộ giải mã (Decoder).
    • Bộ mã hóa ưu tiên (Priority Encoder): Thiết kế mạch mã hóa 4 sang 2 ưu tiên giá trị cao; phân tích vi mạch mã hóa ưu tiên 8 sang 3 dòng TTL 74LS148 với ngõ vào/ngõ ra tác động mức thấp, ngõ ra trạng thái nhóm $GS$ và ngõ ra cho phép mở rộng $EO$. Ứng dụng mã hóa bàn phím 9 phím sang 4 bit nhị phân và kỹ thuật ghép hai IC 74LS148 thành bộ mã hóa 16 sang 4.
    • Bộ giải mã (Decoder): Giải mã 1 từ mã và giải mã toàn bộ mã; phân tích vi mạch giải mã 2 sang 4 (IC 74139 kép), giải mã 3 sang 8 (IC 74138 có 3 chân cho phép $E1, E2, E3$), giải mã 4 sang 16 (IC 74154).
    • Bộ giải mã BCD sang 10 đường và BCD sang LED 7 đoạn: Khai thác 10 tổ hợp có nghĩa của mã BCD (từ 0 đến 9), 6 tổ hợp còn lại là trạng thái tùy định (Don't care). Phân tích hai IC thực tế: 7447 (loại TTL, ngõ ra cực thu hở, tác động mức thấp) và CD4511 (loại CMOS, ngõ ra có đệm, tác động mức cao). Cơ chế các chân chuyên dụng của 7447: chân xóa ngõ vào/ra $\overline{BI}/\overline{RBO}$, chân xóa số 0 không có nghĩa $\overline{RBI}$ và chân thử đèn $\overline{LT}$.
  • Bộ dồn kênh (Multiplexer - MUX) và Tách kênh (Demultiplexer - DeMUX) (Mục 3.4):
    • MUX: Bộ chọn 1 tín hiệu trong nhiều đầu vào đưa ra 1 đầu ra duy nhất thông qua các biến điều khiển chọn kênh. Cấu trúc MUX 2-1 ($S = \overline{C_0}E_0 + C_0E_1$), MUX 4-1 ($S = \overline{C_1}\overline{C_0}E_0 + \overline{C_1}C_0E_1 + C_1\overline{C_0}E_2 + C_1C_0E_3$) và MUX 8-1 (8 ngõ vào dữ liệu, 3 ngõ vào chọn).
    • DeMUX: Bộ phân phối tín hiệu từ 1 ngõ vào đến 1 trong các ngõ ra. Cấu trúc DeMUX 1-2 ($S_0 = \overline{C_0}E, S_1 = C_0E$) và DeMUX 1-4.
  • Mạch số học (Mục 3.5):
    • Bộ cộng (Adder): Bộ bán tổng (Half-Adder - HA) thực hiện cộng 2 bit không nhớ: $s_i = a_i \oplus b_i$, $r_{i+1} = a_i b_i$. Bộ cộng đầy đủ (Full-Adder - FA) cộng 3 bit: $s_i = a_i \oplus b_i \oplus r_i$, $r_{i+1} = a_i b_i + r_i(a_i \oplus b_i)$. Mạch cộng song song đa bit ghép tầng nối tiếp $n$ bộ FA (các vi mạch thực tế: 7480 loại 1 bit, 7482 loại 2 bit, 7483/74LS83/74LS283 loại 4 bit) và mạch cộng nối tiếp kết hợp thanh ghi dịch.
    • Bộ trừ (Subtractor): Bản chất là phép cộng với số bù 1 qua cổng đảo. Bộ bán hiệu (Half-Subtractor - HS): $D_i = a_i \oplus b_i$, $B_{i+1} = \overline{a_i} b_i$. Bộ trừ đầy đủ (Full-Subtractor - FS): $D_i = a_i \oplus b_i \oplus B_i$, $B_{i+1} = \overline{a_i}b_i + B_i\overline{(a_i \oplus b_i)}$. Cấu hình mạch trừ nhị phân nhiều bit song song và nối tiếp.
    • Bộ so sánh (Comparator): Mạch so sánh bằng nhau và so sánh đầy đủ ($A > B, A < B, A = B$). Nguyên tắc so sánh số nhiều bit từ trọng số cao nhất (MSB) đến trọng số thấp nhất (LSB); phân tích vi mạch so sánh 4 bit 7485/74LS85 và các chân mở rộng tầng nối tiếp.
  +-------------------------------------------------------------------------+
  |                   BẢNG TỔNG HỢP CÁC VI MẠCH SỐ TRONG GIÁO TRÌNH         |
  +-----------+-----------------------+---------------------+---------------+
  | Mã IC     | Chức năng             | Họ công nghệ        | Đặc tính ra   |
  +-----------+-----------------------+---------------------+---------------+
  | 74LS148   | Mã hóa ưu tiên 8->3   | TTL (Low-power S.)  | Tác động thấp |
  | 74138     | Giải mã 3->8          | TTL Standard        | Tác động thấp |
  | 74139     | Giải mã kép 2->4      | TTL Standard        | Tác động thấp |
  | 74154     | Giải mã 4->16         | TTL Standard        | Tác động thấp |
  | 7447      | Giải mã BCD sang 7SEG | TTL Standard        | Cực thu để hở |
  | CD4511    | Giải mã BCD sang 7SEG | CMOS 4000 series    | Tác động cao  |
  | 74LS83    | Bộ cộng nhị phân 4-bit| TTL (Low-power S.)  | Song song     |
  | 74LS85    | Bộ so sánh 4-bit      | TTL (Low-power S.)  | Đầy đủ >, <, =|
  +-----------+-----------------------+---------------------+---------------+

Kiến thức nền tảng được xây dựng

  1. Lý thuyết đại số Boole và bảng chân lý: Quy chuẩn thiết lập bảng trạng thái ngõ vào - ngõ ra cho các hàm nhiều biến.
  2. Kỹ thuật tối thiểu hóa hàm logic: Phương pháp khoanh nhóm trên bảng Karnaugh (bìa Cacno) 3 biến, 4 biến để triệt tiêu biến thừa, đưa hàm về dạng tổng các tích (SOP) hoặc tích các tổng (POS) tối giản.
  3. Nguyên lý số học nhị phân và mã hóa BCD: Bản chất tính toán số học trên hệ nhị phân, xử lý số nhớ (Carry bit), số mượn (Borrow bit) và phương pháp bù 1 / bù 2 trong phép trừ.
  4. Mô hình hóa hàm truyền mạch số: Phân lập ranh giới vận hành giữa hàm logic tức thời $Q = f(X)$ của hệ tổ hợp và hàm chuyển trạng thái $Q_{t+1} = f(X, Q_t)$ của hệ tuần tự.

Kỹ năng phát triển

  • Kỹ năng kỹ thuật: Quy trình 3 bước thiết kế mạch số tổ hợp (Lập bảng chân lý $\rightarrow$ Tối thiểu hóa hàm $\rightarrow$ Vẽ sơ đồ mạch nguyên lý); đọc sơ đồ logic mức cổng (AND, OR, NOT, NAND, NOR, XOR, XNOR).
  • Kỹ năng phân tích: Đọc hiểu bảng chân lý của các vi mạch tích hợp thương mại; phân tích ảnh hưởng của các chân điều khiển chuyên dụng ($\overline{BI}/\overline{RBO}, \overline{RBI}, \overline{LT}$, Enable inputs, Cascade inputs).
  • Kỹ năng thực hành: Kỹ thuật ghép nối tầng mở rộng dung lượng bit (ghép 2 IC mã hóa 8 sang 3 thành 16 sang 4; ghép các IC cộng 4 bit 74LS83 và so sánh 4 bit 74LS85 để xử lý từ dữ liệu 8 bit hoặc $n$ bit); thiết kế mạch giao tiếp ngoại vi hiển thị đa chữ số.

Phương pháp giảng dạy và học tập

Giáo trình áp dụng phương pháp tiếp cận sư phạm đi từ cơ sở giải tích đến tổng hợp phần cứng, bao gồm các thành phần:

  +--------------------------------------------------------------------------+
  |              TIẾN TRÌNH SƯ PHẠM THIẾT KẾ MẠCH LOGIC TỔ HỢP               |
  +--------------------------------------------------------------------------+
  |  [Bước 1] Yêu cầu kỹ thuật & Lập bảng chân lý (Truth Table)              |
  |  [Bước 2] Tối thiểu hóa hàm logic bằng bìa Karnaugh (Bảng Cacno)        |
  |  [Bước 3] Hiện thực hóa sơ đồ cổng logic & Ghép nối vi mạch thực tế (IC)|
  +--------------------------------------------------------------------------+

Bài tập và phân tích trường hợp (Case Studies)

  • Case study 1 - Thiết kế mạch mã hóa bàn phím 9 phím: Xây dựng hệ thống quét phím sử dụng 4 bit dữ liệu ngõ ra. Phân tích bài toán ưu tiên khi có 2 hoặc nhiều phím được nhấn đồng thời, thiết lập ưu tiên cho phím có trọng số cao nhất và tối ưu hóa hàm logic.
  • Case study 2 - Thiết kế hệ thống hiển thị 3 chữ số (Trăm - Chục - Đơn vị) sử dụng IC 7447:
    • IC hàng đơn vị: Chân $\overline{RBI}$ đưa lên mức cao để hiển thị liên tục số 0 khi kết quả giải mã bằng 0, xác nhận mạch đang hoạt động.
    • IC hàng chục: Chân $\overline{RBI}$ kết nối với ngõ ra $\overline{RBO}$ của IC hàng trăm, số 0 hàng chục chỉ hiển thị khi chữ số hàng trăm khác 0.
    • IC hàng trăm: Chân $\overline{RBI}$ nối xuống mức thấp để tự động dập (tắt) số 0 vô nghĩa ở vị trí đầu tiên.

Phương pháp đánh giá và tự học

  • Đánh giá năng lực: Thực hiện qua các bài kiểm tra thiết kế hàm logic theo bảng chân lý cho trước, bài tập phân tích sơ đồ nối dây mở rộng IC (74LS148, 74LS83, 74LS85) và vẽ sơ đồ logic tương đương.
  • Hướng dẫn tự học:
    1. Tự diễn giải và chứng minh lại các biểu thức hàm ra của các bộ bán tổng (HA), cộng đầy đủ (FA), bán hiệu (HS), trừ đầy đủ (FS).
    2. Tra cứu sơ đồ chân trong datasheet của các IC chuẩn (74LS148, 74138, 7447, CD4511, 74LS83, 74LS85).
    3. Lập bảng mã trạng thái và mô phỏng hoạt động điều khiển trên các phần mềm chuyên ngành trước khi lắp ráp mạch thực nghiệm.

Điểm nổi bật và cập nhật

  1. Hệ thống hóa đầy đủ các dòng vi mạch chuẩn TTL và CMOS: Giáo trình phân tích chuyên sâu các IC logic tổ hợp phổ dụng trong công nghiệp như 74LS148, 74138, 74139, 74154, 7447, CD4511, 7480, 7482, 74LS83/283, 74LS85.
  2. Phân tích chi tiết các trạng thái vận hành phần cứng thực tế:
    • Phân biệt cấu hình phần cứng LED 7 đoạn Anode chung và Cathode chung kèm tính toán điện trở hạn dòng.
    • Làm rõ cơ chế đầu ra cực thu để hở (Open Collector) của IC 7447 đòi hỏi tải kéo lên nguồn và cơ chế đầu ra có tầng đệm công suất của IC CD4511.
    • Giải thích chi tiết điều kiện làm việc cưỡng bức (Forced condition) và điều kiện làm việc đáp ứng (Response condition) thông qua các chân $\overline{BI}/\overline{RBO}, \overline{RBI}, \overline{LT}$.
  3. Khả năng mở rộng mạch đa tầng: Hướng dẫn kỹ thuật ghép nối tầng linh hoạt để xử lý các từ mã có độ dài bit lớn hơn giới hạn của một vi mạch đơn lẻ (ghép 2 IC 8 sang 3 thành 16 sang 4, ghép nối tiếp $n$ bộ cộng FA thành bộ cộng song song $n$-bit).

Đối tượng sử dụng giáo trình

  • Sinh viên: Sinh viên năm thứ hai hoặc năm thứ ba theo học các chương trình đào tạo đại học kỹ thuật thuộc các ngành: Kỹ thuật Điện - Điện tử, Công nghệ Kỹ thuật Điều khiển và Tự động hóa, Kỹ thuật Điện tử công nghiệp, Cơ điện tử và Kỹ thuật Máy tính.
  • Yêu cầu kiến thức tiên quyết:
    • Đại số Boole và Toán rời rạc.
    • Vật lý điện từ và Linh kiện điện tử cơ bản (Diode, BJT, MOSFET).
    • Kiến thức kỹ thuật số cơ sở (Chương 1 và Chương 2: Hệ đếm, cổng logic, họ vi mạch logic).
  • Giảng viên và nghiên cứu: Dùng làm đề cương chi tiết bài giảng, tài liệu tham khảo để xây dựng bài tập thiết kế mạch số tổ hợp và hướng dẫn thực hành phòng thí nghiệm mạch số.
  • Kỹ sư và người tự học: Tài liệu tham khảo chuẩn mực để tra cứu sơ đồ khối, bảng trạng thái và phương pháp ghép nối các dòng IC số logic tổ hợp chuẩn.

Câu hỏi thường gặp

1. Giáo trình này phù hợp với trình độ học tập nào?

Giáo trình được thiết kế cho bậc đào tạo đại học và cao đẳng kỹ thuật chuyên ngành Điện - Điện tử, Tự động hóa, cung cấp kiến thức nền tảng về thiết kế mạch số từ mức cổng logic đến mức vi mạch tích hợp.

2. Cần chuẩn bị kiến thức nền tảng nào trước khi tiếp cận học phần?

Người học cần nắm vững lý thuyết đại số Boole, các phép toán nhị phân, quy tắc chuyển đổi giữa các hệ đếm (Nhị phân, Thập phân, BCD, Hexadecimal) và đặc tính kỹ thuật cơ bản của linh kiện bán dẫn.

3. Sự khác biệt giữa vi mạch giải mã 7447 và CD4511 là gì?

  • IC 7447: Thuộc họ TTL, ngõ ra tác động mức thấp, cấu trúc cực thu để hở, chuyên dùng để điều khiển LED 7 đoạn loại Anode chung.
  • IC CD4511: Thuộc họ CMOS, ngõ ra tác động mức cao và có tích hợp tầng đệm dữ liệu, chuyên dùng để điều khiển LED 7 đoạn loại Cathode chung.

4. Quy trình thiết kế một mạch logic tổ hợp gồm những bước nào?

Quy trình chuẩn gồm 3 bước tuần tự:

  1. Xác định số biến vào/ra và lập bảng chân lý (Truth Table).
  2. Tối thiểu hóa các hàm ngõ ra bằng bảng Karnaugh (bìa Cacno).
  3. Xây dựng sơ đồ nguyên lý mạch từ các cổng logic cơ bản hoặc lựa chọn vi mạch tích hợp phù hợp.

5. Học phần cung cấp những tài liệu và hướng phát triển tiếp theo nào?

Sau khi hoàn thành nội dung Mạch logic tổ hợp (Chương 3), người học tiếp tục phát triển kiến thức sang Chương 4 (Mạch logic dãy - Flip-Flop, thanh ghi, bộ đếm) và Chương 5 (Mạch tạo xung, ADC/DAC), kết hợp tra cứu datasheet chuẩn của các nhà sản xuất vi mạch số.

Kết luận

Giáo trình Điện tử công nghiệp 2 (Chương 3: Mạch logic tổ hợp) do TS. Đoàn Thị Hương Giang biên soạn xác lập một hệ thống kiến thức hoàn chỉnh về phương pháp luận thiết kế mạch kỹ thuật số không nhớ. Tài liệu kết nối chặt chẽ giữa đại số logic hình thức với các cấu hình phần cứng thương mại (74LS148, 74138, 7447, CD4511, 74LS83, 74LS85).

Lộ trình học tập đề xuất cho người học là nắm vững quy trình tối thiểu hóa hàm $\rightarrow$ làm chủ cấu trúc mạch chuyển mã $\rightarrow$ phân tích mạch dồn/tách kênh $\rightarrow$ tính toán mạch số học đa bit, tạo nền tảng vững chắc để chuyển tiếp sang nghiên cứu mạch logic tuần tự và các hệ thống vi xử lý - vi điều khiển công nghiệp.