Tổng quan nghiên cứu

Mạng trên chip (Network on Chip - NoC) là một giải pháp tiên tiến thay thế mô hình chia sẻ bus truyền thống trong việc truyền dẫn dữ liệu trên chip. Với sự gia tăng nhanh chóng số lượng transistor tích hợp trên cùng một chip, các hệ thống đa lõi ngày càng phổ biến, đặt ra thách thức lớn về truyền nhận dữ liệu hiệu quả. Theo ước tính, NoC chiếm khoảng 28% tổng năng lượng tiêu thụ của chip, trong đó 30-60% năng lượng dành cho các router. Do đó, thiết kế kiến trúc router trong NoC đóng vai trò then chốt quyết định hiệu suất, độ trễ và tiêu thụ năng lượng của toàn bộ hệ thống.

Luận văn tập trung nghiên cứu thiết kế và đánh giá kiến trúc router trong mô hình NoC dạng lưới hai chiều, với mục tiêu giảm thiểu số chu kỳ clock trì hoãn khi một khung dữ liệu đi qua router từ 6 chu kỳ xuống còn 3 chu kỳ mà vẫn đảm bảo an toàn truyền dẫn. Phạm vi nghiên cứu bao gồm xây dựng kiến trúc router mới, mô phỏng trên phần mềm ModelSim và hiện thực trên FPGA kít DE2 của Altera, trong khoảng thời gian từ tháng 5/2011 đến tháng 7/2012 tại Trường Đại học Bách Khoa, Đại học Quốc gia TP. Hồ Chí Minh.

Nghiên cứu có ý nghĩa khoa học và thực tiễn cao, góp phần nâng cao hiệu quả truyền nhận dữ liệu trong các hệ thống SoC đa lõi, đồng thời cung cấp cơ sở ứng dụng FPGA và Verilog trong giảng dạy chuyên ngành Kỹ thuật Điện tử Viễn thông. Các chỉ số đánh giá hiệu quả như độ trễ, băng thông và năng lượng tiêu thụ được cải thiện rõ rệt qua kiến trúc router mới, mở ra hướng phát triển cho các vi xử lý đa lõi trong tương lai.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên các lý thuyết và mô hình nghiên cứu sau:

  • Mô hình kiến trúc mạng NoC dạng lưới 2D (Mesh): Đây là mô hình phổ biến nhất do tính đối xứng và thuận tiện trong sắp đặt cấu trúc trên chip. Mỗi router kết nối với 4 router lân cận và một IP thông qua các bus dữ liệu.

  • Giải thuật định tuyến XY: Giải thuật định tuyến đơn mục tiêu, không thích nghi, được sử dụng rộng rãi trong mạng dạng lưới 2D. Dữ liệu được truyền theo chiều X trước, sau đó theo chiều Y đến đích.

  • Kỹ thuật chuyển mạch gói (Packet Switching) với Wormhole Routing: Dữ liệu được chia thành các gói nhỏ (packet) và khung (flit). Wormhole Routing truyền khung đầu tiên để mở đường dẫn, giảm độ trễ và bộ đệm so với phương pháp Store & Forward.

  • Cơ chế điều khiển luồng có đệm (Buffered Flow Control) với kênh ảo (Virtual Channel): Sử dụng các bộ đệm FIFO ở ngõ vào và ngõ ra, kết hợp kênh ảo để tránh deadlock, livelock và cải thiện hiệu suất truyền dẫn.

Các khái niệm chính bao gồm: router architecture, flow control, routing protocol, virtual channel, wormhole switching, FIFO buffer.

Phương pháp nghiên cứu

  • Nguồn dữ liệu: Thu thập từ các công trình nghiên cứu, tài liệu chuyên ngành về NoC, FPGA, Verilog, cùng các kết quả mô phỏng và thực nghiệm trên phần cứng.

  • Phương pháp phân tích: Thiết kế kiến trúc router mới dựa trên lý thuyết, mô phỏng hoạt động bằng phần mềm ModelSim, đánh giá hiệu năng qua các chỉ số độ trễ, băng thông, số chu kỳ clock. Thực hiện hiện thực trên FPGA kít DE2 để kiểm chứng tính khả thi.

  • Cỡ mẫu và chọn mẫu: Mạng NoC 3x3 gồm 9 router được xây dựng để đánh giá hiệu quả kiến trúc. Các trường hợp truyền dữ liệu đa luồng được mô phỏng để kiểm tra tính ổn định và hiệu suất.

  • Timeline nghiên cứu: Nghiên cứu và thiết kế từ tháng 5/2011, mô phỏng và thực nghiệm từ cuối năm 2011 đến tháng 7/2012.

Phương pháp kết hợp giữa nghiên cứu lý thuyết, mô phỏng phần mềm và thực nghiệm phần cứng nhằm đảm bảo tính toàn diện và độ tin cậy của kết quả.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

  1. Giảm số chu kỳ clock trì hoãn từ 6 xuống 3 chu kỳ: Kiến trúc router mới thiết kế đã giảm được một nửa số chu kỳ clock mà một khung dữ liệu phải trải qua khi đi qua router, giúp giảm độ trễ truyền dẫn đáng kể.

  2. Hiệu suất truyền dữ liệu trên mạng NoC 3x3 được cải thiện: Qua mô phỏng, thời gian truyền nhận dữ liệu giữa các router giảm trung bình khoảng 40-50% so với kiến trúc router thông thường. Ví dụ, truyền dữ liệu từ router 0000 đến router 1000 giảm thời gian truyền từ khoảng 1200 ns xuống còn khoảng 700 ns.

  3. Độ tin cậy và an toàn dữ liệu được đảm bảo: Kiến trúc mới vẫn giữ nguyên cơ chế bảo vệ dữ liệu trong quá trình truyền, không phát sinh lỗi deadlock hay livelock trong các trường hợp mô phỏng đa luồng.

  4. Hiện thực trên FPGA thành công: Thiết kế router được hiện thực trên kít DE2 - Altera, hoạt động ổn định với tần số clock phù hợp, xác nhận tính khả thi của kiến trúc trong môi trường thực tế.

Thảo luận kết quả

Nguyên nhân chính của việc giảm số chu kỳ clock là do kiến trúc router mới tối ưu hóa các khối điều khiển và đường truyền dữ liệu, rút ngắn các trạng thái trung gian không cần thiết. So với các nghiên cứu trước đây, kiến trúc này đạt hiệu quả cao hơn trong việc giảm độ trễ mà không làm tăng đáng kể diện tích hay tiêu thụ năng lượng.

Kết quả mô phỏng có thể được trình bày qua biểu đồ so sánh thời gian truyền nhận dữ liệu giữa kiến trúc router thông thường và kiến trúc mới, cũng như bảng tổng hợp số chu kỳ clock và băng thông đạt được. Các kết quả thực nghiệm trên FPGA cũng minh chứng cho tính ứng dụng thực tế của nghiên cứu.

So với các mô hình NoC dạng lưới khác như Concentrate Mesh hay Flattened Butterfly, kiến trúc router mới giữ được sự cân bằng giữa độ phức tạp thiết kế và hiệu suất truyền dẫn, phù hợp cho các hệ thống SoC đa lõi với yêu cầu cao về tốc độ và độ tin cậy.

Đề xuất và khuyến nghị

  1. Triển khai kiến trúc router mới trong các hệ thống SoC đa lõi: Các nhà thiết kế chip nên áp dụng kiến trúc này để giảm độ trễ truyền dẫn, nâng cao hiệu suất xử lý dữ liệu, đặc biệt trong các ứng dụng yêu cầu băng thông cao. Thời gian áp dụng dự kiến trong vòng 1-2 năm.

  2. Phát triển phần mềm mô phỏng và công cụ hỗ trợ thiết kế router: Tăng cường phát triển các công cụ mô phỏng dựa trên ModelSim và FPGA để hỗ trợ thiết kế, kiểm tra và tối ưu kiến trúc router cho các mô hình NoC phức tạp hơn. Chủ thể thực hiện là các viện nghiên cứu và doanh nghiệp công nghệ.

  3. Nâng cao đào tạo và ứng dụng FPGA trong giảng dạy kỹ thuật điện tử: Đưa kiến trúc router và mô hình NoC vào chương trình đào tạo để sinh viên có thể thực hành thiết kế và hiện thực trên phần cứng thực tế, nâng cao kỹ năng thực tiễn. Thời gian triển khai trong 1 năm.

  4. Nghiên cứu mở rộng kiến trúc router cho mạng NoC quy mô lớn hơn: Tiếp tục nghiên cứu mở rộng mô hình từ 3x3 lên các mạng lớn hơn, đồng thời tích hợp các giải thuật định tuyến thích nghi để tối ưu hóa hiệu suất trong điều kiện tải cao. Chủ thể thực hiện là các nhóm nghiên cứu chuyên sâu.

Đối tượng nên tham khảo luận văn

  1. Sinh viên và nghiên cứu sinh ngành Kỹ thuật Điện tử Viễn thông: Luận văn cung cấp kiến thức chuyên sâu về thiết kế router trong NoC, giúp nâng cao hiểu biết và kỹ năng thực hành thiết kế phần cứng.

  2. Kỹ sư thiết kế chip và hệ thống SoC: Các kỹ sư có thể áp dụng kiến trúc router mới để cải thiện hiệu suất truyền dẫn dữ liệu trong các sản phẩm đa lõi, giảm độ trễ và tiêu thụ năng lượng.

  3. Giảng viên và nhà nghiên cứu trong lĩnh vực mạng trên chip: Tài liệu là nguồn tham khảo quý giá cho các nghiên cứu phát triển kiến trúc NoC, giải thuật định tuyến và điều khiển luồng.

  4. Doanh nghiệp phát triển công nghệ FPGA và phần mềm mô phỏng: Luận văn cung cấp cơ sở để phát triển các công cụ hỗ trợ thiết kế và kiểm thử kiến trúc router, nâng cao chất lượng sản phẩm.

Câu hỏi thường gặp

  1. Kiến trúc router mới có thể áp dụng cho các mô hình NoC khác ngoài lưới 2D không?
    Kiến trúc được thiết kế chủ yếu cho mô hình lưới 2D, tuy nhiên các nguyên lý tối ưu hóa có thể được điều chỉnh để áp dụng cho các mô hình khác như Torus hoặc Butterfly với sự nghiên cứu thêm.

  2. Làm thế nào kiến trúc router giảm được số chu kỳ clock trì hoãn?
    Bằng cách tối ưu hóa các khối điều khiển và rút ngắn các trạng thái trung gian trong quá trình truyền dữ liệu, kiến trúc mới giảm số chu kỳ cần thiết từ 6 xuống còn 3 chu kỳ mà vẫn đảm bảo an toàn dữ liệu.

  3. Kiến trúc router mới có ảnh hưởng đến tiêu thụ năng lượng không?
    Mặc dù tập trung vào giảm độ trễ, kiến trúc vẫn giữ mức tiêu thụ năng lượng hợp lý nhờ sử dụng bộ đệm FIFO hiệu quả và cơ chế điều khiển luồng có kênh ảo, tránh lãng phí tài nguyên.

  4. Phần mềm mô phỏng nào được sử dụng để đánh giá kiến trúc?
    ModelSim được sử dụng để mô phỏng hoạt động của router và mạng NoC 3x3, giúp đánh giá các chỉ số hiệu suất trước khi hiện thực trên phần cứng FPGA.

  5. Hiện thực trên FPGA có gặp khó khăn gì không?
    Việc hiện thực trên kít DE2 - Altera được thực hiện thành công, tuy nhiên cần chú ý đến việc tối ưu hóa tài nguyên FPGA và đồng bộ tín hiệu clock để đảm bảo hoạt động ổn định.

Kết luận

  • Kiến trúc router mới trong mạng NoC dạng lưới 2D đã giảm số chu kỳ clock trì hoãn từ 6 xuống còn 3, cải thiện đáng kể độ trễ truyền dẫn.
  • Mạng NoC 3x3 được xây dựng và mô phỏng cho thấy hiệu suất truyền dữ liệu tăng khoảng 40-50% so với kiến trúc truyền thống.
  • Hiện thực trên FPGA kít DE2 xác nhận tính khả thi và ổn định của kiến trúc trong môi trường thực tế.
  • Nghiên cứu góp phần nâng cao hiệu quả truyền nhận dữ liệu trong các hệ thống SoC đa lõi, đồng thời hỗ trợ đào tạo và phát triển công nghệ FPGA.
  • Các bước tiếp theo bao gồm mở rộng mô hình cho mạng NoC quy mô lớn hơn và phát triển công cụ hỗ trợ thiết kế, mô phỏng kiến trúc router.

Đề nghị các nhà nghiên cứu và kỹ sư trong lĩnh vực SoC và mạng trên chip tiếp tục ứng dụng và phát triển kiến trúc này nhằm nâng cao hiệu quả hệ thống đa lõi trong tương lai.