Tổng quan luận án

Trong các cấu trúc máy thu vô tuyến định nghĩa bằng phần mềm (SDR), xu hướng chuyển dịch khối biến đổi tương tự - số (ADC) về gần ăng-ten nhằm số hóa tín hiệu trực tiếp sau khối khuếch đại tạp âm thấp (LNA) đặt ra thách thức lớn về tốc độ lấy mẫu và mức tiêu thụ công suất. Theo nguyên lý Nyquist, ADC phải hoạt động ở tần số ít nhất gấp đôi tần số lớn nhất của tín hiệu. Tuy nhiên, việc tăng tần số lấy mẫu của một bộ ADC đơn lẻ làm công suất tiêu thụ gia tăng theo hàm phi tuyến (tăng $N$ lần tần số thì công suất có thể tăng tới $2^N$ lần). Giải pháp ghép xen thời gian nhiều bộ ADC thành phần (TI-ADC) cho phép đạt tốc độ chuyển đổi hàng GHz ở mức tiêu thụ công suất tối ưu. Dù vậy, các dung sai trong quy trình công nghệ chế tạo, biến động điện áp nguồn và nhiệt độ dẫn đến bốn dạng sai lệch cơ bản giữa các kênh sub-ADC: lệch điện áp dịch một chiều (DC offset), lệch hệ số khuếch đại (gain mismatch), lệch thời gian lấy mẫu (timing skew) và lệch băng thông (bandwidth mismatch). Các sai lệch này tạo ra các hài nhiễu có chu kỳ trong phổ đầu ra, làm suy giảm nghiêm trọng tỷ số tín hiệu trên nhiễu và méo (SNDR), dải động không bị làm giả (SFDR) cũng như số bit hiệu dụng (ENOB).

Mặt khác, các thuật toán xử lý tín hiệu số (DSP) thường được thiết kế và mô phỏng trên máy tính bằng định dạng dấu phẩy động. Khi triển khai trên phần cứng chuyên dụng (FPGA/ASIC), việc duy trì cấu trúc dấu phẩy động làm tốn diện tích mạch và tiêu hao nhiều năng lượng. Quá trình chuyển đổi từ dấu phẩy động sang dấu phẩy tĩnh (FFC) thông thường đối mặt với bài toán tối ưu độ dài từ mã (WLO) có không gian tìm kiếm rất lớn, dẫn tới thời gian mô phỏng kéo dài, đặc biệt khó khăn đối với các hệ thống DSP có vòng hồi tiếp phức tạp như mạch hiệu chỉnh sai lệch của TI-ADC.

Luận án tiến sĩ kỹ thuật điện tử (mã số 9520203) của tác giả Đinh Thị Kim Phượng, bảo vệ tại Trường Đại học Bách khoa Hà Nội năm 2022 dưới sự hướng dẫn của PGS. Nguyễn Đức Minh, TS. Phạm Hải Đăng và TS. Lê Đức Hân, đã tập trung giải quyết hai khoảng trống nghiên cứu chính nói trên.

Mục tiêu nghiên cứu của luận án được xác định cụ thể:

  1. Đề xuất và thực hiện phương pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu của TI-ADC sử dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC).
  2. Đề xuất và thực hiện cải tiến chuyển đổi dữ liệu dạng dấu phẩy động sang dữ liệu dạng dấu phẩy tĩnh (FFC) dựa trên cơ sở thực hiện nhóm tín hiệu cho các thuật toán DSP để có thể triển khai trên phần cứng FPGA, ASIC.

Đối tượng nghiên cứu của luận án bao gồm:

  1. Bộ hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (TI-ADC ANC).
  2. Giải pháp FFC áp dụng cho các bộ xử lý số tín hiệu thực thi trong các khối thu băng rộng, bao gồm bộ hiệu chỉnh TI-ADC ANC và bộ biến đổi Fourier nhanh (FFT) đa phương thức áp dụng trong thiết bị mạng cục bộ không dây (WLAN) chuẩn IEEE 802.11ax.

Phạm vi nghiên cứu của luận án:

  • Tập trung vào hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của các sub-ADC trong cấu trúc TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu. Quá trình hiệu chỉnh được thực hiện song song với hoạt động lấy mẫu của ADC ở chế độ nền (background calibration), trong điều kiện chưa biết trước tín hiệu đầu vào (tín hiệu được giả định là quá trình ngẫu nhiên dừng mở rộng - WSS).
  • Giải pháp FFC có nhóm tín hiệu dựa vào dải biên độ tín hiệu và các hàm truyền đạt của các khối tương ứng. Luận án giới hạn ở phương pháp FFC bán tự động dựa trên mô phỏng và ứng dụng giải pháp này cho bộ hiệu chỉnh TI-ADC ANC cùng bộ FFT đa phương thức trong thiết bị WLAN chuẩn IEEE 802.11ax.

Tổng quan tài liệu và vị trí của luận án

Luận án đã tổng quan hệ thống các công trình nghiên cứu trong và ngoài nước liên quan đến hai trục nội dung: kiến trúc TI-ADC cùng các kỹ thuật hiệu chỉnh sai lệch, và các phương pháp chuyển đổi định dạng dữ liệu FFC.

Về đánh giá phẩm chất và mô hình hóa TI-ADC:

  • Walden (1999) và Schreier (2005) thiết lập các hệ số phẩm chất $FoM_W$ và $FoM_S$, đặt ra tiêu chuẩn so sánh hiệu năng của các bộ chuyển đổi dữ liệu dựa trên sự đánh đổi giữa công suất tiêu thụ, tần số lấy mẫu và độ phân giải hiệu dụng.
  • Murmann (2008), El-Chammas và Murmann (2010) phân tích chi tiết mối quan hệ phi tuyến giữa công suất tiêu thụ và chu kỳ xung nhịp lấy mẫu $T_s$, thời gian phụ trợ $T_{ov}$, cũng như mức tiết kiệm năng lượng của khối tạo xung nhịp khi chia tần số lấy mẫu $f_s$ cho $M$ kênh trong cấu trúc TI-ADC.
  • Kurosawa cùng các cộng sự (2001), Jenq (1988), Vogel (2005), Huang cùng cộng sự (2012), Tseng (2004) đã mô hình hóa toán học tác động của bốn thành phần sai lệch nội tại (offset, gain, timing skew, bandwidth) lên phổ tín hiệu ngõ ra, chứng minh rằng sai lệch offset tạo ra các vạch phổ tại tần số $k \cdot \frac{f_s}{M}$ độc lập với tần số vào, trong khi sai lệch gain, timing skew và băng thông sinh ra các hài méo tại tần số $\pm f_{in} + k \cdot \frac{f_s}{M}$ phụ thuộc chặt chẽ vào tần số tín hiệu ngõ vào.

Về kỹ thuật hiệu chỉnh sai lệch trong TI-ADC:

  • Hướng hiệu chỉnh tương tự và hỗn hợp: Các công trình của Stepanovic (2013) triển khai TI-ADC 64 kênh kiến trúc SAR 2,6 GHz công nghệ CMOS 65 nm đạt SNDR 48,5 dB; nghiên cứu của tác giả khác thực hiện hiệu chỉnh offset và gain ở miền tương tự cho TI-ADC 3 kênh 40 MHz. Hạn chế của hướng tiếp cận này là yêu cầu thêm mạch tương tự phức tạp, khó thu nhỏ diện tích theo tiến trình công nghệ CMOS và chu kỳ thiết kế kéo dài.
  • Hướng hiệu chỉnh hoàn toàn trong miền số (all-digital): Các nghiên cứu của Menolfi (2007), Jamal (2002), Matsuno (2013), Saleh (2013), Centurelli (2012), Vogel (2008), Le Duc Han (2014) khảo sát việc ước lượng và bù trừ sai lệch số. Cụ thể, Saleh sử dụng tập bộ lọc thông cao (HPF), Matsuno sử dụng bộ tạo tín hiệu ngẫu nhiên giả (Pseudo Aliasing Generator - PAG), một số nghiên cứu dùng ma trận Hadamard kết hợp tương quan chéo hoặc bộ lọc FIR xấp xỉ bậc một. Tuy nhiên, các kỹ thuật này làm tăng đáng kể diện tích phần cứng do phải thêm tập bộ lọc phụ hoặc mạch phát tín hiệu ngẫu nhiên giả, đồng thời phép tính tương quan chéo đòi hỏi khối lượng tính toán lớn.

Về kỹ thuật chuyển đổi FFC cho hệ thống DSP:

  • Kỹ thuật dựa trên mô phỏng: Củng cố bởi các công cụ như Accelerate FPGA kết hợp Matlab giúp tự động phát sinh mã HDL nhưng thời gian mô phỏng tìm kiếm độ dài từ mã rất dài.
  • Kỹ thuật dựa trên phân tích ngôn ngữ: Kim và các cộng sự (2006, 2011) đề xuất giải pháp FFC dựa trên ngôn ngữ SystemC/ANSI C cho hệ thống VLSI nhằm tự động hóa việc xác định chiều dài từ và chống tràn số.
  • Kỹ thuật tối ưu hóa thuật toán: Roy và các cộng sự (2014) sử dụng thuật toán tiến hóa (EO) để giảm số lượng biến nhằm rút ngắn thời gian tìm kiếm WLO. Dù vậy, các phương pháp hiện hành chưa hỗ trợ hiệu quả cho các hệ thống có vòng phản hồi thích nghi phức tạp.

Khoảng trống nghiên cứu được luận án xác định: Cần thiết kế một cấu trúc hiệu chỉnh số chạy nền, giải quyết đồng thời cả sai lệch hệ số khuếch đại và sai lệch thời gian lấy mẫu trên mọi băng tần Nyquist mà không phải chèn thêm các khối lọc HPF hay bộ tạo tín hiệu giả PAG, không phụ thuộc vào phép tính tương quan chéo phức tạp. Đồng thời, cần một phương pháp FFC cải tiến có cơ sở toán học rõ ràng để gom nhóm các tín hiệu nội bộ, giảm số lượng biến tối ưu, từ đó rút ngắn thời gian chuyển đổi dấu phẩy tĩnh và tiết kiệm tài nguyên phần cứng cho các hệ thống DSP có mạch hồi tiếp.

Cơ sở lý thuyết và phương pháp nghiên cứu

Luận án dựa trên mô hình giải tích của bộ TI-ADC $M$ kênh với các sai lệch nội tại. Tín hiệu đầu vào tương tự $x(t)$ được đưa đồng thời tới $M$ bộ sub-ADC. Mỗi kênh hoạt động ở tần số $f_s/M$ và lệch pha nhau một góc $2\pi/M$. Đầu ra của sub-ADC thứ $i$ được mô hình hóa bởi: $$y_i(t) = (1 + \Delta g_i) h_{\tau i} * x(t - i T_s - \Delta t_i) + \Delta o_i$$ Trong đó, $\Delta g_i, \Delta t_i, \Delta o_i$ lần lượt là các sai lệch hệ số khuếch đại, thời gian lấy mẫu, điện áp offset của kênh thứ $i$, và $h_{\tau i}$ là đáp ứng xung của mạch lấy mẫu và giữ mẫu tương đương một bộ lọc thông thấp RC có hằng số thời gian $\tau_i$.

Phổ tần số ngõ ra tổng hợp $Y(j\omega)$ thu được qua phép biến đổi Fourier: $$Y(j\omega) = \frac{1}{M T_s} \sum_{k=-\infty}^{+\infty} \sum_{i=0}^{M-1} (1 + \Delta g_i) H_{\tau i}\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) X\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) e^{-j\left(\omega - k\frac{\omega_s}{M}\right)\Delta t_i} e^{-j k i \frac{2\pi}{M}} + \frac{2\pi}{M T_s} \sum_{k=-\infty}^{+\infty} \sum_{i=0}^{M-1} \Delta o_i \delta\left(\omega - k\frac{\omega_s}{M}\right)$$

Tác động suy giảm chất lượng tín hiệu được định lượng qua các công thức giải tích xác định SNDR:

  • Suy giảm do lệch offset (với giá trị hiệu dụng $\sigma_o$): $$SNDR = 10 \log_{10}\left(\frac{A_{in}^2}{2\sigma_o^2}\right)$$
  • Suy giảm do lệch hệ số khuếch đại (với giá trị hiệu dụng $\sigma_g$): $$SNDR = 20 \log_{10}\left(\frac{g}{\sigma_g}\right) - 10 \log_{10}\left(1 - \frac{1}{M}\right)$$
  • Suy giảm do lệch thời gian lấy mẫu (với giá trị hiệu dụng $\sigma_t$ và tần số góc $\omega_{in}$): $$SNDR = 20 \log_{10}\left(\frac{1}{\sigma_t \cdot \omega_{in}}\right) - 10 \log_{10}\left(1 - \frac{1}{M}\right)$$
  • Tổng hợp ảnh hưởng của các sai lệch lên SNDR của TI-ADC: $$SNDR \approx -10 \log_{10}\left(\sigma_g^2 + \omega_0^2 \sigma_t^2 + \frac{\sigma_o^2}{A_{in}^2} + \frac{2^{-2N}}{12}\right)$$

Để loại bỏ các thành phần méo hài do $\Delta g_i$ và $\Delta t_i$, tác giả ứng dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (Adaptive Noise Canceller - ANC). Cấu trúc ANC sử dụng bộ lọc đạo hàm thông dải (Bandpass Derivative Filter - BDF) để xấp xỉ thành phần đạo hàm tín hiệu liên quan đến sai lệch thời gian lấy mẫu, kết hợp thuật toán thích nghi điều chỉnh trọng số với kích thước bước $\mu$ nhằm triệt tiêu tín hiệu lỗi mà không cần triệt tiêu tín hiệu hữu ích.

Đối với phương pháp FFC, cơ sở lý thuyết được xây dựng dựa trên việc phân tích đặc tính truyền công suất của tín hiệu qua các khối tính toán số cơ bản (bộ cộng, bộ trừ, bộ nhân) và hàm truyền đạt của từng khối. Độ dài từ mã số (Word-length - WL) được chia thành ba trường: bit dấu ($S$), độ dài phần nguyên ($IWL$) để kiểm soát dải động tránh tràn số, và độ dài phần thập phân ($FWL$) để kiểm soát sai số lượng tử hóa và mức nhiễu nền.

Phương pháp nghiên cứu trong luận án hoàn toàn mang tính định lượng:

  • Xây dựng mô hình toán học giải tích mô tả các sai lệch và thuật toán thích nghi ANC.
  • Mô phỏng Monte Carlo trên môi trường MATLAB để kiểm chứng khả năng hội tụ, đánh giá các chỉ số SNDR, SFDR trên các băng tần Nyquist 1, 2, 3, 4 với nhiều dạng tín hiệu khác nhau (đơn tần, đa tần, tín hiệu điều chế 16-QAM, 256-QAM).
  • Triển khai thực nghiệm phần cứng bằng phương pháp vòng kín FPGA-in-the-Loop (FIL) trên bo mạch Xilinx Kintex-7 (XC7K325T) cho bộ hiệu chỉnh TI-ADC ANC, và bo mạch Altera Stratix IV cho khối FFT đa phương thức.
  • Tổng hợp vi mạch ASIC bằng công cụ Synopsys/Cadence Genus 162 trên thư viện công nghệ PDK XFab SOI CMOS 180 nm để đo kiểm chính xác diện tích mạch, công suất tiêu thụ và số lượng cổng logic.

Nội dung chính theo từng chương

Chương 1: Tổng quan về TI-ADC trong khối thu băng rộng

Chương 1 phân tích kiến trúc máy thu trực tiếp RF sử dụng kỹ thuật SDR, trong đó bộ ADC được đẩy sát về phía khối khuếch đại LNA. Luận án làm rõ vai trò của TI-ADC gồm $M$ sub-ADC ghép song song, chứng minh lợi thế về mặt năng lượng thông qua công thức tỷ số công suất: $$\frac{P_{TI-ADC}}{P_{sub-ADC}} = \frac{T_s - T_{ov}}{M T_s - T_{ov}} \le 1$$ Đồng thời, công suất mạch tạo xung nhịp cho TI-ADC giảm từ $P_{CADC} = f_s(C_{MOS} + C_{int})V_{DD}^2$ xuống mức $P_{CTI-ADC} = f_s\left(\frac{C_{MOS}}{M} + C_{int}\right)V_{DD}^2$.

Tiếp đó, chương này thiết lập mô hình toán học chi tiết cho bốn loại sai lệch nội tại: lệch offset tĩnh $\Delta o_i$, lệch hệ số khuếch đại tĩnh $\Delta g_i$, lệch thời gian lấy mẫu $\Delta t_i$ và lệch băng thông $\Delta b_i$ do mạch $RC$. Phân tích phổ ngõ ra chỉ rõ các thành phần méo hài do offset xuất hiện tại $k \cdot \frac{\omega_s}{M}$, không phụ thuộc vào tần số vào; trong khi hài do gain, timing skew và băng thông tập trung tại $\pm\omega_{in} + k \cdot \frac{\omega_s}{M}$, phụ thuộc trực tiếp vào tần số tín hiệu vào. Mức suy giảm SNDR diễn ra tuyến tính theo độ lệch offset (lệch 1 LSB làm giảm 20 dB SNDR), giảm theo hàm mũ đối với lệch gain (lệch 0,1% làm giảm 20 dB SNDR) và tỷ lệ nghịch với bình phương tần số vào đối với lệch thời gian lấy mẫu.

Chương 1 cũng tổng kết các kỹ thuật hiệu chỉnh sai lệch hiện có, phân tích ưu nhược điểm giữa hiệu chỉnh tương tự, hiệu chỉnh hỗn hợp và hiệu chỉnh hoàn toàn trong miền số. Cuối cùng, chương đặt vấn đề về sự cần thiết của kỹ thuật chuyển đổi dấu phẩy tĩnh (FFC) cho các khối xử lý số băng rộng nhằm chuẩn bị cơ sở cho các đề xuất ở Chương 2 và Chương 3.

Chương 2: Giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại, thời gian lấy mẫu của TI-ADC theo nguyên tắc ANC

Chương 2 trình bày giải pháp hiệu chỉnh đồng thời lệch gain và timing skew của TI-ADC hoàn toàn trong miền số dựa trên nguyên lý lọc thích nghi loại bỏ nhiễu (ANC). Tác giả đề xuất cấu trúc ước lượng sử dụng bộ lọc BDF để trích xuất tín hiệu đạo hàm, từ đó xấp xỉ sai lệch thời gian và kết hợp với thuật toán thích nghi để xác định vector sai lệch khuếch đại $c_g$ và vector sai lệch thời gian $c_r$. Điểm đặc biệt của giải pháp là khả năng hiệu chỉnh mở rộng cho các tín hiệu thuộc nhiều băng tần Nyquist khác nhau (từ Zone 1 đến Zone 4) mà không cần thay đổi cấu trúc phần cứng.

Các kết quả mô phỏng và kiểm chứng trong chương:

  • Với tín hiệu đơn tần $f_{in} = 0,45 f_s$, khi giá trị RMS của lệch thời gian lấy mẫu $\sigma_t$ thay đổi từ $0 \to 10\text{ ps}$ và RMS lệch hệ số khuếch đại cố định $\sigma_g = 0,01$: SNDR và SFDR của TI-ADC sau hiệu chỉnh được cải thiện rõ rệt, đường cong hội tụ của các sai số $c_g$ và $c_r$ đạt trạng thái ổn định nhanh chóng.
  • Với tín hiệu thông dải thuộc dải tần $[0,1 f_s; 0,45 f_s]$, phổ tín hiệu ngõ ra sau hiệu chỉnh đã triệt tiêu hoàn toàn các vạch méo hài hình thành do sai lệch kênh.
  • Với tín hiệu điều chế số: Thử nghiệm với tín hiệu 16-QAM băng thông 10 MHz và 100 MHz ở tần số sóng mang $0,29 f_s$; tín hiệu 256-QAM có tần số sóng mang $0,45 f_s + f_s$ thuộc băng Nyquist 3 (chế độ sub-sampling). Phổ tín hiệu sau hiệu chỉnh cho thấy nhiễu giả được triệt tiêu về dưới mức sàn nhiễu.
  • So sánh hiệu năng: Bảng 2.1 so sánh hiệu năng của TI-ADC cho tín hiệu vào ở băng Nyquist 3 và 4. Bảng 2.2 và 2.3 đối sánh kết quả thực thi của phương pháp đề xuất với các kỹ thuật của Matsuno [73] và Saleh [110], khẳng định giải pháp đề xuất không cần bộ lọc HPF bổ sung hay mạch phát tín hiệu ngẫu nhiên giả PAG mà vẫn đảm bảo độ chính xác cao hơn.

Chương 3: Phát triển giải pháp FFC và ứng dụng cho các thuật toán DSP

Chương 3 giải quyết bài toán tối ưu hóa phần cứng thông qua giải pháp FFC dựa trên kỹ thuật nhóm tín hiệu. Cơ sở toán học của giải pháp dựa trên việc phân tích kỳ vọng công suất và hàm truyền đạt của các phần tử tính toán:

Loại khối chức năng Quan hệ công suất ngõ vào và ngõ ra Đặc tính dải động và độ dài từ
Khối cộng / trừ $E{y^2} \le E{x_1^2} + E{x_2^2} + 2\sqrt{E{x_1^2}E{x_2^2}}$ Tăng độ dài phần nguyên $IWL$ thêm 1 bit để tránh tràn số
Khối nhân $E{y^2} = E{x_1^2} \cdot E{x_2^2}$ (khi hai ngõ vào độc lập) $IWL_{out} \approx IWL_1 + IWL_2$; $FWL$ cần tối ưu để giữ sai số trung bình

Dựa trên nguyên lý này, các tín hiệu có phân bố biên độ và công suất tương đương được gom vào một nhóm, dùng chung cấu hình độ dài từ mã ($WL, IWL, FWL$), làm giảm mạnh số lượng biến cần tối ưu trong không gian tìm kiếm. Thuật toán FFC nhóm tín hiệu được cài đặt qua các hàm mô phỏng sim_log xây dựng trên MATLAB (được trình bày ở Phụ lục B).

Chương 3 triển khai hai ứng dụng thực tế để đánh giá hiệu quả giải pháp FFC:

  1. Ứng dụng cho bộ biến đổi FFT đa phương thức trong thiết bị WLAN chuẩn IEEE 802.11ax: Cấu trúc FFT kết hợp giữa kiến trúc đa đường trễ chuyển mạch (MDC) và đường hồi tiếp đơn (SDF), tối ưu hóa nhân tử Twiddle ($Tw$) và cấu trúc khối tính toán PU4. Thời gian chuyển đổi FFC của bộ FFT đa phương thức khi áp dụng kỹ thuật nhóm tín hiệu giảm mạnh so với phương pháp thông thường. Kết quả tổng hợp mạch trên FPGA Stratix IV và vi mạch ASIC PDK XFab 180 nm chứng minh mức tiết kiệm diện tích mạch và công suất tiêu thụ vượt bậc.
  2. Ứng dụng cho bộ hiệu chỉnh TI-ADC ANC: Triển khai bộ hiệu chỉnh sai lệch gain và timing skew dạng dấu phẩy tĩnh. Thử nghiệm trên bo mạch FPGA Kintex-7 (XC7K325T) qua cơ chế FIL cho thấy phổ tín hiệu sau hiệu chỉnh hoàn toàn tương thích với mô hình dấu phẩy động lý thuyết. Kết quả tổng hợp vi mạch trên công cụ Genus 162 PDK XFab SOI CMOS 180 nm xác nhận mức tiêu thụ công suất thấp và diện tích nhỏ gọn.

Kết quả và những đóng góp mới

Luận án đã đạt được các kết quả cụ thể và đóng góp mới về mặt khoa học cũng như thực tiễn:

  1. Đóng góp về lý luận và thuật toán hiệu chỉnh TI-ADC:
  • Đề xuất giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu cho bộ TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC) hoàn toàn trong miền số.
  • Thuật toán hoạt động ở chế độ chạy nền (background), song song với hoạt động chuyển đổi của ADC mà không làm gián đoạn hệ thống, không yêu cầu tín hiệu kiểm tra định kỳ (pilot/test signal), và không cần biết trước đặc tính tín hiệu ngõ vào (chỉ cần thỏa mãn tính chất dừng mở rộng WSS).
  • Cấu trúc đề xuất mở rộng hiệu chỉnh thành công cho các tín hiệu thuộc nhiều băng tần Nyquist khác nhau (Zone 1, 2, 3, 4), giải quyết được bài toán lấy mẫu trực tiếp RF băng rộng và lấy mẫu dưới tần số Nyquist (sub-sampling).
  1. Đóng góp về phương pháp luận và công cụ FFC:
  • Phát triển thành công phương pháp chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (FFC) dựa trên cơ sở nhóm tín hiệu theo công suất kỳ vọng và hàm truyền đạt của khối chức năng.
  • Chứng minh chặt chẽ cơ sở toán học của việc gom cụm tín hiệu, giúp giảm số lượng biến tối ưu hóa độ dài từ mã trong các hệ thống DSP quy mô lớn và hệ thống có vòng phản hồi thích nghi.
  • Giảm thời gian thực hiện FFC của hệ thống xuống rõ rệt so với phương pháp không gom nhóm, tạo điều kiện thuận lợi cho việc tự động hóa thiết kế vi mạch chuyên dụng.
  1. Các chỉ tiêu kỹ thuật thực nghiệm đã đạt được:
Thông số / Chỉ tiêu kỹ thuật Mục tiêu đặt ra Kết quả thực nghiệm đạt được Nền tảng kiểm chứng
Tần số lấy mẫu TI-ADC ($f_s$) $\ge 2,7\text{ GHz}$ Đạt tần số cỡ GHz theo cấu trúc xen thời gian Mô hình giải tích & mô phỏng
Độ phân giải lý tưởng 11 bit 11 bit Thiết kế sub-ADC
Số bit hiệu dụng sau hiệu chỉnh (ENOB) $\approx 10\text{ bit}$ Đạt xấp xỉ 10 bit Mô phỏng Monte Carlo & FIL
Tỷ số tín hiệu trên nhiễu và méo (SNDR) $\ge 60\text{ dB}$ $\ge 60\text{ dB}$ trên các băng Nyquist Mô phỏng tín hiệu đơn tần & QAM
Dải động không bị làm giả (SFDR) $\ge 85\text{ dB}$ $\ge 85\text{ dB}$ sau hiệu chỉnh Khảo sát phổ ngõ ra
Tài nguyên phần cứng bộ hiệu chỉnh $\le 10%$ tài nguyên logic Chiếm $\le 10%$ tài nguyên FPGA Bo mạch FPGA Xilinx Kintex-7 XC7K325T
Thời gian thực hiện FFC (bộ ANC & FFT) Rút ngắn đáng kể Giảm xuống còn khoảng 1/4 so với khi không nhóm Thuật toán FFC trên MATLAB
Đánh giá phần cứng ASIC Tối ưu diện tích & công suất Trích xuất diện tích, cổng logic, công suất thực tế Công cụ Genus 162, PDK XFab SOI 180 nm

Kiến nghị và đề xuất giải pháp kỹ thuật từ luận án:

  • Ứng dụng cấu trúc TI-ADC ANC cho các bộ thu trực tiếp RF trong các trạm thu phát sóng cơ sở (BTS) của mạng di động thế hệ mới, thiết bị truyền hình cáp số, khối vô tuyến cấu hình mềm (SDR) và bộ thu vệ tinh băng rộng.
  • Đưa quy trình FFC nhóm tín hiệu vào các công cụ hỗ trợ thiết kế tự động hóa vi mạch (EDA tool flow) nhằm tối ưu hóa chu kỳ phát triển các lõi xử lý DSP phức tạp trên nền tảng FPGA và vi mạch ASIC.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của nghiên cứu:

  • Điều kiện tín hiệu đầu vào: Thuật toán hiệu chỉnh giả định tín hiệu ngõ vào là quá trình ngẫu nhiên dừng mở rộng (WSS). Trường hợp tín hiệu có tính chất phi dừng mạnh hoặc thay đổi công suất đột ngột trong thời gian rất ngắn chưa được khảo sát đầy đủ.
  • Phạm vi sai lệch: Luận án tập trung xử lý đồng thời lệch gain và timing skew; sai lệch offset được coi là đã xử lý độc lập trước đó qua phép lấy trung bình, trong khi sai lệch băng thông được giả định ảnh hưởng không đáng kể khi tín hiệu hoạt động cách xa tần số cắt của mạch lấy mẫu $RC$.
  • Mức độ tự động hóa FFC: Quy trình FFC đề xuất hiện ở dạng bán tự động dựa trên mô phỏng, vẫn cần người thiết kế định nghĩa nhóm ban đầu dựa trên việc phân tích cấu trúc khối và chạy các hàm kích thích tín hiệu (testbench).

Hướng nghiên cứu tiếp theo:

  • Mở rộng thuật toán thích nghi để tích hợp xử lý đồng thời cả bốn thành phần sai lệch (offset, gain, timing skew và băng thông) trong cùng một khối xử lý số thống nhất.
  • Nâng cấp thuật toán FFC thành công cụ tự động hóa hoàn toàn, tích hợp trực tiếp vào trình biên dịch phần cứng mà không cần can thiệp thủ công trong việc phân nhóm tín hiệu.
  • Tiến hành chế tạo vi mạch thử nghiệm thực tế (tape-out chip) cho toàn bộ khối TI-ADC tích hợp bộ hiệu chỉnh số trên công nghệ CMOS tiên tiến để đo kiểm tham số thực nghiệm vật lý thay vì chỉ dừng ở mức tổng hợp RTL trên thư viện công nghệ PDK 180 nm.

Giá trị tham khảo

Luận án là tài liệu tham khảo chuyên sâu trong các lĩnh vực:

  • Kỹ sư thiết kế vi mạch tích hợp tín hiệu số và tín hiệu hỗn hợp (Analog/Mixed-Signal và Digital IC): Tham khảo mô hình toán học giải tích về các nguồn sai lệch trong TI-ADC tại Chương 1 và cấu trúc kiến trúc phần cứng của bộ hiệu chỉnh tại Chương 2.
  • Nhóm nghiên cứu và phát triển hệ thống thông tin vô tuyến băng rộng, vô tuyến định nghĩa bằng phần mềm (SDR), trạm gốc viễn thông 4G/5G và mạng WLAN chuẩn IEEE 802.11ax: Tham khảo giải pháp thiết kế bộ FFT đa phương thức kiến trúc MDC-SDF tối ưu nhân tử Twiddle tại Chương 3.
  • Các nhà phát triển công cụ tự động hóa thiết kế (EDA), giảng viên, nghiên cứu sinh chuyên ngành Kỹ thuật điện tử, Xử lý tín hiệu số: Tham khảo cơ sở toán học về phân tích công suất kỳ vọng, quy trình nhóm tín hiệu trong tối ưu độ dài từ mã (WLO/FFC) và mã nguồn các hàm mô phỏng sim_log trong Phụ lục B.

Câu hỏi thường gặp

  1. Nguyên lý hoạt động của bộ hiệu chỉnh TI-ADC ANC đề xuất trong luận án là gì và có điểm gì khác biệt so với các kỹ thuật trước đây? Bộ hiệu chỉnh hoạt động dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC) hoàn toàn trong miền số. Tín hiệu đạo hàm liên quan đến sai lệch thời gian lấy mẫu được ước lượng thông qua bộ lọc đạo hàm thông dải (BDF), sau đó thuật toán thích nghi sẽ cập nhật các vector trọng số $c_g$ (hệ số khuếch đại) và $c_r$ (thời gian) để triệt tiêu các hài nhiễu do sai lệch gây ra. Khác với các phương pháp trước đây của Matsuno (phải thêm mạch tạo tín hiệu ngẫu nhiên giả PAG) hay Saleh (phải dùng tập bộ lọc thông cao HPF), cấu trúc ANC của luận án không đòi hỏi các khối phần cứng phụ trợ phức tạp này và không cần tính toán tương quan chéo, giúp tiết kiệm tài nguyên khi triển khai.

  2. Bộ hiệu chỉnh đề xuất có hoạt động được khi tín hiệu ngõ vào nằm ở các băng tần Nyquist bậc cao không? Có. Luận án đã chứng minh bằng giải tích và mô phỏng Monte Carlo rằng giải pháp TI-ADC ANC có khả năng hiệu chỉnh đồng thời lệch gain và timing skew cho các tín hiệu thuộc cả bốn băng tần Nyquist đầu tiên (từ Zone 1 đến Zone 4). Thuật toán hoạt động hiệu quả ngay cả trong chế độ lấy mẫu dưới tần số Nyquist (sub-sampling) đối với các tín hiệu điều chế băng thông rộng như 16-QAM và 256-QAM.

  3. Kỹ thuật FFC nhóm tín hiệu giải quyết được vấn đề gì trong quy trình thiết kế hệ thống DSP? Quá trình chuyển đổi từ dấu phẩy động sang dấu phẩy tĩnh (FFC) thông thường đòi hỏi tìm kiếm độ dài từ mã ($WL, IWL, FWL$) cho từng nút tín hiệu, dẫn đến không gian tìm kiếm bùng nổ và thời gian mô phỏng kéo dài đối với các hệ thống có số lượng khối lớn hoặc chứa mạch vòng phản hồi. Bằng cách phân tích công suất kỳ vọng và hàm truyền đạt của từng khối chức năng, kỹ thuật của luận án gom các tín hiệu có đặc tính tương đồng vào một nhóm dùng chung độ dài từ mã. Nhờ đó, số lượng biến tối ưu giảm đi, thời gian thực hiện FFC giảm xuống còn khoảng 1/4 so với phương pháp không gom nhóm.

  4. Hiệu năng của bộ hiệu chỉnh TI-ADC ANC sau khi triển khai trên phần cứng đạt mức cụ thể nào? Sau khi áp dụng bộ hiệu chỉnh TI-ADC ANC dạng dấu phẩy tĩnh, hệ thống TI-ADC (tần số lấy mẫu $\ge 2,7\text{ GHz}$, độ phân giải lý tưởng 11 bit) đạt được số bit hiệu dụng ENOB xấp xỉ 10 bit, chỉ số SNDR duy trì trên 60 dB và SFDR vượt trên 85 dB. Khi tổng hợp trên chip FPGA Xilinx Kintex-7 (XC7K325T), toàn bộ khối logic của bộ hiệu chỉnh chỉ chiếm dưới 10% tài nguyên phần cứng của chip.

  5. Luận án đã ứng dụng giải pháp FFC vào những thuật toán DSP cụ thể nào để chứng minh tính hiệu quả? Luận án đã áp dụng giải pháp FFC nhóm tín hiệu vào hai thuật toán DSP phức tạp: thứ nhất là bộ biến đổi Fourier nhanh (FFT) đa phương thức kết hợp cấu trúc MDC và SDF cho thiết bị WLAN chuẩn IEEE 802.11ax; thứ hai là bộ hiệu chỉnh sai lệch TI-ADC ANC có mạch vòng hồi tiếp thích nghi. Cả hai thiết kế đều được kiểm chứng thực nghiệm bằng phương pháp FPGA vòng kín (FIL) và tổng hợp vi mạch ASIC trên thư viện công nghệ PDK XFab SOI CMOS 180 nm với công cụ Genus 162.

Kết luận

Luận án của tác giả Đinh Thị Kim Phượng đã giải quyết trọn vẹn hai bài toán trọng tâm trong thiết kế khối thu băng rộng: hiệu chỉnh số chạy nền sai lệch gain và timing skew của TI-ADC theo nguyên tắc lọc thích nghi ANC trên nhiều băng tần Nyquist, và phát triển phương pháp luận FFC nhóm tín hiệu nhằm tối ưu hóa độ dài từ mã số. Các thuật toán và mô hình toán học đề xuất được chứng minh chặt chẽ bằng lý thuyết, mô phỏng Monte Carlo và kiểm chứng thực nghiệm trên nền tảng phần cứng FPGA Kintex-7, Stratix IV cùng công nghệ vi mạch ASIC CMOS 180 nm. Kết quả nghiên cứu mang lại giải pháp kỹ thuật có giá trị thực tiễn cao cho việc chế tạo các bộ chuyển đổi dữ liệu tốc độ cao cỡ GHz và các hệ thống xử lý tín hiệu số băng rộng phục vụ thông tin vô tuyến hiện đại.