Tổng quan về luận án

Sự bùng nổ của các hệ thống viễn thông thế hệ mới như 5G/6G, chuẩn mạng không dây băng thông rộng IEEE 802.11ax/be và các hệ thống vô tuyến định nghĩa bằng phần mềm (Software-Defined Radio - SDR) đặt ra yêu cầu cấp thiết về kiến trúc máy thu số hóa trực tiếp RF (Direct RF Sampling Receiver). Để hiện thực hóa mục tiêu dịch chuyển các bộ xử lý tương tự (bộ lọc, bộ trộn tần, bộ khuếch đại) hoàn toàn sang miền số nhằm tăng tính linh hoạt và khả năng tái cấu hình, bộ biến đổi tương tự - số (ADC) phải được đặt gần ăng-ten và hoạt động ở tốc độ lấy mẫu siêu cao lên tới hàng gigasample mỗi giây (GS/s). Tuy nhiên, theo định lý lấy mẫu Nyquist-Shannon, việc đẩy tần số lấy mẫu của một bộ ADC đơn lẻ lên dải đa gigahertz dẫn đến sự bùng nổ phi tuyến tính về công suất tiêu thụ; cụ thể, khi tần số lấy mẫu tăng $N$ lần thì công suất tiêu thụ tăng tới $2^N$ lần. Kiến trúc ADC ghép xen thời gian (Time-Interleaved ADC - TI-ADC) gồm $M$ bộ sub-ADC hoạt động song song lệch pha nhau tuần tự $2\pi/M$ với chu kỳ lấy mẫu $T_s$ là giải pháp mang tính bước ngoặt giúp vượt qua ranh giới vật lý về công suất và tốc độ của ADC đơn.

Mặc dù sở hữu ưu thế vượt trội về hiệu năng năng lượng theo hệ số phẩm chất Walden ($FoM_W$) và Schreier ($FoM_S$), cấu trúc TI-ADC lại đối mặt với rào cản chí mạng: các sai lệch nội tại giữa $M$ kênh sub-ADC do dung sai quy trình chế tạo vi mạch CMOS, biến thiên điện áp nguồn cấp và nhiệt độ (Process, Voltage, Temperature - PVT). Các sai lệch này bao gồm: độ lệch một chiều (DC offset mismatch $\Delta O_i$), sai lệch hệ số khuếch đại (gain mismatch $\Delta g_i$), sai lệch thời gian lấy mẫu (timing skew mismatch $\Delta t_i$) và mất tương thích băng thông (bandwidth mismatch $\Delta b_i$). Trong đó, lệch hệ số khuếch đại và lệch thời gian lấy mẫu phụ thuộc trực tiếp vào tần số tín hiệu vào $\omega_{in}$, sản sinh ra các thành phần hài nhiễu giả mạo (spurious tones) tại các tần số $(\pm\omega_{in} + k\omega_s/M)$, làm suy giảm nghiêm trọng tỷ số tín hiệu trên nhiễu và méo (SNDR) cũng như dải động không chứa hài (SFDR).

Nghiên cứu của tác giả tại Trường Đại học Bách Khoa Hà Nội (chuyên ngành Kỹ thuật Điện tử, mã số 9520203) đã giải quyết triệt để hai bài toán khoa học cốt lõi:

  1. Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để ước lượng và hiệu chỉnh đồng thời, hoàn toàn trên miền số trong chế độ nền (all-digital background calibration) sai lệch hệ số khuếch đại và sai lệch thời gian lấy mẫu của TI-ADC mà không cần triệt tiêu dải thông hay bơm tín hiệu ngẫu nhiên giả?
    • Giả thuyết khoa học 1 (H1): Ứng dụng nguyên lý lọc thích nghi loại bỏ nhiễu (Adaptive Noise Canceller - ANC) kết hợp bộ lọc đạo hàm thông dải (Bandpass Derivative Filter - BDF) cho phép bóc tách và triệt tiêu đồng thời các hài nhiễu do $\Delta g$ và $\Delta t$ trên mọi băng tần Nyquist mà không gây tương tác chéo giữa các vòng lặp thích nghi.
  2. Câu hỏi nghiên cứu 2 (RQ2): Làm thế nào để tự động hóa và tối ưu hóa quy trình chuyển đổi từ định dạng dấu phẩy động sang dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC) cho các hệ thống xử lý tín hiệu số (DSP) phức tạp có vòng hồi tiếp nhằm giảm thiểu tài nguyên phần cứng và rút ngắn thời gian thực thi?
    • Giả thuyết khoa học 2 (H2): Phương pháp nhóm tín hiệu dựa trên dải động biên độ, công suất kỳ vọng và hàm truyền đạt của các khối chức năng sẽ giảm bớt không gian tìm kiếm chiều dài từ mã (Word-Length Optimization - WLO), mang lại độ hội tụ nhanh mà vẫn đảm bảo độ chính xác lượng tử hóa.

Đóng góp của luận án được định lượng qua các chỉ số: hệ thống TI-ADC $M$ kênh đạt tần số lấy mẫu danh định $f_s \ge 2.7\text{ GHz}$; từ độ phân giải lý tưởng 11-bit, sau khi hiệu chỉnh đạt số bit hiệu dụng thực tế $\text{ENOB} \approx 10\text{ bit}$, $\text{SNDR} \ge 60\text{ dB}$, và $\text{SFDR} \ge 85\text{ dB}$. Thuật toán FFC đề xuất giúp giảm thời gian chuyển đổi dấu phẩy tĩnh xuống chỉ còn xấp xỉ $1/3$ so với phương pháp không phân nhóm tín hiệu, trong khi tài nguyên phần cứng của bộ hiệu chỉnh TI-ADC ANC chiếm $\le 10%$ trên chip FPGA Xilinx Kintex-7 (XC7K325T).

Literature Review và Positioning

Lịch sử nghiên cứu về hiệu chỉnh sai lệch trong kiến trúc TI-ADC chứng kiến sự phân hóa sâu sắc giữa các trường phái xử lý tín hiệu tương tự, tín hiệu hỗn hợp và xử lý hoàn toàn trên miền số. Trong các hệ thống TI-ADC tốc độ cao ban đầu, các kỹ thuật hiệu chỉnh tương tự (analog calibration) hoặc tín hiệu hỗn hợp (mixed-signal calibration) như công trình của Menolfi và cộng sự (2007) [24] triển khai TI-SAR ADC 64 kênh tần số $2.6\text{ GHz}$ trên tiến trình CMOS 65nm, hay nghiên cứu của El-Chammas và Murmann (2010) [25] cho bộ TI-ADC 3 kênh $40\text{ MHz}$, chủ yếu sử dụng các mảng tụ vi sai hoặc mạch trễ điều khiển bằng điện áp (Voltage-Controlled Delay Line - VCDL). Mặc dù các phương pháp này trực tiếp can thiệp vào mạch lấy mẫu và giữ mẫu (Sample & Hold - S&H), chúng đòi hỏi diện tích phần cứng analog lớn ($5.1\text{ mm}^2$ trong [24]), nhạy cảm với biến thiên PVT và đặc biệt khó chuyển đổi khi thu nhỏ tiến trình công nghệ bán dẫn (process scaling).

Để tận dụng định luật Moore và công nghệ vi mạch số mật độ cao, xu hướng nghiên cứu chuyển dịch mạnh mẽ sang kỹ thuật hiệu chỉnh số chạy nền (all-digital background calibration). Vogel (2005) [116] và Huang và cộng sự (2010) [60] đã xây dựng nền tảng toán học mô tả toàn diện tác động của các sai lệch lên phổ tần đầu ra $Y(j\omega)$ của TI-ADC: $$Y(j\omega) = \frac{1}{T_s}\sum_{k=-\infty}^{+\infty}\left[\frac{1}{M}\sum_{i=0}^{M-1}(1+\Delta g_i)H_{\tau i}(j\omega)e^{-j(\omega-k\omega_s/M)\Delta t_i}e^{-jki\frac{2\pi}{M}}\right]X\left(j\left(\omega-k\frac{\omega_s}{M}\right)\right) + \frac{1}{T_s}\sum_{k=-\infty}^{+\infty}\left[\frac{1}{M}\sum_{i=0}^{M-1}\Delta O_i e^{-jki\frac{2\pi}{M}}\right]\delta\left(\omega-k\frac{\omega_s}{M}\right)$$

Tuy nhiên, việc tách biệt và hiệu chỉnh đồng thời cả $\Delta g$ và $\Delta t$ vấp phải tranh luận gay gắt trong giới học thuật quốc tế do sự chồng lấn phổ của hai loại sai lệch này:

  • Trường phái tiêm tín hiệu giả ngẫu nhiên (Pseudo Aliasing Generation): Matsuno và cộng sự (2013) [73] đề xuất sử dụng bộ tạo tín hiệu giả (Pseudo signal) kết hợp thuật toán thích nghi để ước lượng sai lệch thời gian. Nhược điểm lớn của giải pháp này là làm tăng đáng kể diện tích phần cứng analog để tạo tín hiệu tham chiếu và làm suy giảm dải động có ích của ADC do phải chia sẻ biên độ tín hiệu với tín hiệu giả.
  • Trường phái sử dụng tập bộ lọc thông cao (High-Pass Filter Banks): Tseng và Chou (2014) [110] đưa ra cấu trúc dãy bộ lọc HPF kết hợp giải thuật LMS để bóc tách thành phần hài sai lệch thời gian. Mặc dù xử lý hoàn toàn trên miền số, việc thiết kế nhiều bộ lọc HPF bậc cao làm gia tăng chi phí phần cứng và độ trễ tính toán, đồng thời hiệu năng suy giảm nghiêm trọng khi tín hiệu ngõ vào nằm ở dải tần số thấp hoặc vượt qua băng tần Nyquist thứ nhất.
  • Trường phái tương quan ma trận Hadamard: Saleh và cộng sự (2015) [104] sử dụng ma trận trực giao Hadamard kết hợp tính toán hàm tương quan chéo để tái cấu trúc vector sai số. Giải pháp này đòi hỏi khối lượng tính toán ma trận đồ sộ, cản trở việc triển khai thời gian thực trên các chip FPGA/ASIC tốc độ cao.
+-----------------------------------------------------------------------------------------+
|                                    LITERATURE MAPPING                                   |
+------------------------------------+----------------------------------------------------+
| Nghiên cứu trước đây               | Hạn chế kỹ thuật / Bottlenecks                      |
+------------------------------------+----------------------------------------------------+
| Menolfi et al. (2007) [24]         | Hiệu chỉnh analog: tốn diện tích, nhạy cảm PVT     |
| Matsuno et al. (2013) [73]         | Tiêm tín hiệu Pseudo: tốn tài nguyên, giảm dải động|
| Tseng & Chou (2014) [110]          | Dùng tập bộ lọc HPF: phức tạp, suy giảm ở dải thấp |
| Saleh et al. (2015) [104]          | Tương quan ma trận Hadamard: độ phức tạp $O(N^2)$  |
+------------------------------------+----------------------------------------------------+
| LUẬN ÁN NÀY (ĐHBK Hà Nội, 2022)    | Hiệu chỉnh nền ANC + Lọc BDF + FFC nhóm tín hiệu   |
|                                    | Không HPF, không tín hiệu giả, hoạt động mọi zone  |
+------------------------------------+----------------------------------------------------+

Luận án định vị nghiên cứu của mình bằng cách khắc phục triệt để các rào cản trên: thiết lập cơ chế lọc thích nghi loại bỏ nhiễu (ANC) sử dụng bộ lọc vi phân thông dải (BDF) để trích xuất tín hiệu đạo hàm bậc nhất của tín hiệu đầu vào, biến đổi thành phần méo do sai lệch thời gian $\Delta t$ thành một thành phần nhiễu tương quan có thể triệt tiêu đồng thời cùng sai lệch biên độ $\Delta g$. Đây là bước đột phá giúp hệ thống hoạt động ổn định trên cả 4 băng tần Nyquist mà không phụ thuộc vào tri thức tiên nghiệm về tín hiệu ngõ vào.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đã mở rộng Lý thuyết Lọc thích nghi (Adaptive Filter Theory của Bernard Widrow) và Lý thuyết Xử lý đa tốc độ (Multirate Digital Signal Processing) vào cấu trúc lấy mẫu không đồng nhất có tính chu kỳ của TI-ADC:

  1. Mở rộng mô hình hội tụ hai tham số đồng thời: Luận án chứng minh rằng trong điều kiện tín hiệu vào là quá trình ngẫu nhiên dừng mở rộng (Wide-Sense Stationary - WSS), vector sai lệch hệ số khuếch đại $\mathbf{c}g = [\Delta g_0, \Delta g_1, \dots, \Delta g{M-1}]^T$ và vector sai lệch thời gian lấy mẫu $\mathbf{c}t = [\Delta t_0, \Delta t_1, \dots, \Delta t{M-1}]^T$ có thể được ước lượng độc lập và hội tụ đồng thời thông qua giải thuật Least Mean Squares (LMS) mà không gây ra hiện tượng giao thoa mode (cross-mode interference).
  2. Hình thức hóa giải tích phổ sai số trên các băng tần Nyquist: Công trình thiết lập phương trình quan hệ tường minh giữa hàm tự tương quan của tín hiệu vào $R_{xx}(\tau)$, đáp ứng của bộ lọc đạo hàm $h_{bd}[n]$ và năng lượng hài méo tại ngõ ra, chứng minh rằng bộ lọc BDF cho phép duy trì tỷ số triệt nhiễu không đổi khi tín hiệu ngõ vào dịch chuyển từ băng Nyquist 1 ($0 \to 0.5f_s$) sang các băng Nyquist 2, 3 và 4 ($0.5f_s \to 2f_s$) trong chế độ lấy mẫu sub-sampling.
                      +-----------------------------+
                      |   Tín hiệu vào x(t) (WSS)   |
                      +--------------+--------------+
                                     |
                         +-----------v-----------+
                         |  TI-ADC (M sub-ADCs)  |
                         +-----------+-----------+
                                     | y[n] (Chứa offset, gain, timing)
                                     v
                       +-------------+-------------+
                       | Triệt lệch Offset trung bình|
                       +-------------+-------------+
                                     |
                   +-----------------+-----------------+
                   |                                   |
                   v                                   v
         +---------+---------+               +---------+---------+
         | Kênh tín hiệu chính|               | Bộ lọc BDF hd[n]  |
         +---------+---------+               +---------+---------+
                   |                                   | y_d[n]
                   |         +---------------+         |
                   |         | Vector ước    |<--------+ (Nhánh thích nghi)
                   |         | lượng cg, ct  |
                   |         +-------+-------+
                   |                 | Tín hiệu ước lượng méo
                   v                 v
                 +-(+)---------------(-)---+
                 |    Bộ trừ triệt tiêu    |
                 +-----------+-------------+
                             |
                             v
                 +-----------+-------------+
                 | Tín hiệu sạch y_clean[n]|
                 +-------------------------+

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp liên ngành giữa 3 trụ cột lý thuyết:

  • Lý thuyết lấy mẫu và tái cấu trúc tín hiệu Nyquist-Shannon: Làm cơ sở toán học để mô hình hóa đáp ứng xung $h_{\tau i}$ và sự dịch pha thời gian $e^{-j\omega\Delta t_i}$.
  • Lý thuyết lọc thích nghi triệt nhiễu (ANC): Sử dụng kênh sơ cấp (primary path) mang tín hiệu bị méo và kênh thứ cấp (reference path) đi qua bộ lọc vi phân thông dải để tạo tín hiệu tương quan với thành phần méo thời gian lấy mẫu.
  • Lý thuyết tối ưu hóa độ dài từ mã (Word-Length Optimization - WLO): Xây dựng không gian trạng thái FFC dựa trên việc nhóm các khối hàm toán học có cùng kỳ vọng công suất toán học: $$E{y^2} = \int_{-\infty}^{+\infty} |H(e^{j\omega})|^2 S_{xx}(e^{j\omega}) d\omega$$

Điều kiện biên (boundary conditions) được xác lập chặt chẽ: tín hiệu ngõ vào có phân bố công suất WSS, không có thành phần một chiều đột biến ngoài dải thông, số kênh $M$ là số chẵn ($M = 2^k$), và độ lệch thời gian $|\Delta t_i| \ll T_s$ để phép xấp xỉ Taylor bậc nhất $x(t - \Delta t) \approx x(t) - \Delta t \cdot x'(t)$ hoàn toàn hội tụ.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ chặt chẽ thế giới quan thực chứng (Positivism) kết hợp phương pháp nghiên cứu kỹ thuật định lượng đa tầng (Multi-level engineering experimental design):

  1. Tầng mô hình hóa giải tích (Analytical Modeling): Thiết lập phương trình vi phân và biến đổi Fourier rời rạc (DFT) trên môi trường MATLAB để kiểm chứng sự phân bố của các đường hài méo.
  2. Tầng mô phỏng Monte Carlo: Chạy $10,000$ vòng lặp thống kê với các giá trị sai lệch ngẫu nhiên tuân theo phân bố chuẩn Gauss: $\sigma_o \in [0, 1\text{ LSB}]$, $\sigma_g \in [0, 0.05]$ (tương ứng $5%$), $\sigma_t \in [0, 10\text{ ps}]$.
  3. Tầng thực nghiệm nhúng phần cứng (Hardware-in-the-Loop - HIL): Thực thi thuật toán trên chip FPGA Xilinx Kintex-7 (XC7K325T) và Altera Stratix IV để đo lường tài nguyên logic thực tế, độ trễ và tần số xung nhịp cực đại ($F_{max}$).
  4. Tầng tổng hợp vi mạch ASIC (Cell-level Synthesis): Sử dụng công cụ Cadence Genus 162 trên thư viện công nghệ bán dẫn PDK XFab SOI CMOS 180nm để trích xuất diện tích lõi silicon ($\mu\text{m}^2$) và công suất tiêu thụ tĩnh/động ($\text{mW}$).
+-----------------------------------------------------------------------------------------+
|                                EXPERIMENTAL FLOW & STACK                                |
+-----------------------------------------------------------------------------------------+
| [1. MATLAB Algorithm]     -> Monte Carlo Analysis (10,000 runs, Gaussian mismatch)       |
|            |                                                                            |
| [2. FFC Signal Grouping]  -> Optimization of Integer (IWL) & Fractional (FWL) Lengths   |
|            |                                                                            |
| [3. VHDL / Verilog RTL]   -> Hardware-in-the-loop validation with Modelsim              |
|            |                                                                            |
| [4. FPGA Prototyping]     -> Kintex-7 XC7K325T & Stratix IV Emulation (f_s >= 2.7 GHz)  |
|            |                                                                            |
| [5. ASIC Synthesis]       -> Cadence Genus 162 + PDK XFab SOI CMOS 180nm                |
+-----------------------------------------------------------------------------------------+

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu được kiểm soát nghiêm ngặt qua các bước thực nghiệm chuẩn hóa:

  • Tập mẫu tín hiệu kiểm thử đa dạng:
    • Tín hiệu hình sin đơn tần (Single-tone): $f_{in} = 0.45 f_s$, $f_{in} = 0.45 f_s + f_s$ (Băng Nyquist 3).
    • Tín hiệu đa tần (Multi-tone) và tín hiệu thông dải trong miền tần số $[0.1f_s, 0.45f_s]$.
    • Tín hiệu điều chế số phức tạp: 16-QAM băng thông $10\text{ MHz}$ và $100\text{ MHz}$ tại tần số sóng mang $0.29 f_s$; tín hiệu 256-QAM tại sóng mang $0.45f_s + f_s$.
  • Giao thức hiệu chỉnh và đánh giá:
    • Tách biệt thứ tự hiệu chỉnh: Hiệu chỉnh DC Offset $\to$ Hiệu chỉnh đồng thời Gain & Timing Skew bằng khối ANC.
    • Đánh giá độ nhạy của bậc bộ lọc FIR trong khối BDF: Khảo sát các bậc từ $N=11$ đến $N=61$ nhằm cân bằng tối ưu giữa độ chính xác pha và tài nguyên phần cứng.
    • Phép đo thống kê: Đo lường phương sai hội tụ của các hệ số $c_g, c_t$ sau $2^{16}$ chu kỳ xung nhịp.

Data và phân tích

+-----------------------------------------------------------------------------------------+
|                           FFC SIGNAL GROUPING MATRIX & DYNAMICS                         |
+-------------------+----------------------------+-------------------+--------------------+
| Nhóm tín hiệu     | Thành phần chức năng       | Dải động biên độ  | Độ dài từ tối ưu   |
+-------------------+----------------------------+-------------------+--------------------+
| Group 1 (Data)    | Đầu vào sub-ADC, ngõ ra y  | $[-1.0, +1.0]$    | 12-bit (IWL=1,FWL=11)|
| Group 2 (Deriv)   | Ngõ ra bộ lọc BDF $y_d[n]$ | $[-2.5, +2.5]$    | 14-bit (IWL=3,FWL=11)|
| Group 3 (Coeff)   | Trọng số LMS $c_g, c_t$    | $[-0.1, +0.1]$    | 16-bit (IWL=1,FWL=15)|
| Group 4 (Twiddle) | Hệ số nhân Twiddle FFT     | $[-1.0, +1.0]$    | 10-bit (IWL=1,FWL=9)|
+-------------------+----------------------------+-------------------+--------------------+

Phương pháp FFC truyền thống tối ưu hóa từng nút tín hiệu độc lập dẫn đến độ phức tạp tính toán bùng nổ theo hàm mũ với số lượng biến tối ưu lên đến hàng trăm điểm kiểm tra. Bằng cách phân tích ma trận hàm truyền đạt và áp dụng định lý kỳ vọng công suất toán học, luận án đã gom các nút tín hiệu nội tại thành 4 nhóm chính. Kết quả thực nghiệm cho thấy thời gian chạy thuật toán tối ưu độ dài từ mã (WLO) giảm từ $182\text{ phút}$ xuống còn $61\text{ phút}$ (đạt tốc độ tăng tốc xấp xỉ 3 lần), trong khi sai số trung bình bình phương (MSE) của toàn hệ thống vẫn được duy trì ở mức $< 10^{-4}$.

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Khả năng triệt tiêu đồng thời mà không suy giảm băng thông: Khác với các công bố của Vogel [116] hay Tseng [110], bộ hiệu chỉnh TI-ADC ANC đề xuất loại bỏ hoàn toàn các hài nhiễu do sai lệch hệ số khuếch đại và thời gian lấy mẫu mà không cần chèn dải chắn (guard band) hay sử dụng bộ lọc HPF. Khi giá trị RMS của sai lệch thời gian $\sigma_t$ thay đổi từ $0 \to 10\text{ ps}$ và $\sigma_g = 0.01$, SNDR của hệ thống sau hiệu chỉnh vẫn được duy trì ổn định ở mức $> 60\text{ dB}$, cải thiện hơn $25\text{ dB}$ so với trước khi hiệu chỉnh.
  2. Hiệu năng vượt bậc trên các băng tần Nyquist bậc cao: Khi đưa tín hiệu vào ở băng tần Nyquist 3 ($f_{in} = 0.45f_s + f_s$) và băng tần Nyquist 4, cơ chế sub-sampling ánh xạ tần số về $0.45f_s$. Bộ hiệu chỉnh đề xuất nâng SFDR từ mức $38.2\text{ dB}$ trước hiệu chỉnh lên đạt đỉnh $86.7\text{ dB}$ sau hiệu chỉnh, vượt trội hơn $8.5\text{ dB}$ so với phương pháp của Matsuno [73] và hơn $11.2\text{ dB}$ so với Tseng [110].
  3. Hiện tượng hội tụ tự cân bằng trong cấu trúc FFC dấu phẩy tĩnh: Quá trình lượng tử hóa dấu phẩy tĩnh cho các hệ số LMS ($c_g, c_t$) ở độ dài từ 16-bit (FWL=15) không gây ra hiện tượng trôi điểm không (zero-drift) hay mất ổn định vòng lặp. Phổ tín hiệu thực nghiệm trên FPGA Kintex-7 hoàn toàn khớp với mô hình mô phỏng dấu phẩy động với độ suy hao SNDR không đáng kể ($< 0.3\text{ dB}$).
  4. Tối ưu hóa kiến trúc FFT đa phương thức IEEE 802.11ax: Khi áp dụng FFC nhóm tín hiệu kết hợp kiến trúc đường ống hỗn hợp MDC-SDF và tối ưu hóa nhân tử Twiddle ($T_w$), diện tích lõi của bộ FFT 2048 điểm dùng cho chuẩn WLAN 802.11ax giảm $34.8%$, công suất tiêu thụ giảm $28.5%$ so với kiến trúc thông thường trên FPGA Stratix IV.
+-----------------------------------------------------------------------------------------+
|                      SNDR & SFDR COMPARISON ACROSS NYQUIST ZONES                        |
+-------------------------+--------------------+--------------------+---------------------+
| Kịch bản tín hiệu       | Trạng thái         | SNDR (dB)          | SFDR (dB)           |
+-------------------------+--------------------+--------------------+---------------------+
| Single-tone (Zone 1)    | Trước hiệu chỉnh   | 36.4 dB            | 41.2 dB             |
|                         | Sau hiệu chỉnh ANC | 61.8 dB (+25.4 dB) | 87.4 dB (+46.2 dB)  |
+-------------------------+--------------------+--------------------+---------------------+
| Single-tone (Zone 3)    | Trước hiệu chỉnh   | 33.1 dB            | 38.2 dB             |
| (f_in = 0.45fs + fs)    | Matsuno et al. [73]| 54.2 dB            | 78.2 dB             |
|                         | Tseng et al. [110] | 51.7 dB            | 75.5 dB             |
|                         | Luận án (ANC)      | 60.5 dB (+27.4 dB) | 86.7 dB (+48.5 dB)  |
+-------------------------+--------------------+--------------------+---------------------+
| 256-QAM (Zone 3)        | Trước hiệu chỉnh   | 31.8 dB            | 36.5 dB             |
|                         | Sau hiệu chỉnh ANC | 59.4 dB (+27.6 dB) | 85.1 dB (+48.6 dB)  |
+-------------------------+--------------------+--------------------+---------------------+

Implications đa chiều

  • Về mặt lý thuyết: Chứng minh tính đúng đắn của việc áp dụng nguyên lý triệt nhiễu tương quan trong việc xử lý các sai lệch lấy mẫu không đồng đều (non-uniform sampling artifacts), mở ra hướng tiếp cận mới cho lý thuyết xử lý tín hiệu thống kê trong vi mạch hỗn hợp.
  • Về mặt phương pháp luận: Thiết lập quy trình chuẩn hóa từ thiết kế giải thuật toán học $\to$ tối ưu hóa FFC bán tự động $\to$ kiểm chứng RTL FPGA $\to$ tổng hợp ASIC, giúp các nhóm nghiên cứu rút ngắn chu kỳ thiết kế vi mạch DSP từ hàng tháng xuống còn vài ngày.
  • Về mặt ứng dụng thực tiễn: Cho phép các nhà sản xuất thiết bị viễn thông tích hợp các bộ TI-ADC đa kênh tốc độ cao trực tiếp vào khối đầu cuối vô tuyến (RF Front-end) của trạm gốc 5G Massive MIMO và các thiết bị thu phát vệ tinh mà không lo ngại về suy giảm phẩm chất tín hiệu do nhiệt độ môi trường thay đổi.
  • Về mặt tiêu chuẩn hóa: Đóng góp giải pháp phần cứng tối ưu cho các thiết bị tuân thủ chuẩn IEEE 802.11ax và 802.11be, nâng cao thông lượng dữ liệu lớp vật lý (PHY layer throughput) trong môi trường nhiều người dùng (MU-MIMO/OFDMA).

Limitations và Future Research

Nhằm duy trì tính khách quan khoa học và sự khiêm tốn học thuật, luận án chỉ rõ các giới hạn nội tại:

  1. Giả định về tính dừng của tín hiệu: Thuật toán hiệu chỉnh dựa trên giả thiết tín hiệu đầu vào là quá trình dừng mở rộng (WSS). Trong trường hợp tín hiệu ngõ vào có tính chất biến đổi quá nhanh (non-stationary) hoặc có các xung đột biến công suất trong thời gian cực ngắn, tốc độ hội tụ của giải thuật LMS có thể bị chậm lại.
  2. Ảnh hưởng bậc hai của lệch băng thông (Bandwidth mismatch): Luận án tập trung giải quyết triệt để hai thành phần chi phối mạnh nhất là $\Delta g$ và $\Delta t$. Mặc dù sai lệch băng thông đã được mô hình hóa toán học ở Chương 1, việc hiệu chỉnh lệch băng thông phi tuyến phụ thuộc tần số bậc cao mới chỉ được giải quyết một phần thông qua bộ lọc thông dải BDF mà chưa có nhánh thích nghi riêng biệt.
  3. Phạm vi kiểm chứng bán dẫn: Thực nghiệm tổng hợp ASIC được thực hiện trên công nghệ PDK XFab SOI CMOS 180nm thông qua công cụ Cadence Genus 162. Do điều kiện kinh phí chế tạo chip (tape-out) tại thời điểm nghiên cứu, luận án chưa tiến hành đóng gói và đo kiểm trên phiến silicon thực tế mà dừng lại ở kiểm chứng phần cứng FPGA in the Loop.
+-----------------------------------------------------------------------------------------+
|                                FUTURE RESEARCH ROADMAP                                  |
+-----------------------------------------------------------------------------------------+
| 2023 - 2025: Tape-out kiểm chứng trên tiến trình FinFET sâu (28nm / 16nm / 7nm)         |
| 2025 - 2027: Tích hợp mạng nơ-ron sâu (DNN) trọng số nhẹ để bóc tách lệch băng thông    |
| 2027 - 2030: Mở rộng kiến trúc TI-ADC 64-128 kênh cho trạm mặt đất vệ tinh LEO 6G      |
| 2030+:       Tự động hóa hoàn toàn FFC sử dụng AI/LLM Compiler cho ASIC viễn thông      |
+-----------------------------------------------------------------------------------------+

Tác động và ảnh hưởng

  • Tác động học thuật (Academic Impact): Các kết quả nghiên cứu cốt lõi của luận án đã được công bố trên các diễn đàn khoa học uy tín cao thuộc danh mục ISI/Scopus, bao gồm tạp chí quốc tế hàng đầu AEU - International Journal of Electronics and Communications (Elsevier, [J1]), IEICE Transactions on Fundamentals ([J3]), Tạp chí Khoa học và Công nghệ Quân sự ([J2]), cùng các hội nghị quốc tế uy tín IEEE ICACT [C1] và IEEE ICCE [C2]. Công trình mở ra tiền đề cho các trích dẫn học thuật liên quan đến xử lý sai lệch trong kiến trúc chuyển đổi dữ liệu tốc độ cao.
  • Chuyển đổi công nghiệp (Industry Transformation): Đóng góp trực tiếp vào công nghệ thiết kế vi mạch tại Việt Nam, đặc biệt là các trung tâm R&D về chip viễn thông và thiết bị quốc phòng. Giải pháp giúp giảm phụ thuộc vào các khối thu analog nhập khẩu đắt tiền bằng cách tự chủ thiết kế các lõi IP (Intellectual Property Core) TI-ADC hiệu năng cao trên FPGA/ASIC.
  • Lợi ích kinh tế và xã hội: Giảm công suất tiêu thụ của các trạm thu phát sóng di động, trực tiếp cắt giảm năng lượng vận hành và lượng khí thải carbon của hạ tầng viễn thông xanh.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và học viên cao học: Cung cấp khung lý thuyết hoàn chỉnh về giải tích sai lệch đa kênh, mô hình toán học giải tích phổ của TI-ADC và mã nguồn thuật toán FFC tối ưu hóa độ dài từ mã mẫu.
  • Kỹ sư thiết kế vi mạch (ASIC/FPGA Designers): Sở hữu kiến trúc RTL đã được kiểm chứng của bộ hiệu chỉnh TI-ADC ANC với mức sử dụng tài nguyên logic cực thấp ($\le 10%$ trên Kintex-7) và lõi FFT đa phương thức tối ưu cho chuẩn 802.11ax.
  • Các nhà phát triển hệ thống SDR và Radar: Ứng dụng trực tiếp cấu trúc thu số hóa trực tiếp RF băng rộng hoạt động tin cậy trên dải đa gigahertz trong các hệ thống tác chiến điện tử và định vị radar hàng không.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?

Đóng góp lý thuyết độc đáo nhất là việc tích hợp thành công Lý thuyết lọc thích nghi loại bỏ nhiễu (Adaptive Noise Canceller - ANC của Widrow-Hoff) vào mô hình toán học lấy mẫu xen thời gian (Time-Interleaved Multirate Sampling). Thay vì coi sai lệch thời gian ($\Delta t$) là một hàm trễ phi tuyến độc lập đòi hỏi các phép nội suy phức tạp, luận án đã dùng khai triển vi phân thông dải để tuyến tính hóa thành phần méo này thành tín hiệu đạo hàm $x'(t)$, biến nó thành một thành phần nhiễu tương quan chặt chẽ với tín hiệu ngõ vào, cho phép giải thuật LMS ước lượng đồng thời và hội tụ song song với hệ số lệch khuếch đại $\Delta g$ trên mọi băng tần Nyquist.

2. Sự đổi mới về phương pháp luận khi so sánh với ít nhất 2 nghiên cứu quốc tế tiền nhiệm?

So với nghiên cứu của Matsuno và cộng sự (2013) [73], luận án loại bỏ hoàn toàn khối tạo tín hiệu ngẫu nhiên giả (Pseudo Aliasing Generator - PAG), giải phóng $100%$ dải động của bộ chuyển đổi và giảm đáng kể độ phức tạp của mạch analog đầu vào. So với công trình của Tseng và Chou (2014) [110], luận án không sử dụng dãy ngân hàng bộ lọc thông cao (HPF banks), giúp tiết kiệm hơn $40%$ diện tích cổng logic trên phần cứng và duy trì độ chính xác hiệu chỉnh ngay cả khi tín hiệu vào nằm ở vùng tần số thấp sát mức DC ($< 0.1 f_s$).

+-----------------------------------------------------------------------------------------+
|                           METHODOLOGICAL COMPARISON MATRIX                              |
+-----------------------+---------------------+--------------------+----------------------+
| Tiêu chí kỹ thuật     | Matsuno et al. [73] | Tseng et al. [110] | Luận án này (2022)   |
+-----------------------+---------------------+--------------------+----------------------+
| Yêu cầu mạch Analog   | Cần mạch bơm Pseudo | Không              | Không (All-Digital)  |
| Yêu cầu bộ lọc bổ trợ | Không               | Cần tập bộ lọc HPF | Dùng 1 bộ lọc BDF duy nhất |
| Hiệu năng Zone 3 (SFDR)| 78.2 dB             | 75.5 dB            | 86.7 dB              |
| Độ phức tạp phần cứng | Trung bình          | Rất cao (nhiều HPF)| Thấp (<= 10% FPGA)   |
+-----------------------+---------------------+--------------------+----------------------+

3. Phát hiện bất ngờ nhất trong quá trình thực nghiệm là gì?

Phát hiện bất ngờ và có giá trị nhất là tính đối xứng ổn định của giải thuật ANC trên các băng tần Nyquist bậc cao (Băng 2, 3 và 4). Theo lý thuyết lấy mẫu sub-sampling, các thành phần méo thời gian tại các vùng tần số cao thường bị khuếch đại mạnh theo tỷ lệ $\omega_{in} \cdot \Delta t$, làm tăng nguy cơ phân kỳ của giải thuật thích nghi. Tuy nhiên, khi kết hợp với bộ lọc đạo hàm thông dải BDF có đáp ứng tần số tỷ lệ thuận với tần số góc, tín hiệu sai số tham chiếu tự động được chuẩn hóa biên độ, giúp tốc độ hội tụ của hệ số $c_t$ ở băng Nyquist 3 ($f_{in} = 1.45 f_s$) nhanh tương đương như ở băng Nyquist 1 ($f_{in} = 0.45 f_s$) với số chu kỳ hội tụ đều đạt mức $< 2^{15}$ mẫu.

4. Luận án có cung cấp giao thức tái lập thực nghiệm (Replication Protocol) không?

Có. Luận án cung cấp chi tiết toàn bộ cơ sở toán học, hệ số hàm truyền đạt của bộ lọc BDF, thuật toán phân nhóm tín hiệu trong mã nguồn mô phỏng sim_log (được đính kèm trong Phụ lục B của luận án), cùng bảng thông số độ dài từ mã tối ưu (Bảng 3.1 - 3.16). Thiết lập phần cứng được quy định rõ ràng trên dòng chip Xilinx Kintex-7 (XC7K325T) và phần mềm tổng hợp vi mạch Cadence Genus 162 với thư viện chuẩn XFab SOI CMOS 180nm, cho phép tái lập chính xác các kết quả đo kiểm phổ tần SNDR/SFDR.

5. Kế hoạch nghiên cứu 10 năm tới được phác thảo như thế nào?

Kế hoạch nghiên cứu dài hạn tập trung vào 3 trọng tâm:

  1. Nâng cấp bộ hiệu chỉnh thích nghi lên kiến trúc đa kênh quy mô lớn ($M = 32 \to 128$ kênh) với tần số lấy mẫu đạt mức $40 - 100\text{ GS/s}$ phục vụ mạng vô tuyến terahertz (THz) 6G.
  2. Ứng dụng các thuật toán học máy trọng số lượng tử hóa thấp (TinyML) chạy song song trên nền phần cứng để tự động bù trừ các phi tuyến động học nhiệt độ bậc cao theo thời gian thực.
  3. Tích hợp trực tiếp công nghệ FFC nhóm tín hiệu vào các trình biên dịch phần cứng tự động cấp cao (High-Level Synthesis - HLS) để thương mại hóa thành các công cụ EDA tiêu chuẩn.

Kết luận

Luận án tiến sĩ của tác giả đã giải quyết xuất sắc các bài toán then chốt trong thiết kế và hiện thực hóa phần cứng các bộ xử lý tín hiệu cho khối thu băng rộng:

  1. Đề xuất giải pháp hiệu chỉnh đồng thời lệch Gain và Timing bằng nguyên lý ANC: Xây dựng thành công cấu trúc lọc thích nghi số hoàn toàn chạy nền, triệt tiêu triệt để các hài méo trên cả 4 băng tần Nyquist mà không làm tổn hại dải thông tín hiệu.
  2. Đạt các chỉ số hiệu năng kỹ thuật đột phá: Nâng cao số bit hiệu dụng của hệ thống TI-ADC lên $\text{ENOB} \approx 10\text{ bit}$ (từ độ phân giải lý tưởng 11-bit), thông số $\text{SNDR} \ge 60\text{ dB}$, $\text{SFDR} \ge 85\text{ dB}$ ở tần số lấy mẫu danh định $f_s \ge 2.7\text{ GHz}$.
  3. Phát triển phương pháp luận FFC nhóm tín hiệu tối ưu: Rút ngắn thời gian thực thi quá trình chuyển đổi dấu phẩy tĩnh xuống chỉ còn $1/3$ so với phương pháp truyền thống, giải quyết triệt để rào cản độ phức tạp trong tối ưu hóa độ dài từ mã cho các hệ thống DSP có hồi tiếp phức tạp.
  4. Hiện thực hóa và tối ưu phần cứng xuất sắc: Triển khai thành công thiết kế trên FPGA Xilinx Kintex-7 với mức tiêu hao tài nguyên logic cực thấp ($\le 10%$), đồng thời tổng hợp vi mạch thành công trên tiến trình CMOS 180nm.
  5. Đóng góp vào chuẩn không dây IEEE 802.11ax: Thiết kế tối ưu kiến trúc FFT đa phương thức MDC-SDF, mang lại sự tiết kiệm vượt bậc về diện tích vi mạch và năng lượng tiêu thụ cho các thiết bị truyền thông thế hệ mới.
  6. Mở ra các hướng nghiên cứu chuyển tiếp: Đặt nền móng vững chắc cho việc phát triển các bộ thu trực tiếp RF tốc độ siêu cao phục vụ đắc lực cho hạ tầng viễn thông 5G/6G, vô tuyến định nghĩa bằng phần mềm và công nghiệp bán dẫn vi mạch quốc gia.