MỞ ĐẦU 1. Tính cấp thiết của luận án Trong các bộ thu phát tiên tiến sử dụng kỹ thuật vô tuyến định nghĩa bằng phần mềm (Software Defined Radio), các khối chức năng như bộ trộn tần, bộ điều chế/giải điều chế cao tần được số hóa và triển khai bằng các bộ xử lý tín hiệu số, các vi mạch số chuyên dụng hoặc bằng FPGA. Điều này cho phép các giải pháp thu phát trở nên mềm dẻo, dễ dàng đáp ứng các cấu hình phức tạp trong các tiêu chuẩn truyền thông hiện đại tốc độ cao như 4G, 5G, WLAN 802.11ac, ax, ah,. Hai vấn đề quan trọng của việc số hóa các bộ thu phát đó là: - Tối ưu hóa tốc độ của bộ chuyển đổi tương tự số gần ăng-ten ngay sau bộ khuếch đại tạp âm thấp để biến đổi tín hiệu cao tần tương tự thành tín hiệu số trước khi xử lý.
- Triển khai hiệu quả về mặt tốc độ và tài nguyên phần cứng các thuật toán xử lý tín hiệu số. Với vấn đề thứ nhất: theo định lý Nyquist, các bộ chuyển đổi tương tự số (ADC) cần hoạt động ở tần số lấy mẫu ít nhất là gấp đôi tần số cao nhất của tín hiệu tương tự (tần số lấy mẫu fs = 2fc ). Sử dụng một ADC đáp ứng được tín hiệu vào tần số cao tiêu thụ năng lượng lớn như trình bày trong [22, 35, 47]. Giải pháp là sử dụng các bộ ADC xen kẽ thời gian (Time-Interleaved ADC – TI-ADC).
Bộ TI-ADC gồm M bộ ADC thành phần (sub-ADC), các bộ sub- fs 2π ADC hoạt động ở tần số và lần lượt lệch pha nhau một góc là. Cụ thể, M M các sub-ADC hoạt động ở tần số thấp hơn, lần lượt lấy mẫu tín hiệu tương tự cách nhau một khoảng thời gian là Ts [114]. Các mẫu của các ADC thành phần được ghép với nhau để tạo ra tín hiệu số tại đầu ra tương đương như bộ ADC được lấy mẫu tại tần số fs. Giải pháp TI-ADC cho phép tạo ra các bộ biến đổi 2 tương tự số tốc độ cao (tần số lấy mẫu tới hàng GHz), tiết kiệm năng lượng [87].
Kỹ thuật lấy mẫu xen kẽ thời gian là giải pháp tối ưu để cân bằng tốc độ và công suất tiêu thụ. Tuy nhiên vấn đề lớn trong các bộ TI-ADC là sự sai lệch (về hệ số khuếch đại- gain, độ lệch offset - DC offset, sai lệch thời gian lấy mẫu- timing skew và băng thông - bandwidth) do các dung sai trong quy trình chế tạo, sự thay đổi điện áp cung cấp và nhiệt độ. Các sai lệch giữa các kênh ADC tạo ra các tín hiệu lỗi xuất hiện tại phổ tần đầu ra và giảm đáng kể hiệu năng của TI-ADC. Độ lệch offset sẽ gây ra các hài nhiễu chỉ phụ thuộc vào số bộ ADC thành phần và tần số lấy mẫu của TI-ADC.
Còn các sai lệch thời gian lấy mẫu, hệ số khuếch đại và băng thông gây ra các hài nhiễu còn phụ thuộc cả vào tần số đầu vào [7, 58, 111]. Thuật toán hiệu chỉnh sai lệch của các sub-ADC trong TI-ADC là thách thức đối với tín hiệu đầu vào băng thông rộng (hoặc máy thu mã hóa trực tiếp RF băng rộng) [7]. Đã có những nghiên cứu sử dụng kỹ thuật hiệu chỉnh tín hiệu hỗn hợp (mixed- signal) và/hoặc tương tự (analog) [101, 123] để hiệu chỉnh các sai lệch trong TI- ADC một cách có hiệu quả. Tuy nhiên các kỹ thuật như vậy cần sử dụng thêm một mạch tương tự, đòi hỏi thời gian thiết kế dài hơn.
Gần đây, để đạt được tính linh hoạt và khả năng cấu hình lại của thiết kế máy thu lấy mẫu trực tiếp, thuật toán hiệu chỉnh hoàn toàn trên miền số đối với sai lệch hệ số khuếch đại, thời gian lấy mẫu là một giải pháp hứa hẹn vì chúng khắc phục được các vấn đề của thuật toán hiệu chỉnh tương tự và thuật toán hiệu chỉnh hỗn hợp như trong [65, 73, 109]. Thuật toán hiệu chỉnh số có thể được phát triển, thiết kế với thời gian ngắn hơn, tận dụng các lợi thế của việc thu nhỏ kích thước linh kiện bằng công nghệ CMOS và dễ dàng thiết kế hơn cho thế hệ công nghệ tiếp theo. Nhiều nghiên cứu tập trung chính vào thuật toán hiệu chỉnh lệch offset và hệ số khuếch đại như trong [11, 51] và sai lệch thời gian lấy mẫu như trong [61, 64]. Một vài nghiên cứu về kỹ thuật hiệu chỉnh đồng thời cả lệch hệ số khuếch đại và thời gian lấy mẫu đã được đề xuất sử dụng tập bộ lọc thông cao (High Pass 3 Filter- HPF) như trong [110], sử dụng bộ tạo tín hiệu Pseudo như trong [73] hoặc sử dụng ma trận Hadamard kết hợp với tính tương quan chéo để tái cấu trúc tín hiệu sai số như [104] hoặc sử dụng tập bộ lọc FIR xấp xỉ bậc một để hiệu chỉnh các tín hiệu được lấy mẫu [43].
Tuy nhiên một số trong các kỹ thuật hiệu chỉnh này phải sử dụng thêm tập bộ lọc HPF [110], hay mạch tạo tín hiệu Pseudo [73] làm tăng chi phí tài nguyên phần cứng khi triển khai hoặc tăng độ phức tạp do tính toán tương quan chéo [104]. Để khắc phục thêm nữa các giới hạn của TI-ADC, lệch hệ số khuếch đại và lệch thời gian lấy mẫu cần phải được giải quyết cùng nhau. Ý tưởng chính là xây dựng một cấu trúc hiệu chỉnh dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu mà không cần đến tập bộ lọc HPF cũng như không cần tái cấu trúc lại tín hiệu sai số thông qua phép tính tương quan chéo. Với vấn đề thứ hai: các thuật toán xử lý tín hiệu số thường được phát triển và mô phỏng kiểm chứng bằng máy tính đa dụng và biểu diễn tín hiệu dưới định dạng dấu phẩy động.
Tuy nhiên việc triển khai các thuật toán này trên thiết bị sẽ đòi hỏi các bộ xử lý số định dạng dấu phẩy động phức tạp, tiêu thụ năng lượng lớn [56]. Để có thể tối ưu tài nguyên phần cứng và mức độ tiêu thụ năng lượng của các hệ thống xử lý tín hiệu số, người ta thường biến đổi định dạng dấu phẩy động của các thuật toán xử lý tín hiệu số thành định dạng dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC). Những năm qua kỹ thuật thực hiện FFC cho các thuật toán xử lý số phổ biến là các kỹ thuật dựa trên mô phỏng hoặc các kỹ thuật dựa trên ngôn ngữ ANSI C, System C. Phương pháp dựa trên mô phỏng trong [5] đã đưa ra áp dụng Matlab kết hợp với công cụ Accelerate FPGA [4] để chuyển đổi dấu phẩy động thành dấu phẩy tĩnh và thực thi trên phần cứng.
Bằng công cụ này, mã nguồn mô tả phần cứng (Hardware Description Languages - HDL) có thể tạo ra tự động từ thuật toán DSP xây dựng trên Matlab. Đối với các kỹ thuật dựa trên ngôn ngữ, phương pháp chuyển đổi dấu phẩy tĩnh dựa trên ngôn ngữ System C cho hệ thống xử lý số VLSI đã được đề xuất trong [97]. Trong [98], tác giả 4 cũng đưa ra công cụ tự động quá trình FFC cho cùng các hệ thống và biểu diễn tối ưu dạng dấu phẩy tĩnh, tránh tràn dữ liệu. Thêm vào đó, đã có nghiên cứu tăng tốc độ thực hiện FFC dựa trên thuật toán EO (evolutionary optimise) có số lượng biến được giảm nhằm giảm thời gian tối ưu độ dài từ như trong nghiên cứu [90].
Tuy nhiên những kỹ thuật này chưa đề cập tới các hệ thống phức tạp có hồi tiếp như hệ thống hiệu chỉnh sai lệch của TI-ADC và thời gian thực hiện chuyển đổi kéo dài do số lượng các khối trong hệ thống lớn. Tại thời điểm bắt đầu luận án này, đã có một số nghiên cứu liên quan đến hiệu chỉnh lệch hệ số khuếch đại, lệch thời gian lấy mẫu dựa trên tập bộ lọc HPF hoặc dựa vào tín hiệu ngẫu nhiên Pseudo. Tuy nhiên các nghiên cứu này chưa tối ưu về chi phí phần cứng do tốn tài nguyên cho việc xây dựng tập bộ lọc và xây dựng tập tín hiệu Pseudo. Để tích hợp các thiết kế thuật toán hiệu chỉnh vào lõi ADC, thuật toán hiệu chỉnh sai lệch cần phải được triển khai trên phần cứng (nền tảng FPGA) và thiết kế tổng hợp ASIC phải được thực hiện để đánh giá công suất tiêu thụ và diện tích thiết kế.
Rõ ràng việc ứng dụng thuật toán hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu với số lượng các sub-ADC tùy ý của TI-ADC và thực hiện trên phần cứng là những thách thức trong lĩnh vực này. Luận án tập trung vào nghiên cứu đề xuất giải pháp hiệu chỉnh sai lệch của TI-ADC bằng các kỹ thuật xử lý tín hiệu số. Để triển khai giải pháp hiệu chỉnh được đề xuất bằng phần cứng một cách tối ưu, việc nghiên cứu và phát triển giải pháp chuyển đổi dấu phẩy động sang dấu phẩy tĩnh cũng là rất cần thiết. Có thể thấy, Luận án đã tập trung vào hai vấn đề quan trọng trong thiết kế, triển khai thuật toán xử lý tín hiệu số nói chung và bộ thu phát tốc độ cao nói riêng.
Những vấn đề còn tồn tại Các phân tích trong vấn đề phát triển giải pháp thiết kế, triển khai phần cứng cho các thuật toán xử lý tín hiệu số chỉ ra các tồn tại cụ thể như sau: • Với các thiết kế TI-ADC trong các thiết bị băng rộng, cần phải hiệu chỉnh các sai lệch như lệch offset, hệ số khuếch đại, thời gian lấy mẫu và băng thông nhằm cải thiện hiệu năng của TI-ADC, đồng thời đảm bảo tối ưu tài nguyên phần cứng khi triển khai, diện tích mạch và công suất tiêu thụ nhỏ. • Với người thiết kế, cần chọn giải thuật FFC tối ưu đảm bảo tối ưu được độ dài từ nhằm giảm chi phí tài nguyên phần cứng, giảm mức tiêu thụ năng lượng và đạt tần số tối đa có thể. Đồng thời quá trình chuyển đổi FFC cần đảm bảo thời gian thực hiện nhanh và áp dụng được với các hệ thống xử lý tín hiệu số (DSP) nói chung cũng như các hệ thống DSP có hồi tiếp. Mục tiêu nghiên cứu Xuất phát từ những phân tích ở trên, luận án thực hiện các mục tiêu chính sau đây: • Đề xuất và thực hiện phương pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu của TI-ADC sử dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC).
• Đề xuất và thực hiện cải tiến chuyển đổi dữ liệu dạng dấu phẩy động sang dữ liệu dạng dấu phẩy tĩnh (FFC) dựa trên cơ sở thực hiện nhóm tín hiệu cho các thuật toán DSP để có thể triển khai trên phần cứng FPGA, ASIC.