Đồ Án Tốt Nghiệp: Kiểm Thử 5 Giai Đoạn Pipeline RISC-V RV32I Trên Nền Tảng UVM

• Tác giả: Trần Văn Du
• Người hướng dẫn: Phạm Văn Khoa, PhD.
• Trường học: Ho Chi Minh City University of Technology and Education
• Chuyên ngành: Computer Engineering
• Đề tài: Verification for 5-stage pipelined RISC-V RV32I using UVM-based platform
• Loại tài liệu: Graduation thesis
• Năm xuất bản: 2024
• Địa điểm: Ho Chi Minh City

• ACKNOWLEDGEMENTS
• 1. CHAPTER 1: INTRODUCTION
• 1.1. Introduction
• 1.2. Objective
• 1.3. Limitation
• 1.4. Research method
• 1.5. Object and the scope of the study
• 1.6. Outline
• 2. CHAPTER 2: LITERATURE REVIEW
• 2.1. RISC-V Introduction
• 2.2. RISC-V 32 Instruction Set Architecture
• LIST OF FIGURES
• LIST OF TABLE
• LIST OF ABBREVIATION
• 3. CHAPTER 3: SYSTEM DESIGN
• 4. CHAPTER 4: RESULTS AND EVALUATION
• 5. CHAPTER 5: CONCLUSIONS AND FUTURE WORK

I. Giới thiệu

Đồ án tốt nghiệp này tập trung vào việc kiểm thử phần mềm cho kiến trúc Pipeline RISC-V RV32I sử dụng nền tảng UVM. RISC-V là một kiến trúc tập lệnh mở, được thiết kế để đơn giản và linh hoạt, phù hợp cho các ứng dụng từ thiết bị nhúng đến hệ thống hiệu năng cao. RV32I là phiên bản cơ bản của RISC-V, hỗ trợ các lệnh cơ bản như số học, logic, và điều khiển luồng. UVM (Universal Verification Methodology) là phương pháp kiểm thử tự động tiêu chuẩn trong ngành, giúp tăng hiệu quả và độ tin cậy của quá trình kiểm thử.

1.1 Mục tiêu

Mục tiêu của đồ án là xây dựng môi trường kiểm thử tự động cho Pipeline RISC-V RV32I sử dụng UVM. Điều này bao gồm việc thiết kế testbench, tạo các testcase, và chạy mô phỏng để kiểm tra tính chính xác của thiết kế RTL. Đồ án cũng nhằm mục đích đánh giá hiệu quả của UVM trong việc kiểm thử các hệ thống nhúng phức tạp.

1.2 Phạm vi

Đồ án tập trung vào RV32I, không bao gồm các tập lệnh mở rộng như RV32M, RV32A, RV32F, và RV32D. Việc sử dụng các công cụ EDA mã nguồn mở cũng là một hạn chế, vì không phải tất cả các tính năng của UVM đều được hỗ trợ đầy đủ.

II. Tổng quan về RISC V và UVM

RISC-V là kiến trúc tập lệnh mở, được thiết kế để đơn giản và hiệu quả. RV32I là phiên bản cơ bản, hỗ trợ các lệnh số học, logic, và điều khiển luồng. UVM là phương pháp kiểm thử tự động tiêu chuẩn, giúp tăng hiệu quả và độ tin cậy của quá trình kiểm thử. UVM bao gồm các thành phần như testbench, driver, monitor, và scoreboard, giúp kiểm tra tính chính xác của thiết kế RTL.

2.1 Kiến trúc RISC V

RISC-V là kiến trúc tập lệnh mở, được thiết kế để đơn giản và hiệu quả. RV32I là phiên bản cơ bản, hỗ trợ các lệnh số học, logic, và điều khiển luồng. Các lệnh được phân loại thành các loại như R-type, I-type, S-type, SB-type, U-type, và UJ-type, mỗi loại có định dạng mã hóa riêng.

2.2 Phương pháp UVM

UVM là phương pháp kiểm thử tự động tiêu chuẩn, giúp tăng hiệu quả và độ tin cậy của quá trình kiểm thử. UVM bao gồm các thành phần như testbench, driver, monitor, và scoreboard, giúp kiểm tra tính chính xác của thiết kế RTL. UVM cũng hỗ trợ việc tạo các testcase tự động và phân tích kết quả mô phỏng.

III. Thiết kế hệ thống

Hệ thống được thiết kế bao gồm Pipeline RISC-V RV32I và UVM testbench. Pipeline được chia thành 5 giai đoạn: Fetch, Decode, Execute, Memory, và Writeback. UVM testbench được thiết kế để kiểm tra tính chính xác của từng giai đoạn trong Pipeline. Các thành phần chính của UVM testbench bao gồm driver, monitor, scoreboard, và sequence generator.

3.1 Thiết kế Pipeline

Pipeline RISC-V RV32I được chia thành 5 giai đoạn: Fetch, Decode, Execute, Memory, và Writeback. Mỗi giai đoạn được thiết kế để thực hiện một nhiệm vụ cụ thể, giúp tăng hiệu suất của bộ xử lý. Các giai đoạn được kết nối với nhau thông qua các thanh ghi, đảm bảo dữ liệu được truyền một cách chính xác.

3.2 Thiết kế UVM Testbench

UVM testbench được thiết kế để kiểm tra tính chính xác của từng giai đoạn trong Pipeline. Các thành phần chính của UVM testbench bao gồm driver, monitor, scoreboard, và sequence generator. Driver đóng vai trò tạo các tín hiệu đầu vào, monitor thu thập dữ liệu đầu ra, scoreboard so sánh kết quả với mô hình tham chiếu, và sequence generator tạo các testcase tự động.

IV. Kết quả và đánh giá

Kết quả mô phỏng cho thấy UVM testbench có khả năng phát hiện các lỗi trong thiết kế Pipeline RISC-V RV32I. Các testcase được tạo tự động giúp kiểm tra tính chính xác của từng giai đoạn trong Pipeline. Tuy nhiên, việc sử dụng các công cụ EDA mã nguồn mở cũng là một hạn chế, vì không phải tất cả các tính năng của UVM đều được hỗ trợ đầy đủ.

4.1 Kết quả mô phỏng

Kết quả mô phỏng cho thấy UVM testbench có khả năng phát hiện các lỗi trong thiết kế Pipeline RISC-V RV32I. Các testcase được tạo tự động giúp kiểm tra tính chính xác của từng giai đoạn trong Pipeline. Các lỗi được phát hiện bao gồm lỗi logic, lỗi dữ liệu, và lỗi điều khiển luồng.

4.2 Đánh giá hiệu quả

UVM testbench đã chứng minh hiệu quả trong việc kiểm thử Pipeline RISC-V RV32I. Tuy nhiên, việc sử dụng các công cụ EDA mã nguồn mở cũng là một hạn chế, vì không phải tất cả các tính năng của UVM đều được hỗ trợ đầy đủ. Điều này có thể ảnh hưởng đến tính linh hoạt và hiệu quả của quá trình kiểm thử.

V. Kết luận và hướng phát triển

Đồ án đã thành công trong việc xây dựng UVM testbench để kiểm thử Pipeline RISC-V RV32I. Kết quả cho thấy UVM là phương pháp hiệu quả để kiểm thử các hệ thống nhúng phức tạp. Hướng phát triển trong tương lai bao gồm mở rộng kiểm thử cho các tập lệnh mở rộng của RISC-V và tích hợp các công cụ EDA chuyên nghiệp để tăng hiệu quả kiểm thử.

5.1 Kết luận

Đồ án đã thành công trong việc xây dựng UVM testbench để kiểm thử Pipeline RISC-V RV32I. Kết quả cho thấy UVM là phương pháp hiệu quả để kiểm thử các hệ thống nhúng phức tạp. Đồ án cũng đã cung cấp một cái nhìn tổng quan về quy trình thiết kế, kiểm thử, và đánh giá một bộ xử lý hiện đại.

5.2 Hướng phát triển

Hướng phát triển trong tương lai bao gồm mở rộng kiểm thử cho các tập lệnh mở rộng của RISC-V như RV32M, RV32A, RV32F, và RV32D. Việc tích hợp các công cụ EDA chuyên nghiệp cũng sẽ giúp tăng hiệu quả và tính linh hoạt của quá trình kiểm thử.