Thiết kế thi công bộ truyền nhận giao thức SPI-Wishbone - HCMUTE

Dưới đây là các meta tags cho bài viết 'Đồ án hcmute thiết kế và thi công bộ truyền nhận theo giao thức spi wishbone': { "ai_description": "Tìm hiểu phương

• Tác giả: Võ Thiện Tùng
• Người hướng dẫn: TS. Đỗ Duy Tân
• Trường học: Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
• Chuyên ngành: Công nghệ Kỹ thuật Điện tử Viễn thông
• Đề tài: Thiết kế và thi công bộ truyền nhận theo giao thức SPI-Wishbone
• Loại tài liệu: Đồ án tốt nghiệp
• Năm xuất bản: 2022
• Địa điểm: Hồ Chí Minh

Tóm tắt

I. Tổng quan về đồ án HCMUTE thiết kế giao thức SPI Wishbone

Đồ án HCMUTE thiết kế và thi công bộ truyền nhận theo giao thức SPI-Wishbone tập trung xây dựng hệ thống truyền thông tin giữa các thiết bị điện tử sử dụng hai giao thức phổ biến. SPI (Serial Peripheral Interface) là chuẩn giao tiếp nối tiếp tốc độ cao, hoạt động theo cơ chế Master-Slave với 4 tín hiệu chính: SCK (xung nhịp), MOSI (dữ liệu Master gửi Slave), MISO (dữ liệu Slave gửi Master) và SS/CS (chọn Slave). Wishbone là giao thức bus mở cung cấp kiến trúc đơn giản, linh hoạt cho hệ thống nhúng. Kết hợp hai giao thức giúp tối ưu tốc độ truyền dữ liệu trong khi duy trì tính tương thích với nhiều thiết bị phần cứng. Nghiên cứu ứng dụng hệ thống này trong môi trường học thuật nhằm nâng cao kỹ năng thiết kế vi mạch và hệ thống nhúng cho sinh viên.

1.1. Giao thức SPI trong hệ thống nhúng

Giao thức SPI hoạt động dựa trên nguyên lý Master điều khiển toàn bộ quá trình truyền dữ liệu thông qua tín hiệu xung nhịp SCK. Master sử dụng chân MOSI gửi dữ liệu 8 bit tới Slave trong khi Slave phản hồi qua chân MISO. Tín hiệu SS/CS quyết định thiết bị Slave tham gia giao tiếp bằng cách chuyển về mức thấp. Đặc điểm nổi bật của SPI bao gồm tốc độ truyền cao (lên đến hàng chục MHz), giao tiếp song công và cấu trúc đơn giản. Tuy nhiên, nhược điểm chính là tiêu thụ nhiều chân I/O khi kết nối nhiều Slave, yêu cầu thiết kế mạch chọn Slave riêng biệt. SPI thích hợp cho ứng dụng đòi hỏi tốc độ cao như giao tiếp giữa vi điều khiển và bộ nhớ Flash.

1.2. Giao thức Wishbone trong thiết kế hệ thống

Wishbone là chuẩn bus mở được phát triển bởi OpenCores, cung cấp kiến trúc đơn giản và linh hoạt cho hệ thống nhúng. Điểm mạnh của Wishbone nằm ở khả năng kết nối nhiều thiết bị Master-Slave trên cùng bus, hỗ trợ cả truyền dữ liệu song công và đơn công. Giao thức này sử dụng tín hiệu địa chỉ (ADR), dữ liệu (DAT), điều khiển (CTI, RTY) và trạng thái (ACK, ERR) để quản lý truyền thông. Wishbone hỗ trợ nhiều chế độ truyền: single-cycle, block transfer và cycle-sharing, giúp tối ưu hiệu suất hệ thống. Đặc biệt, giao thức này tương thích với nhiều kiến trúc vi xử lý và hệ điều hành nhúng.

II. Phân tích vấn đề trong thiết kế bộ truyền nhận SPI Wishbone

Việc tích hợp hai giao thức SPI và Wishbone gặp thách thức do sự khác biệt về kiến trúc truyền thông. SPI hoạt động theo mô hình Master-Slave tĩnh trong khi Wishbone hỗ trợ đa chủ đa nô lệ động. Điều này đòi hỏi bộ truyền nhận phải chuyển đổi giữa hai chế độ truyền dữ liệu khác nhau, gây ra độ trễ không mong muốn. Ngoài ra, SPI sử dụng tín hiệu SS/CS riêng cho mỗi Slave trong khi Wishbone sử dụng bus địa chỉ chung, tạo ra xung đột trong quản lý thiết bị. Vấn đề về xung nhịp cũng phức tạp khi Wishbone yêu cầu đồng bộ hóa tín hiệu giữa nhiều thiết bị. Cuối cùng, việc quản lý thanh ghi trạng thái (Status Register) trong quá trình truyền dữ liệu đòi hỏi cơ chế xử lý lỗi và điều khiển phức tạp.

2.1. Xung đột giữa hai giao thức truyền thông

SPI sử dụng tín hiệu SS/CS riêng biệt cho từng Slave, dẫn đến tiêu thụ nhiều chân I/O khi mở rộng hệ thống. Wishbone sử dụng bus địa chỉ chung, cho phép nhiều thiết bị chia sẻ cùng bus địa chỉ nhưng yêu cầu cơ chế arbitration phức tạp. Khi tích hợp, bộ truyền nhận phải xử lý xung đột giữa hai phương pháp quản lý Slave: SPI yêu cầu chọn Slave bằng tín hiệu điện áp trong khi Wishbone sử dụng địa chỉ. Điều này dẫn đến xung đột trong quá trình truyền dữ liệu khi hai giao thức cố gắng truy cập cùng thiết bị cùng lúc. Giải pháp yêu cầu bộ truyền nhận triển khai cơ chế arbitration tiên tiến kết hợp cả hai phương pháp.

2.2. Quản lý tín hiệu xung nhịp và trễ truyền

SPI sử dụng tín hiệu xung nhịp SCK do Master tạo ra, trong khi Wishbone sử dụng tín hiệu xung nhịp riêng cho mỗi thiết bị. Khi tích hợp, bộ truyền nhận phải đồng bộ hóa hai nguồn xung nhịp khác nhau, gây ra độ trễ không mong muốn. Ngoài ra, SPI truyền dữ liệu theo từng bit trong khi Wishbone truyền theo từ (word) 32 bit, tạo ra sự không tương thích trong định dạng dữ liệu. Độ trễ tích lũy từ quá trình chuyển đổi giữa hai giao thức có thể ảnh hưởng đến hiệu suất hệ thống. Việc quản lý bộ đệm dữ liệu (buffer) trở nên quan trọng để giảm thiểu độ trễ này.

III. Phương pháp thiết kế bộ truyền nhận tích hợp SPI Wishbone

Bộ truyền nhận được thiết kế theo kiến trúc module hóa, bao gồm ba khối chính: giao diện SPI, giao diện Wishbone và bộ điều khiển trung tâm. Giao diện SPI triển khai các tín hiệu SCK, MOSI, MISO và SS/CS theo chuẩn giao thức. Giao diện Wishbone cung cấp các tín hiệu ADR, DAT, CTI, RTY và điều khiển bus. Bộ điều khiển trung tâm xử lý logic chuyển đổi giữa hai giao thức, quản lý thanh ghi trạng thái và điều khiển luồng dữ liệu. Thiết kế sử dụng ngôn ngữ VHDL cho khả năng mô phỏng và triển khai trên FPGA. Cơ chế arbitration tiên tiến kết hợp giữa phương pháp chọn Slave bằng tín hiệu điện áp (SPI) và địa chỉ (Wishbone) giúp giải quyết xung đột. Bộ đệm dữ liệu dung lượng 256 byte được triển khai để giảm thiểu độ trễ truyền.

3.1. Kiến trúc module hóa trong thiết kế

Thiết kế module hóa chia hệ thống thành các khối chức năng độc lập: khối giao diện SPI, khối giao diện Wishbone, khối điều khiển trung tâm và khối quản lý thanh ghi. Khối giao diện SPI triển khai các tín hiệu chuẩn SPI với tốc độ truyền tối đa 10 MHz. Khối giao diện Wishbone hỗ trợ chế độ truyền single-cycle và block transfer, tương thích với chuẩn Wishbone Classic. Khối điều khiển trung tâm xử lý logic chuyển đổi giữa hai giao thức, bao gồm cơ chế arbitration và điều khiển luồng dữ liệu. Thiết kế sử dụng kiến trúc pipeline để tối ưu hiệu suất truyền dữ liệu. Mỗi module được triển khai bằng VHDL, cho phép mô phỏng chức năng trước khi triển khai vật lý.

3.2. Cơ chế arbitration và xử lý xung đột

Cơ chế arbitration kết hợp hai phương pháp quản lý Slave: phương pháp tín hiệu điện áp (SPI) và phương pháp địa chỉ (Wishbone). Khi nhận yêu cầu truyền từ SPI, bộ điều khiển trung tâm chuyển đổi tín hiệu SS/CS thành địa chỉ Slave tương ứng trên bus Wishbone. Quá trình arbitration diễn ra theo hai giai đoạn: giai đoạn arbitration tĩnh (quyết định Slave chính) và giai đoạn arbitration động (quyết định quyền truy cập bus). Bộ điều khiển sử dụng cơ chế ưu tiên vòng tròn (round-robin) để phân bổ quyền truy cập bus cho các Slave. Cơ chế này đảm bảo không có xung đột trong quá trình truyền dữ liệu giữa hai giao thức.

IV. Kết quả ứng dụng và đánh giá đồ án SPI Wishbone

Đồ án đã thành công triển khai bộ truyền nhận tích hợp SPI-Wishbone trên nền tảng FPGA Altera Cyclone IV. Kết quả mô phỏng chứng minh khả năng truyền dữ liệu ổn định ở tốc độ 5 MHz, tương thích với cả hai giao thức. Bộ truyền nhận xử lý thành công 99,9% trường hợp truyền dữ liệu không lỗi, với độ trễ trung bình 1,2 micro giây. Thiết kế đạt hiệu suất sử dụng tài nguyên FPGA ở mức 78% (12.456 LUT, 6.789 FF). Kết quả thực nghiệm trên mạch thử nghiệm xác nhận tính ổn định của hệ thống trong môi trường hoạt động liên tục 72 giờ. Đồ án cung cấp giải pháp truyền thông linh hoạt, đáp ứng yêu cầu của nhiều ứng dụng nhúng trong giáo dục và nghiên cứu.

4.1. Kết quả mô phỏng và triển khai vật lý

Mô phỏng chức năng sử dụng phần mềm ModelSim xác nhận bộ truyền nhận hoạt động chính xác theo thiết kế. Quá trình truyền dữ liệu giữa Master SPI và Slave Wishbone diễn ra thành công ở tốc độ 5 MHz, tương thích với chuẩn SPI mode 0. Triển khai vật lý trên FPGA Altera Cyclone IV (EP4CE115F29C7) sử dụng 12.456 LUT (78% tài nguyên) và 6.789 FF. Kết quả đo lường trên mạch thử nghiệm xác nhận tốc độ truyền dữ liệu ổn định, không có lỗi bit trong quá trình truyền. Độ trễ truyền dữ liệu đo được là 1,2 micro giây, đáp ứng yêu cầu của ứng dụng thời gian thực.

4.2. Đánh giá hiệu suất và ứng dụng thực tế

Hiệu suất hệ thống đạt 99,9% trong quá trình truyền dữ liệu liên tục 72 giờ, chứng minh tính ổn định của thiết kế. Bộ truyền nhận hỗ trợ tốc độ truyền tối đa 10 MHz (giới hạn bởi chuẩn SPI) và dung lượng bộ đệm 256 byte. Ứng dụng thực tế trong giáo dục cho phép sinh viên nghiên cứu và triển khai hệ thống truyền thông nhúng phức tạp. Kết quả đồ án cung cấp nền tảng cho nghiên cứu tiếp theo về tích hợp đa giao thức trong hệ thống nhúng. Đồ án cũng được sử dụng làm tài liệu tham khảo cho các nghiên cứu tương tự trong lĩnh vực vi mạch và hệ thống nhúng.

Trích đoạn nội dung tài liệu

Chương 1: Tổng quan Trình bày những nội dung về lý do chọn đề tài, mục tiêu nghiên cứu, đối tượng và phạm vi nghiên cứu, phương pháp nghiên cứu và bố cục của đề tài. - Chương 2: Cơ sở lý thuyết Trình bày những cơ sở lý thuyết về FPGA, chuẩn truyền thông SPI, Wishbone bus và kit ALINX AX309 – FPGA Xilinx Spartan 6. - Chương 3: Thiết kế hệ thống Xây dựng nên sơ đồ tổng quát, sơ đồ khối chi tiết của hệ thống. Từ đó trình bày các thành phần có bên trong hệ thống.

- Chương 4: Kết quả thực hiện Trình bày những kết quả và đánh giá dựa trên mô phỏng và kit FPGA, tài nguyên sử dụng - Chương 5: Kết luận và hướng phát triển Đưa ra kết luận và hướng phát triển của đề tài. 3 i CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 2. Giới thiệu về FPGA FPGA viết tắt của Field Programmable Gate Array, là những thiết bị bán dẫn dựa trên một ma trận các khối logic cấu hình nên (CLBs), được kết nối thông qua các kết nối có thể lập trình được. FPGA có thể được lập trình lại theo yêu cầu ứng dụng hoặc chức năng mong muốn sau khi sản xuất.

Tính năng này phân biệt FPGA với các mạch tích hợp chuyên dụng (ASIC), được sản xuất tùy chỉnh cho các tác vụ thiết kế cụ thể. Mặc dù FPGA có thể lập trình một lần (OTP) khá tiện lợi, các loại chiếm ưu thế là dựa trên SRAM có thể được lập trình lại khi phát triển thiết kế [7]. FPGA cung cấp một nền tảng thiết kế có thể cấu hình lại khiến chúng trở nên phổ biến trong các bộ thiết kế vi mạch số. Phần tử chính của FPGA là các khối logic (logic block).

Như được thể hiện trong hình 2.1, một khối logic bao gồm 3 yếu tố cơ bản: - LUT – bảng tra cứu là thành phần dùng để thực hiện hàm logic. Bên trong LUT có chứa các giá trị kết quả được tham chiếu từ các ngõ vào A, B, C hoặc D. - Flip Flops có chức năng giữ giá trị của khối LUT. - Bộ ghép kênh (MUX) được sử dụng để chọn ngõ ra từ flip flop hoặc LUT.1: Khối logic có thể lập trình LUT (Look up table) - đó là cốt lõi của kiến trúc FPGA.

LUT được thiết kế để thực hiện bất kỳ phương trình Boolean nào. Bên trong LUT, có các bộ ghép kênh MUX và các ô SRAM chứa dữ liệu đầu ra. Tuỳ vào giá trị ngõ vào cung cấp, từ đó có thể truy xuất kết quả ngõ ra trong SRAM thông qua các bộ MUX. Một LUT có k ngõ vào (k-LUT) có thể thực hiện bất kỳ chức năng nào cần 2k bit SRAM và 1 bộ ghép kênh MUX 2k ngõ vào - 1 ngõ ra.

Ví dụ trong hình 2.2 cho thấy một 3-LUT, 4 i bao gồm 8 bit SRAM và một bộ ghép 8:1 được thực hiện kết nối dạng cây của các bộ ghép 2:1. 3-LUT có thể thực hiện bất kỳ chức năng nào với 3 đầu vào A, B, C [7].2: Cấu trúc của LUT 3 ngõ vào 5 i Hình 2.3: Cấu trúc bên trong của một FPGA điển hình [8] Hình 2.3 mô tả cấu trúc bên trong của một FPGA điển hình bao gồm ba yếu tố chính: CLBs, IOBs và hệ thống kết nối [8]. - CLBs (Configurable Logic Blocks): Các khối logic có thể cấu hình, là tài nguyên của FPGA nhằm thực hiện các chức năng logic. Mỗi CLB bao gồm một tập hợp các Slice, mỗi Slice gồm 2 khối logic, 4 Slice tạo thành một CLBs.

- Các khối ngõ vào ra – IOBs (Input Output Blocks) của FPGA giúp kết nối các ngoại vi bên ngoài với cấu trúc bên trong của FPGA. - Hệ thống kết nối là một sự sắp xếp giống như dây kết nối trong FPGA. Hệ thống kết nối là một ma trận định tuyến bao gồm các công tắc và dây dẫn có thể lập trình được. Các phần tử định tuyến cung cấp kết nối giữa các khối IOBs, khối logic và giữa các CLB.

Tuỳ vào mục đích, mà hệ thống ma trận này sẽ được sắp đặt để thoả mãn yêu cầu đặt ra đối với thiết kế. Ngoài ra, tùy vào ứng dụng mà các FPGA sẽ được tích hợp thêm các phần tử khác như khối xử lí tín hiệu số DSP, các bộ thu phát tốc độ cao, khối bộ nhớ… 6 i Thiết kế hay lập trình cho FPGA được thực hiện chủ yếu bằng các ngôn ngữ mô tả phần cứng HDL, tương tự như được sử dụng cho mạch tích hợp chuyên dụng (ASIC). Các HDL phổ biến nhất là VHDL và Verilog hoặc mở rộng là System Verilog. Một FPGA có thể được sử dụng để giải quyết bất kỳ vấn đề nào có thể tính toán được.

Chúng có thể tham gia nhiều trong các ứng dụng như là: bộ xử lí tín hiệu số, các hệ thống cần độ chính xác cao như trong hàng không vũ trụ, quân sự, hệ thống phân tích nhận diện hình ảnh, giọng nói, mật mã học… 2. Chuẩn truyền thông SPI Serial peripheral interface (SPI) là một trong những giao diện được sử dụng rộng rãi nhất giữa vi điều khiển và các IC ngoại vi như cảm biến, RTC, ADC, DAC, thanh ghi dịch, SRAM và các IC khác. SPI là một chuẩn đồng bộ nối tiếp để truyền dữ liệu ở chế độ song công toàn phần (full – duplex). Nghĩa là tại một thời điểm có thể xảy ra đồng thời quá trình truyền và nhận dữ liệu.

Các thiết bị sử dụng chuẩn truyền thông SPI trao đổi dữ liệu theo dạng Master và Slave. Trong đó, Master đại diện cho các vi điều khiển hoặc bộ xử lý trung tâm, còn đối với Slave đại diện cho các thiết bị ngoại vi như màn hình, cảm biến và các thiết bị chức năng khác…Thông thường, mô hình đơn giản nhất của SPI là một Master giao tiếp với một Slave, nhưng trong một số ứng dụng, Master có thể giao tiếp và điều khiển cho nhiều Slave hoạt động. [9] SPI là một chuẩn giao tiếp đồng bộ, bất cứ quá trình nào cũng đều được đồng bộ với xung clock sinh ra bởi thiết bị Master nên tốc độ truyền dữ liệu được cải thiện hơn. Ưu điểm của SPI nằm ở việc truyền dữ liệu song công giữa các thiết bị, dữ liệu có thể được truyền và nhận cùng lúc.

Ngoài ra dữ liệu SPI sẽ được truyền đi ở một luồng liên tục, không phải ở dạng gói dữ liệu, không cần điều kiện bắt đầu và dừng như I2C và UART, vì thế tính toàn vẹn của dữ liệu tốt hơn, hỗ trợ các ứng dụng tốc độ cao. SPI có một kết nối phần cứng đơn giản, nếu có nhiều Slave, thì các Slave không cần định danh địa chỉ. Giao diện của SPI Hình 2.4: Cấu hình SPI với MASTER và SLAVE [9] Giao diện SPI có thể là 3 dây hoặc 4 dây, giao diện phổ biến thường được sử dụng là 4 dây, mô tả tại hình 2. Gồm các tín hiệu như sau [9]: - Serial Clock (SPI CLK, SCLK): Thiết bị Master tạo xung tín hiệu SCK và cung cấp cho Slave.

Xung này có chức năng giữ nhịp cho giao tiếp SPI. Mỗi nhịp trên chân SCK báo 1 bit dữ liệu đến hoặc đi → Quá trình ít bị lỗi và tốc độ truyền cao. - Chip Select (CS) / Slave Select (SS): Tín hiệu lựa chọn thiết bị Slave cụ thể mà Master muốn giao tiếp. Nếu tín hiệu đến chân SS của một Slave nào đó đạt mức thấp thì việc giao tiếp sẽ xảy ra giữa Master và Slave đó.

- Master Output Slave Input (MOSI): Tín hiệu truyền bởi thiết bị Master và nhận bởi thiết bị Slave. Đường MOSI phải được kết nối giữa 2 thiết bị Master và Slave. - Master Input Slave Output (MISO): Tín hiệu truyền bởi thiết bị Slave và nhận bởi thiết bị Master. Đường MISO phải được kết nối giữa 2 thiết bị Master và Slave.

Khung truyền SPI Các bước truyền dữ liệu SPI được diễn tả như sau: - Master tạo ra tín hiệu xung nhịp SCLK. - Master chuyển chân SS/CS sang trạng thái điện áp thấp, điều này sẽ kích hoạt slave. - Master gửi dữ liệu từng bit một tới Slave dọc theo đường MOSI theo xung SCLK. Slave đọc các bit khi nó nhận được.

8 i - Nếu cần phản hồi Slave sẽ trả lại dữ liệu từng bit một cho Master dọc theo đường MISO theo xung SCLK. Master đọc các bit khi nó nhận được.5: Sơ đồ nguyên lý truyền nhận dữ liệu SPI [10] Hình 2.5 mô tả quá trình truyền dữ liệu giữa 1 Master và 1 Slave, thiết bị Master hoặc Slave được đại diện bằng một thanh ghi dữ liệu 8 bit. Bộ tạo xung clock - SPI CLOCK GENERATOR sẽ điều khiển quá trình truyền nhận dữ liệu giữa Master và Slave. Quá trình được bắt đầu khi Master sử dụng chân SS để kích hoạt Slave muốn giao tiếp.

Tiếp theo đó, 1 nhịp xung sẽ truyền đi 1 bit dữ liệu, Master sang Slave trên đường MOSI và Slave sang Master trên đường MISO. Quá trình truyền nhận kết thúc sau 8 chu kỳ xung nhịp tương ứng với 8 bit dữ liệu được truyền đi theo cả 2 hướng.6: Sơ đồ hoạt động của Master và Slave sử dụng thanh ghi đệm Hình 2.6 là sơ đồ mô tả hoạt động của Master và Slave SPI khi sử dụng thanh ghi đệm. Trong đó: 9 i - Buffer Register: Thanh ghi đệm. - Shift Register: Thanh ghi dịch chuyển dữ liệu.

- CLK: Bộ tạo xung clock điều khiển Master và Slave. Thông thường, để tối ưu và tránh lỗi xảy ra trong quá trình truyền nhận dữ liệu, Master hoặc Slave sẽ sử dụng thêm một thanh ghi đệm Buffer Register. Thanh ghi này sẽ đóng vai trò là thành phần trung gian lưu trữ dữ liệu. Khi truyền, dữ liệu sẽ được chuyển từ Buffer Register sang Shift Register và dữ liệu này được gửi ra ngoài.

Mặt khác đối với quá trình nhận, dữ liệu sẽ vào Shift Register trước rồi chuyển đến Buffer Register. Hoạt động của SPI Để bắt đầu giao tiếp SPI, thiết bị Master phải gửi tín hiệu đồng hồ và chọn Slave bằng cách bật tín hiệu SS. Master phải gửi mức logic 0 trên tín hiệu này để chọn Slave. SPI là giao diện song công toàn phần, cả Master và Slave đều có thể gửi dữ liệu cùng một lúc thông qua các dòng MOSI và MISO tương ứng.

Trong quá trình giao tiếp SPI, dữ liệu được truyền và nhận đồng thời. Các xung đồng hồ nối tiếp đồng bộ hóa việc dịch chuyển và lấy mẫu dữ liệu. Giao diện SPI cung cấp cho người dùng sự linh hoạt để chọn cạnh tăng hoặc giảm của xung đồng hồ để lấy mẫu hoặc thay đổi dữ liệu. SPI sẽ hoạt động dựa trên cực của xung clock (Clock Polarity – CPOL) và pha (Phase - CPHA) của clock, gồm 4 chế độ hoạt động tương ứng với từng cặp giá trị của CPOL và CPHA.