Đồ án thiết kế và xác minh High-Speed UART với giao thức APB tại ĐH Sư phạm Kỹ thuật TP.HCM năm 2025

Đồ án thiết kế và xác minh High-Speed UART với giao thức APB tại ĐH Sư phạm Kỹ thuật TP.HCM, phân tích cấu trúc mạch và quy trình kiểm thử chi tiết.

• Tác giả: Nguyễn Lục Đức
• Người hướng dẫn: TS. Đỗ Duy Tân
• Trường học: Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
• Chuyên ngành: Công nghệ kỹ thuật máy tính
• Đề tài: Thiết kế và xác minh High-Speed UART với giao thức APB
• Loại tài liệu: Đồ án tốt nghiệp
• Năm xuất bản: 2025
• Địa điểm: Thành phố Hồ Chí Minh

Tóm tắt

I. Tổng quan về High Speed UART với giao thức APB

Đồ án tốt nghiệp tại Đại học Sư phạm Kỹ thuật TP.HCM tập trung nghiên cứu khối IP High-Speed UART giao tiếp qua bus APB. Giao thức UART truyền thống đóng vai trò quan trọng trong việc trao đổi dữ liệu nối tiếp không đồng bộ. Tuy nhiên, các hệ thống nhúng hiện đại đòi hỏi tốc độ truyền tải cao hơn và khả năng tương thích với kiến trúc SoC phức tạp. Chuẩn bus APB thuộc kiến trúc ARM AMBA mang lại cơ chế giao tiếp tối ưu cho các thiết bị ngoại vi tiêu thụ năng lượng thấp. Giao thức này sử dụng cấu trúc điều khiển đơn giản gồm các chu kỳ Setup và Access. Sự kết hợp giữa UART tốc độ cao và bus APB tạo ra một khối chức năng mạnh mẽ. Khối IP này đáp ứng nhu cầu kết nối dữ liệu nhanh giữa bộ xử lý trung tâm và các module ngoại vi. Nghiên cứu do sinh viên ngành Công nghệ Kỹ thuật Máy tính thực hiện dưới sự hướng dẫn của TS. Đỗ Duy Tân. Toàn bộ thiết kế hướng tới việc hiện thực hóa phần cứng chuẩn xác trên nền tảng FPGA và ASIC.

1.1. Vai trò của High Speed UART trong hệ thống nhúng

UART là giao thức truyền thông nối tiếp điểm-điểm được ứng dụng rộng rãi. Giao thức này sử dụng hai đường truyền độc lập gồm TX và RX. Dữ liệu truyền đi theo từng khung chuẩn với start bit, dữ liệu, parity bit và stop bit. Trong các hệ thống hiệu năng cao, tốc độ baud tiêu chuẩn cũ không còn đáp ứng đủ lưu lượng truyền tải. Khối High-Speed UART nâng cao băng thông giao tiếp lên đến vài Mbps mà vẫn giữ nguyên tính ổn định. Giải pháp này giúp các vi điều khiển và cảm biến trao đổi thông tin mượt mà. Hệ thống giảm thiểu độ trễ xử lý và tránh hiện tượng nghẽn cổ chai dữ liệu.

1.2. Đặc tính kỹ thuật của chuẩn giao tiếp APB bus

APB là giao thức bus ngoại vi tiêu chuẩn trong hệ sinh thái ARM AMBA. Giao thức này tối ưu hóa diện tích mạch và giảm điện năng tiêu thụ. Bus APB hoạt động trên cơ chế truyền đồng bộ theo xung nhịp hệ thống PCLK. Quá trình trao đổi dữ liệu diễn ra qua hai pha chính gồm pha thiết lập Setup và pha truy cập Access. Các tín hiệu then chốt bao gồm PSEL, PENABLE, PWRITE, PWDATA, PRDATA và PREADY. Đặc biệt, tín hiệu PSTRB cho phép ghi dữ liệu theo từng byte độc lập trên đường truyền 32-bit. Giao thức APB giúp đơn giản hóa mạch ghép nối thanh ghi cấu hình. Đây là lựa chọn lý tưởng cho các khối ngoại vi như UART, SPI và I2C.

II. Phân tích thách thức thiết kế High Speed UART APB

Thiết kế khối giao tiếp High-Speed UART đặt ra nhiều thách thức kỹ thuật phần cứng. Vấn đề cốt lõi nằm ở sự chênh lệch tần số giữa xung nhịp bus hệ thống và tốc độ baud của cổng nối tiếp. Khi tốc độ baud tăng cao lên mức megabit, biên độ dung sai thời gian bị thu hẹp đáng kể. Tín hiệu nhận rất dễ xảy ra lỗi lấy mẫu do ảnh hưởng của xung jitter hoặc trôi pha đồng hồ. Ngoài ra, việc truyền dữ liệu liên tục với tốc độ cao dễ dẫn đến hiện tượng tràn bộ đệm nếu hệ thống xử lý không kịp thời. Bộ đệm FIFO cần được tính toán dung lượng hợp lý nhằm cân bằng giữa tài nguyên phần cứng và hiệu suất lưu chuyển dữ liệu. Quá trình ánh xạ các tín hiệu điều khiển của bus APB sang các cờ trạng thái UART đòi hỏi độ chính xác tuyệt đối. Cơ chế bắt tay dữ liệu phải triệt tiêu hoàn toàn nguy cơ tranh chấp bus hoặc mất mát dữ liệu trong suốt quá trình truyền nhận.

2.1. Thách thức đồng bộ hóa miền xung nhịp bất đồng bộ

Sự lệch pha giữa xung nhịp hệ thống và tín hiệu RX nối tiếp tiềm ẩn nguy cơ siêu ổn định. Hiện tượng metastability xuất hiện khi tín hiệu đầu vào thay đổi trong khoảng thời gian thiết lập hoặc giữ của flip-flop. Hậu quả là dữ liệu đầu ra dao động không xác định, gây sai lệch trạng thái logic. Để khắc phục, thiết kế cần triển khai các tầng flip-flop đồng bộ hóa kép. Đồng thời, kỹ thuật lấy mẫu đa điểm (oversampling) được áp dụng để xác định vị trí tâm bit chính xác. Quá trình tính toán chu kỳ baud phải triệt tiêu sai số làm tròn để duy trì độ tin cậy khi truyền nhận dữ liệu ở tốc độ cao.

2.2. Nguy cơ nghẽn hàng đợi FIFO và lỗi đóng khung dữ liệu

Khi tốc độ baud đạt ngưỡng 3.125 Mbps, dữ liệu đến cổng RX với mật độ rất dày đặc. Nếu bộ xử lý trung tâm bị chiếm dụng bởi các tác vụ ưu tiên khác, hàng đợi FIFO thu dễ rơi vào tình trạng tràn bộ đệm Overrun Error. Ngược lại, phía truyền Transmitter có thể gặp lỗi Underrun nếu FIFO rỗng giữa chừng trong khi khung truyền đang mở. Lỗi đóng khung Framing Error cũng thường xảy ra khi stop bit không đạt mức logic cao hợp lệ. Lỗi Parity phát sinh nếu đường truyền bị can nhiễu vật lý. Việc quản lý các cờ báo lỗi và cờ ngắt trong giao diện thanh ghi APB đóng vai trò then chốt nhằm ngăn chặn sự cố tê liệt hệ thống.

III. Giải pháp thiết kế và xác minh High Speed UART APB

Nhóm nghiên cứu tại ĐH Sư phạm Kỹ thuật TP.HCM xây dựng kiến trúc phần cứng module hóa cao cho khối High-Speed UART. Thiết kế bao gồm bốn khối chính: APB Interface, Baud Rate Generator, Transmitter và Receiver kết hợp FIFO hai chiều. Khối Baud Rate Generator tích hợp bộ đếm counter và thanh ghi chia tỉ lệ baud_div cho phép cấu hình tốc độ truyền linh hoạt. Với xung hệ thống 50 MHz, khối tạo xung đạt tốc độ baud tối đa 3.125 Mbps một cách ổn định. Khối Transmitter điều khiển bởi máy trạng thái hữu hạn FSM thực hiện chuyển đổi dữ liệu song song từ FIFO sang luồng nối tiếp chuẩn xác. Khối Receiver áp dụng cơ chế giải mã khung tin cậy để phục hồi dữ liệu về dạng song song. Quy trình xác minh chức năng được tiến hành bài bản thông qua môi trường kiểm thử chuyên sâu. Các kịch bản mô phỏng kiểm tra đầy đủ các góc kiểm thử từ trường hợp lý tưởng đến trường hợp biên ngẫu nhiên.

3.1. Thiết kế vi kiến trúc khối tạo xung và bộ phát dữ liệu

Khối Baud Rate Generator sử dụng bộ so sánh kết hợp MUX và D Flip-Flop. Mỗi chu kỳ clock đầu vào, bộ đếm tăng dần đến giá trị baud_div và phát ra xung nhịp baud đồng bộ trước khi tự động tái lập về 0. Khối Transmitter tiếp nhận byte dữ liệu từ hàng đợi TX FIFO và nạp vào thanh ghi dịch. Máy trạng thái FSM điều phối các giai đoạn: phát start bit mức thấp, truyền tuần tự từng bit dữ liệu từ LSB đến MSB, tính toán chèn parity bit và đóng khung bằng stop bit mức cao. Hoạt động của FSM bảo đảm đúng chuẩn thời gian tín hiệu và tương thích hoàn toàn với thông số baud rate được lập trình.

3.2. Phương pháp xác minh chức năng qua mô phỏng testbench

Quy trình xác minh chức năng kiểm chứng tính toàn vẹn của thiết kế ở mức RTL. Môi trường testbench tự động tạo luồng dữ liệu kích thích ngẫu nhiên và kiểm tra kết quả trả về. Kiểm thử tập trung vào tính tương thích bus APB gồm các chu kỳ đọc, ghi thanh ghi có và không có tín hiệu PSTRB. Các kịch bản truyền nhận đồng thời Full-Duplex ở tốc độ 3.125 Mbps được kiểm tra chi tiết. Testbench kiểm chứng độ chính xác của các cờ ngắt khi bộ đệm FIFO đầy hoặc rỗng. Các trường hợp bơm lỗi nhân tạo như lỗi parity và lỗi đóng khung framing được thực hiện để đánh giá khả năng phản hồi của hệ thống. Kết quả mô phỏng khẳng định thiết kế đáp ứng 100% mục tiêu chức năng.

IV. Đánh giá kết quả và ứng dụng High Speed UART APB

Đồ án tốt nghiệp tại Đại học Sư phạm Kỹ thuật TP.HCM đã hoàn thành xuất sắc các mục tiêu thiết kế và xác minh khối IP High-Speed UART với giao thức APB. Kết quả tổng hợp mạch cho thấy thiết kế tiết kiệm diện tích phần cứng logic và tối ưu hóa điện năng tiêu thụ. Mạch hoạt động bền bỉ, đáp ứng tốc độ baud lên tới 3.125 Mbps trên nền tần số xung nhịp 50 MHz. Báo cáo khóa luận được hội đồng chuyên môn đánh giá cao về tính học thuật, phương pháp luận chặt chẽ và khả năng ứng dụng thực tế. Khối IP này sẵn sàng để tích hợp vào các vi điều khiển nhúng, bộ vi xử lý RISC-V hoặc các chip chuyên dụng SoC. Giải pháp mở ra tiềm năng lớn trong việc kết nối các mô-đun truyền thông công nghiệp, thiết bị IoT và thiết bị đo kiểm. Đây là tiền đề kỹ thuật vững chắc để sinh viên phát triển các hệ thống bán dẫn tiên tiến trong tương lai.

4.1. Tiềm năng ứng dụng trong vi mạch tích hợp SoC

Khối High-Speed UART giao tiếp APB đóng vai trò cổng truyền nhận dữ liệu ngoại vi tiêu chuẩn trong kiến trúc SoC. Nhờ tuân thủ chuẩn AMBA, khối IP này dễ dàng ghép nối trực tiếp với thanh ghi điều khiển của vi xử lý lõi. Khả năng truyền dẫn tốc độ cao phục vụ đắc lực cho các tác vụ nạp chương trình firmware, truyền dữ liệu cảm biến thời gian thực và ghi log hệ thống. Cấu trúc phần cứng nhỏ gọn giúp tiết kiệm tài nguyên silicon và hạ giá thành sản xuất chip. Đây là thành phần thiết yếu trong các hệ thống nhúng thông minh, thiết bị mạng và các vi điều khiển công nghiệp tiên tiến.

4.2. Hướng phát triển và tối ưu hóa kiến trúc tương lai

Nghiên cứu mở ra nhiều hướng mở rộng giá trị cho thiết kế vi mạch. Đề xuất phát triển tiếp theo bao gồm việc tích hợp bộ điều khiển truy cập bộ nhớ trực tiếp Direct Memory Access (DMA). Cơ chế DMA giúp giải phóng năng lực xử lý của CPU bằng cách tự động chuyển dữ liệu giữa UART và bộ nhớ chính. Bên cạnh đó, tính năng tự động nhận diện tốc độ baud (Auto-baud detection) sẽ tăng cường tính linh hoạt trong quá trình kết nối thiết bị. Việc nâng cấp giao diện sang chuẩn APB4 hoặc AXI-Lite cũng giúp tối ưu hóa hiệu năng truyền dẫn trên các nền tảng SoC hiện đại hơn.

Trích đoạn nội dung tài liệu

Chương 1: Giới thiệu. Chương 2: Cơ sở lý thuyết. Chương 3: Thiết kế hệ thống. Chương 4: Kết quả mô phỏng.

Chương 5: Kết luận và hướng phát triển. 16 CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 2.1 FPGA và Verilog cho FPGA 2. Khái niệm FPGA (Field-Programmable Gate Array) là một loại vi mạch số có thể được lập trình lại sau khi sản xuất, mang đến khả năng tùy biến cao trong thiết kế phần cứng. Nhờ tính linh hoạt này, FPGA được ứng dụng rộng rãi trong nhiều lĩnh vực như viễn thông, công nghiệp ô tô, hàng không vũ trụ và thiết bị điện tử tiêu dùng [1].

Khác với vi điều khiển hoặc các mạch tích hợp chuyên dụng (ASIC) vốn có cấu trúc phần cứng và tập lệnh cố định, FPGA cho phép người dùng tùy chỉnh cấu trúc logic bên trong để phù hợp với những chức năng cụ thể của từng ứng dụng. Các khối logic có thể được cấu hình để thực hiện các phép toán logic như AND, OR, XOR… và có thể kết nối với nhau linh hoạt, từ đó hình thành nên những hệ thống số phức tạp theo nhu cầu thiết kế [1]. Một trong những điểm mạnh nổi bật của FPGA là khả năng tái lập trình nhiều lần. Không giống như ASIC chỉ phục vụ một chức năng duy nhất và không thể thay đổi sau khi sản xuất, FPGA có thể được sử dụng lại cho nhiều thiết kế khác nhau, giúp đẩy nhanh quá trình thử nghiệm và phát triển sản phẩm.

Tuy nhiên, chính tính linh hoạt này cũng khiến chi phí triển khai FPGA cao hơn so với các giải pháp chuyên biệt [1]. Cấu trúc thành phần FPGA bao gồm các khối chức năng chính sau: - Look-Up Table (LUTs): thực hiện các phép tính logic. - Flip-Flop: lưu trữ dữ liệu tạm thời. - Khối I/O: giao tiếp giữa các thiết bị và ngoại vi.

- Routing Matrix: kết nối các thành phần bên trong FPGA. Ứng dụng Các lĩnh vực phổ biến ứng dụng rộng rãi: - Viễn thông: máy thu - phát sóng, module… - Xử lý tín hiệu số: DSP, image processing… - Điện tử hàng không, quân sự. - Tính toán tự động trong các trung tâm dữ liệu. 17 - Học sâu - Deep Learning Accelerator.2 Verilog cho FPGA a.

Giới thiệu Verilog là một trong những ngôn ngữ mô tả phần cứng (HDL – Hardware Description Language) phổ biến, được dùng để biểu diễn các hệ thống số như bộ xử lý, bộ nhớ, bộ chuyển mạch hay các phần tử như flip-flop. Thông qua HDL, người thiết kế có thể mô tả phần cứng kỹ thuật số ở nhiều cấp độ trừu tượng khác nhau, từ cấp cổng logic đến hệ thống hoàn chỉnh [1]. Một trong những ưu điểm của việc sử dụng Verilog là khả năng thiết kế và mô phỏng các hệ thống mà không phụ thuộc vào công nghệ chế tạo phần cứng cụ thể, giúp quá trình phát triển linh hoạt hơn. So với sơ đồ mạch, Verilog cho phép kiểm thử và chỉnh sửa dễ dàng hơn, đặc biệt hữu ích đối với các hệ thống có quy mô lớn.

Mặc dù có cú pháp tương tự một số ngôn ngữ lập trình như C, Verilog không phải là ngôn ngữ lập trình mà là ngôn ngữ chuyên biệt dùng để mô tả hành vi và cấu trúc phần cứng số [1]. Trong Verilog, phần cứng hoặc một chức năng cụ thể được biểu diễn thông qua cấu trúc ngôn ngữ gọi là “module”. Khi định nghĩa một module, ta cần chỉ rõ danh sách các cổng vào/ra cùng với các thanh ghi và hệ thống bus nội bộ. Bên trong module, có thể sử dụng các phép gán song song, lời gọi tới các linh kiện khác, cũng như các khối xử lý để mô tả hành vi phần cứng.

Nhiều module có thể được kết hợp lại theo mô hình phân cấp nhằm xây dựng các cấu trúc phần cứng phức tạp. Các thành phần trong thiết kế phân cấp có thể bao gồm các module, linh kiện cơ bản hoặc những thành phần được người dùng định nghĩa. Để tiến hành mô phỏng, mỗi thành phần con trong kiến trúc phân cấp này cần được tổng hợp riêng biệt [1]. Cấu trúc Cấu trúc chương trình Verilog bao gồm: - Module: Khối chức năng cơ bản.

- Ports (input, output, inout): Xác định các chân kết nối. - Data types: wire, reg, integer, logic… - Operations: Toán tử số học, logic, bitwise… - Always block: Xử lý theo clock. 18 - Assign statement: Gán giá trị liên tục. Ứng dụng - Thiết kế và triển khai các bộ vi xử lý nhỏ (Soft-core CPU).

- Tối ưu hóa xử lý tín hiệu số (DSP). - Mô phỏng và kiểm tra các giao thức truyền dữ liệu. - Tích hợp và kiểm tra các giao thức như UART, SPI, I2C, APB… 2.1 Tổng quan APB (Advanced Peripheral Bus) là một phần của giao thức họ Advanced Microcontroller Bus Architecture (AMBA). Phiên bản mới nhất của APB là bản phát hành AMBA 4 v2.

Đây là giao diện chi phí thấp, được tối ưu hóa để tiêu thụ điện năng tối thiểu và giảm độ phức tạp của giao diện. Không giống như AHB hay AXI, đây là giao thức Non-Pipelined, được sử dụng để kết nối các thiết bị ngoại vi băng thông thấp, đồng bộ đơn giản. Và mỗi lần truyền dữ liệu cần ít nhất hai chu kỳ xung nhịp (chu kỳ SETUP và chu kỳ ACCESS) để hoàn tất [3]. Giao diện APB được thiết kế để truy cập vào các thanh ghi điều khiển có thể lập trình của các thiết bị ngoại vi; đồng thời, APB cũng có thể giao tiếp với các giao thức khác như AHB, AXI… có tốc độ truyền khác nhau bằng cách sử dụng các cầu nối ở giữa [2].

Dưới đây là mô mình cấu trúc kết nối của các giao thức: Hình 2.1: Cấu trúc kết nối các giao thức [5] Trong hình 2.1, mô tả cấu trúc kết nối các giao thức truyền trong một hệ thống. Bộ xử lý ARM hiệu suất cao là Lõi của hệ thống và các thành phần khác như RAM trên chip băng thông cao, Bus master DMA và giao diện bộ nhớ băng thông cao được kết nối với Lõi bằng bus hệ thống, trong trường hợp này là AHB. Các thiết bị ngoại vi băng 19 thông thấp khác như UART, Timer, Keypad và PIO được kết nối với bus hệ thống thông qua các cầu nối bằng cách sử dụng bus ngoại vi, ở đây là APB Bus. Trong trường hợp này, cầu nối hoạt động như AHB Slave tương ứng với Core Master.

Và nó cũng hoạt động như APB Master tương ứng với các thiết bị ngoại vi băng thông thấp còn lại [5].2 Chế độ hoạt động Dưới đây là sơ đồ máy của APB Protocol: Hình 2.2: FSM APB Protocol [3] Trong sơ đồ máy trạng thái của giao thức APB hình 2.2, bao gồm 3 trạng thái hoạt động chính: - IDLE: Trạng thái mặc định của giao thức. - SETUP: Giao dịch mới (đọc/ ghi) được khởi tạo, thiết lập các tín hiệu điều khiển và dữ liệu cần thực hiện; đồng thời đảm bảo độ ổn định cho giai đoạn truyền dữ liệu. - ACCESS: Quá trình chính trong tiến trình giao dịch. Trong giai đoạn này, một số tín hiệu để đảm bảo tính ổn định của giao dịch, bao gồm: PADDR, PPROT, PWRITE, PWDATA, PSTRB,… Ở trạng thái IDLE trong FSM, giao diện không có thực hiện hoạt động nào và luôn sẵn sàng tiếp nhận yêu cầu truyền dữ liệu mới từ APB Master.

Trong trạng thái 20 này, hệ thống chỉ cần xác định giá trị tín hiệu PSELx và PENABLE ở mức THẤP mà không cần quan tâm đến giá trị của các tín hiệu khác. Tại thời điểm nhận lệnh thực hiện giao dịch, chuyển đổi sang trạng thái SETUP - thiết lập, đây là giai đoạn đầu tiên của một quá trình thao tác, Slave vẫn chưa phản hồi, chỉ cho hệ thống biết rằng Master muốn thực hiện một giao dịch. Giai đoạn này ngoại trừ tín hiệu PENABLE còn ở mức THẤP, các tín hiệu điều khiển và dữ liệu khác cần phải được thiết lập ổn định các giá trị cần giao dịch. Trong thiết kế của cấu trúc APB, giai đoạn thiết lập SETUP chỉ tồn tại trong một chu kỳ xung hệ thống, sau một chu kỳ sẽ kích hoạt tín hiệu PENABLE [3].

Nguyên nhân giai đoạn SETUP chỉ cần tốn một chu kỳ xung hệ thống là vì: thứ nhất là tín hiệu tiếp nhận từ Master khi bắt đầu tiếp nhận giao dịch đến khi kết thúc sẽ không thay đổi, thứ hai là APB không phải là giao thức pipelined như AXI hay AHB, và cuối cùng là mọi tín hiệu điều khiển đều đồng bộ với xung clock. Vì thế, duy trì một chu kỳ xung trong trạng thái SETUP đã có thể đảm bảo độ ổn định tín hiệu cho quá trình truyền dữ liệu. Khi Slave đã sẵn sàng dữ liệu cho yêu cầu của Master, kích hoạt tín hiệu PENABLE thực hiện giao dịch. Giao thức sẽ phân loại truyền dữ liệu thành hai loại khác nhau: có thời gian chờ (wait state) và không có thời gian chờ (no wait state).

Việc lựa chọn có sử dụng thời gian chờ hay không phụ thuộc vào các thông số của ngoại vi, bao gồm: tốc độ phản hồi của Slave, độ phức tạp trong thiết kế, yêu cầu hiệu suất của hệ thống và cấu hình thiết kế của Bus. Theo lý thuyết thì thiết kế Master có thể đợi đến khi Slave sẵn sàng thực hiện; tuy nhiên, trong thực tế, cần phải xem xét hiệu suất hệ thống mà đặt một timeout để giới hạn thời gian hoạt động và đảm bảo hệ thống còn hoạt động kể cả khi xuất hiện lỗi ở một vài yêu cầu từ Master mà không gây ảnh hưởng đến các yêu cầu sau đó. Thời điểm PREADY kích hoạt chính là thời điểm Slave đã chuẩn bị sẵn sàng các tín hiệu và dữ liệu phản hồi cho Master. Và sau một chu kỳ xung sẽ ngắt hành động đưa trạng thái của hệ thống về mặc định - IDLE; ngoài ra, nếu có yêu cầu khác từ Master thì trực tiếp chuyển từ trạng thái truy cập về thiết lập (ACCESS - SETUP) [3].1 sau là bảng phân biệt sự khác nhau giữa quá trình có và không có thời gian chờ.1: Sự khác biệt giữa quá trình có và không có thời gian chờ 21 With no wait state With wait state SETUP 1 chu kỳ 1 chu kỳ ACCESS 1 chu kỳ ≥ 2 chu kỳ PREADY Luôn bằng 1 Có thể bằng 0 trong nhiều chu kỳ Hiệu suất Cao, tốc độ nhanh Chậm vì có thời gian chờ Các ngoại vi đơn giản, tốc độ Các ngoại vi phức tạp, thời gian xử Ứng dụng phản hồi nhanh lý dữ liệu và tín hiệu phức tạp.1 cho thấy sự khác biệt trong thiết kế của hai quá trình là mức độ phức tạp trong thiết kế tương ứng với chức năng được ứng dụng bên trong thiết bị.