Thiết Kế Kiến Trúc Memory Built-In Self Test (MBIST) Trong Kỹ Thuật Điện Tử

Khám phá luận văn thạc sĩ kỹ thuật điện tử với thiết kế kiến trúc MBIST, ứng dụng trong công nghệ hiện đại và phát triển bền vững.

• Tác giả: Hồ Tấn Thiện
• Người hướng dẫn: PGS.TS Hoàng Trang
• Trường học: Trường Đại Học Bách Khoa
• Chuyên ngành: Kỹ Thuật Điện Tử
• Đề tài: Thiết Kế Kiến Trúc Memory Built-In Self Test (MBIST)
• Loại tài liệu: Luận Văn Thạc Sĩ
• Năm xuất bản: 2016
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• TÓM TẮT LUẬN VĂN
• DANH MỤC HÌNH MINH HỌA
• DANH SÁCH BẢNG SỐ LIỆU
• 1. Chương 1: MỞ ĐẦU
• 1.1. Lý do chọn đề tài
• 1.2. Mục đích nghiên cứu
• 1.3. Đối tượng và phạm vi nghiên cứu
• 1.4. Phương pháp nghiên cứu
• 2. Chương 2: TỔNG QUAN
• 2.1. Khảo sát thuật toán
• 2.2. Đánh giá về tình hình nghiên cứu trong và ngoài nước
• 3. Chương 3: Tổng quan về bộ nhớ và kiến trúc MBIST
• 3.1. Lịch sử phát triển bộ nhớ
• 3.2. Các loại bộ nhớ bán dẫn và tốc độ sử dụng
• 3.3. Kiến trúc cơ bản bên trong bộ nhớ bán dẫn
• 3.4. Các lỗi trong bộ nhớ bán dẫn
• 3.4.1. Stuck-at faults (SA)
• 3.4.2. Stuck-open faults (SOF)
• 3.4.5. Address decoder Faults (AFs)
• 3.4.6. Neighborhood Pattern Sensitive faults (NPSF)
• 3.5. Kiến trúc cơ bản của MBIST
• 3.6. Các thuật toán cơ bản tích hợp trong khối MBIST
• 3.6.1. Thuật toán MARCH-C
• 3.6.2. Thuật toán NPSF
• 4. CHƯƠNG 4: THIẾT KẾ
• 4.2. Kiến trúc MBIST
• 4.2.1. Bộ MBIST controller
• 4.2.2. Bộ MBIST_Algorithm_Decoder
• 4.2.3. Bộ MBIST error detector
• 5. Chương 5: Mô phỏng
• 5.1. Sơ đồ kết nối mô phỏng
• 5.2. Kết quả mô phỏng toán MARCHC
• 5.3. Kết quả mô phỏng thuật toán APNPSFs
• 5.4. Kết quả đánh giá tài nguyên kiến trúc MBIST
• 6. Chương 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• 6.2. Hướng phát triển của đề tài
• DANH MỤC TÀI LIỆU THAM KHẢO
• PHẦN LÝ LỊCH TRÍCH NGANG

Tóm tắt

I. Tổng Quan Về Thiết Kế Kiến Trúc MBIST Trong Điện Tử

Trong bối cảnh công nghệ VLSI siêu vi mô phát triển mạnh mẽ, việc tích hợp bộ nhớ lớn vào chip hệ thống đã trở thành xu hướng tất yếu. Tuy nhiên, việc kiểm tra các bộ nhớ này trở thành một thách thức lớn. Build-In Self-Test (BIST), đặc biệt là Memory BIST (MBIST), nổi lên như một giải pháp hiệu quả. MBIST là kỹ thuật sử dụng một phần mạch để tự kiểm tra mạch đó. Luận văn này tập trung vào thiết kế kiến trúc MBIST hiệu quả, sử dụng các thuật toán như MARCH-C và NPSF để đạt được độ bao phủ lỗi cao nhất, đảm bảo tính toàn vẹn của bộ nhớ. Theo Giáo sư Ad J. van de Goor, khi bộ nhớ đạt đến Mega-bit, các thuật toán kiểm tra với thời gian kiểm tra n^2 không còn phù hợp.

1.1. Tầm Quan Trọng Của Kiểm Thử Tự Động Bộ Nhớ Tích Hợp

Kiểm thử tự động bộ nhớ tích hợp, đặc biệt là sử dụng MBIST trong kiến trúc, đóng vai trò then chốt trong việc đảm bảo chất lượng và độ tin cậy của hệ thống. Khi dung lượng bộ nhớ tăng lên, các phương pháp kiểm tra truyền thống trở nên kém hiệu quả. MBIST cung cấp giải pháp tích hợp, tự động hóa quá trình kiểm tra, giảm chi phí và thời gian. Điều này đặc biệt quan trọng trong các ứng dụng yêu cầu độ tin cậy cao như ô tô, hàng không vũ trụ và thiết bị y tế. Việc tự động debug bộ nhớ giúp phát hiện và sửa chữa các lỗi tiềm ẩn từ sớm.

1.2. Các Loại Bộ Nhớ Bán Dẫn Thường Gặp Trong Ứng Dụng MBIST

Trong thiết kế MBIST, việc hiểu rõ các loại bộ nhớ bán dẫn là rất quan trọng. Các loại bộ nhớ phổ biến bao gồm bộ nhớ RAM (SRAM, DRAM), bộ nhớ ROM, bộ nhớ Flash. Mỗi loại bộ nhớ có cấu trúc và đặc tính riêng, đòi hỏi các phương pháp kiểm tra khác nhau. MBIST cần được thiết kế để phù hợp với từng loại bộ nhớ, đảm bảo khả năng phát hiện lỗi hiệu quả. Hiệu quả MBIST phụ thuộc vào việc lựa chọn thuật toán kiểm tra phù hợp với đặc tính của từng loại kiến trúc bộ nhớ.

II. Thách Thức Trong Thiết Kế MBIST Cho Kỹ Thuật Điện Tử

Mặc dù MBIST mang lại nhiều lợi ích, việc thiết kế và triển khai MBIST hiệu quả cũng đặt ra nhiều thách thức. Chi phí MBIST không chỉ bao gồm chi phí thiết kế và tích hợp, mà còn bao gồm diện tích chip bổ sung và tiêu thụ năng lượng tăng thêm. Kiến trúc MBIST cần được thiết kế sao cho tối ưu hóa diện tích và năng lượng tiêu thụ, đồng thời đảm bảo độ bao phủ lỗi cao. Các thuật toán kiểm tra cần được lựa chọn cẩn thận để cân bằng giữa độ phức tạp và hiệu quả phát hiện lỗi. Việc thiết kế mạch tích hợp cho MBIST đòi hỏi kiến thức chuyên sâu về cả thiết kế phần cứng và kiểm thử.

2.1. Bài Toán Về Diện Tích Và Công Suất Trong Thiết Kế MBIST

Bài toán về diện tích và công suất là một trong những thách thức lớn nhất trong thiết kế MBIST. Việc tích hợp thêm mạch MBIST controller vào chip sẽ làm tăng diện tích, dẫn đến chi phí sản xuất cao hơn. Hơn nữa, MBIST hoạt động liên tục trong quá trình kiểm tra, tiêu thụ một lượng đáng kể năng lượng. Các giải pháp tiết kiệm diện tích và công suất, như sử dụng kiến trúc chia sẻ tài nguyên và thuật toán kiểm tra tối ưu, cần được áp dụng để giảm thiểu tác động tiêu cực đến hiệu năng của hệ thống. Việc sử dụng DFT (Design for Testability) cũng hỗ trợ giảm thiểu diện tích và công suất tiêu thụ.

2.2. Độ Phủ Lỗi Và Tính Toàn Vẹn Của Kiểm Thử BIST Trong Chip

Độ phủ lỗi (Fault coverage) là một yếu tố quan trọng để đánh giá hiệu quả của MBIST. Một kiến trúc MBIST tốt cần phải có khả năng phát hiện hầu hết các loại lỗi có thể xảy ra trong bộ nhớ, bao gồm Stuck-at faults (SA), Stuck-open faults (SOF), và các lỗi liên quan đến hoạt động của cell nhớ. Việc đảm bảo tính toàn vẹn của kiểm thử BIST đòi hỏi việc sử dụng các thuật toán kiểm tra mạnh mẽ và phương pháp mô phỏng lỗi toàn diện. Các phương pháp như ATPG (Automatic Test Pattern Generation) có thể được sử dụng để tạo ra các Test pattern hiệu quả.

2.3. Tích Hợp MBIST Vào Quy Trình Thiết Kế Chip VLSI Hiện Đại

Việc tích hợp MBIST vào quy trình thiết kế chip VLSI hiện đại đòi hỏi sự phối hợp chặt chẽ giữa các nhóm thiết kế khác nhau. Thiết kế cho khả năng kiểm thử (DFT) cần được xem xét ngay từ giai đoạn đầu của quy trình thiết kế, đảm bảo rằng MBIST có thể được tích hợp một cách dễ dàng và hiệu quả. Cần có các công cụ và phương pháp để tự động hóa quá trình tích hợp, giảm thiểu thời gian và chi phí. Thiết kế MBIST cần được xác minh (Design verification) cẩn thận để đảm bảo hoạt động chính xác và không gây ảnh hưởng đến hiệu năng của hệ thống.

III. Phương Pháp Thiết Kế Kiến Trúc MBIST Tối Ưu Hiệu Năng

Để giải quyết các thách thức trên, cần có các phương pháp thiết kế kiến trúc MBIST tối ưu hiệu năng. Một phương pháp hiệu quả là sử dụng kiến trúc linh hoạt, có thể tùy chỉnh để phù hợp với các loại bộ nhớ và ứng dụng khác nhau. Việc lựa chọn thuật toán kiểm tra phù hợp cũng rất quan trọng. Các thuật toán như MARCH-C và NPSF đã được chứng minh là hiệu quả trong việc phát hiện nhiều loại lỗi bộ nhớ. Ngoài ra, việc sử dụng các kỹ thuật giảm tiêu thụ năng lượng, như clock gating và power gating, có thể giúp giảm thiểu tác động tiêu cực đến hiệu năng của hệ thống.

3.1. Lựa Chọn Thuật Toán Kiểm Tra Bộ Nhớ Tích Hợp Phù Hợp

Việc lựa chọn thuật toán kiểm tra bộ nhớ tích hợp phù hợp là yếu tố then chốt để đảm bảo hiệu quả của MBIST. Các thuật toán như MARCH-C, MATS test, GALPAT test, Checkerboard test đều có ưu và nhược điểm riêng. Cần phải xem xét các yếu tố như độ bao phủ lỗi, thời gian kiểm tra, và độ phức tạp của thuật toán để đưa ra lựa chọn tối ưu. Việc kết hợp nhiều thuật toán có thể giúp tăng độ bao phủ lỗi, tuy nhiên cần cân nhắc đến chi phí và độ phức tạp của việc triển khai. Sử dụng giải thuật SEU có thể kiểm tra lỗi soft error.

3.2. Thiết Kế MBIST Controller Linh Hoạt Và Dễ Cấu Hình

MBIST controller đóng vai trò trung tâm trong việc điều khiển và quản lý quá trình kiểm tra. Một MBIST controller linh hoạt và dễ cấu hình cho phép điều chỉnh các tham số kiểm tra, như thuật toán kiểm tra, điện áp, và tần số, để phù hợp với các loại bộ nhớ và điều kiện hoạt động khác nhau. Việc sử dụng kiến trúc mô-đun giúp dễ dàng thêm hoặc loại bỏ các tính năng, tăng khả năng tái sử dụng và giảm thời gian phát triển. MBIST architecture cần được thiết kế sao cho dễ dàng tích hợp vào hệ thống hiện có.

IV. Ứng Dụng Thực Tế Của MBIST Trong Kỹ Thuật Điện Tử Hiện Đại

MBIST được ứng dụng rộng rãi trong nhiều lĩnh vực của kỹ thuật điện tử, từ thiết bị di động đến hệ thống nhúng và máy chủ. Trong thiết bị di động, MBIST giúp đảm bảo chất lượng và độ tin cậy của bộ nhớ trong quá trình sản xuất và sử dụng. Trong hệ thống nhúng, MBIST cho phép tự kiểm tra và sửa lỗi, tăng cường độ tin cậy của hệ thống trong môi trường khắc nghiệt. Trong máy chủ, MBIST giúp phát hiện và ngăn chặn các lỗi bộ nhớ, đảm bảo tính ổn định và hiệu năng của hệ thống.

4.1. MBIST Trong Kiểm Tra Và Sửa Lỗi Bộ Nhớ RAM Tích Hợp

MBIST đóng vai trò quan trọng trong việc kiểm tra và sửa lỗi bộ nhớ RAM tích hợp, đặc biệt là trong các ứng dụng yêu cầu độ tin cậy cao. Memory repair có thể được thực hiện bằng cách sử dụng các phần cứng dự phòng trong bộ nhớ. Các phương pháp như Redundancy in memory và ECC (Error Correction Code) được sử dụng rộng rãi để sửa chữa các lỗi nhỏ. MBIST có thể được sử dụng để xác định vị trí của các lỗi và kích hoạt cơ chế sửa lỗi.

4.2. Ứng Dụng MBIST Trong Các Hệ Thống Nhúng Và Viễn Thông

Các hệ thống nhúng và viễn thông thường hoạt động trong môi trường khắc nghiệt, đòi hỏi độ tin cậy cao. MBIST được sử dụng để tự kiểm tra và sửa lỗi, đảm bảo hệ thống hoạt động ổn định. Các thuật toán kiểm tra như Data retention test được sử dụng để phát hiện các lỗi liên quan đến việc lưu trữ dữ liệu. Radiation hardening được sử dụng để bảo vệ bộ nhớ khỏi tác động của bức xạ trong môi trường vũ trụ và hạt nhân. Reliability enhancement là mục tiêu chính của việc sử dụng MBIST trong các ứng dụng này.

V. Kết Luận Và Hướng Phát Triển Của Thiết Kế MBIST

Thiết kế kiến trúc MBIST hiệu quả là một lĩnh vực nghiên cứu quan trọng trong kỹ thuật điện tử. MBIST giúp đảm bảo chất lượng và độ tin cậy của bộ nhớ, tăng cường hiệu năng và giảm chi phí sản xuất. Trong tương lai, MBIST sẽ tiếp tục phát triển với các thuật toán kiểm tra tiên tiến hơn, kiến trúc linh hoạt hơn và khả năng tự học hỏi để thích nghi với các loại bộ nhớ mới. Việc tích hợp MBIST vào quy trình thiết kế chip sẽ trở nên dễ dàng hơn nhờ vào các công cụ và phương pháp tự động hóa.

5.1. Tối Ưu Hóa MBIST Cho Các Công Nghệ Bộ Nhớ Mới Nổi

Khi các công nghệ bộ nhớ mới nổi, như 3D NAND và ReRAM, tiếp tục phát triển, việc tối ưu hóa MBIST cho các công nghệ này trở nên ngày càng quan trọng. Các thuật toán kiểm tra cần được điều chỉnh để phù hợp với cấu trúc và đặc tính riêng của từng loại bộ nhớ. Các kỹ thuật Kiểm tra vi mạch tiên tiến cần được phát triển để phát hiện các lỗi mới có thể xảy ra trong các công nghệ bộ nhớ mới nổi. Phương pháp Algorithm SEU có thể được sử dụng để phát hiện lỗi soft error.

5.2. Nghiên Cứu Về MBIST Trong An Ninh Và Bảo Mật Hệ Thống

MBIST cũng có thể đóng vai trò quan trọng trong an ninh và bảo mật hệ thống. Việc sử dụng MBIST để phát hiện các tấn công vào bộ nhớ, như fault injection attack, có thể giúp bảo vệ hệ thống khỏi các nguy cơ tiềm ẩn. Các thuật toán kiểm tra có thể được thiết kế để phát hiện các thay đổi trái phép trong bộ nhớ. Nghiên cứu về MBIST trong an ninh và bảo mật hệ thống là một lĩnh vực đầy hứa hẹn.

Nội dung chính

Tổng quan nghiên cứu

Trong kỷ nguyên vi điện tử và công nghệ vi mạch siêu tích hợp quy mô cực lớn (VLSI), các hệ thống tích hợp trên chip (System on Chip - SoC) đang chứng kiến sự bùng nổ mạnh mẽ về mật độ linh kiện. Theo các báo cáo kỹ thuật ngành bán dẫn, diện tích các khối bộ nhớ nhúng nội tại (embedded memory cores) như SRAM và DRAM chiếm từ 80% đến 94% tổng diện tích chip, tiêu biểu như dòng vi xử lý StrongArmSA110 với tỷ lệ diện tích bộ nhớ lên đến 90%. Bên cạnh đó, thị trường bộ nhớ bán dẫn chiếm khoảng 35% doanh thu toàn ngành bán dẫn thế giới với tốc độ tăng trưởng trung bình đạt 7% mỗi năm. Tuy nhiên, thời gian truy xuất cực nhanh (khoảng 2ns đối với SRAM và 20ns đối với DRAM) cùng cấu trúc cell nhớ siêu nhỏ khiến các khiếm khuyết vật lý sinh ra trong quá trình chế tạo ngày càng phức tạp.

Phương pháp kiểm thử truyền thống từ bên ngoài chip (Build-Out Self-Test - BOST) với độ phức tạp thuật toán lên đến cấp số nhân theo hàm bậc hai đã hoàn toàn mất đi tính khả thi khi dung lượng bộ nhớ nhúng vượt ngưỡng hàng trăm Megabit và Gigabit. Nhằm giải quyết triệt để bài toán kinh tế và kỹ thuật này, luận văn tập trung nghiên cứu, thiết kế kiến trúc tự kiểm tra tích hợp trong chip (Memory Built-In Self-Test - MBIST) trên nền tiến trình công nghệ CMOS 90nm. Mục tiêu cốt lõi là xây dựng một hệ thống phần cứng kiểm tra tự động, linh hoạt, hỗ trợ cấu hình dữ liệu lên đến 64-bit và không gian địa chỉ 16-bit. Công trình nghiên cứu được triển khai tại Đại học Bách Khoa - ĐHQG TP.HCM trong giai đoạn 2014-2016 dưới sự hướng dẫn khoa học của PGS.TS Hoàng Trang. Nghiên cứu mang ý nghĩa then chốt trong việc cắt giảm hơn 60% chi phí sử dụng máy đo kiểm tự động ATE đắt tiền, đồng thời nâng cao từ 15% đến 25% chỉ số sản lượng xuất xưởng (yield) của dây chuyền đóng gói chip thương mại.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng lý thuyết thiết kế kiểm tra được (Design for Testability - DFT) kết hợp mô hình hóa khiếm khuyết vật lý vi mạch thành các mô hình lỗi chức năng tiêu chuẩn. Hệ thống lý thuyết phân loại lỗi bộ nhớ bán dẫn bao gồm:

1. Mô hình lỗi độc lập: Lỗi kẹt bit cố định tại mức logic 0 hoặc 1 (Stuck-At Faults - SA0, SA1), lỗi hở mạch truy xuất ô nhớ (Stuck-Open Faults - SOF) và lỗi chuyển đổi trạng thái thất bại (Transition Faults - TF).
2. Mô hình lỗi liên kết và phụ thuộc mẫu lân cận: Lỗi ghép cặp đảo (Inversion Coupling - CFin), lỗi ghép cặp đồng nhất (Idempotent Coupling - CFid), lỗi ghép cặp động giữa các dòng khác nhau (Dynamic Coupling - CFdyn), lỗi bộ giải mã địa chỉ (Address Decoder Faults - AFs) và lỗi nhạy mẫu lân cận (Neighborhood Pattern Sensitive Faults - NPSF) gồm ba biến thể chính: chủ động (Active NPSF), thụ động (Passive NPSF) và tĩnh (Static NPSF).

Về mặt thuật toán kiểm thử, nghiên cứu ứng dụng hai giải thuật tối ưu:

• Thuật toán MARCH-C: Giải thuật kiểm tra tuyến tính với độ phức tạp thời gian đạt mức 10N (trong đó N là tổng số ô nhớ), vận hành qua 6 bước đọc và ghi tuần tự theo chiều địa chỉ tăng và giảm để phát hiện triệt để các lỗi SAF, TF, CFin, CFid, CFdyn.
• Thuật toán APNPSFs: Giải thuật kiểm thử lỗi nhạy mẫu lân cận dựa trên lý thuyết đồ thị Euler và chuỗi Hamiltonian tuần tự 64 mẫu kiểm tra tối ưu cho từ mã 4-bit. Thuật toán kết hợp phương pháp chia nhóm hai tập đối ngẫu (Two-group method) và mô hình lát gạch lân cận loại 1 (Type-1 Tiling Neighborhood gồm 5 ô nhớ) nhằm rút ngắn thời gian quét mẫu từ hàng ngàn chu kỳ xuống mức 194N chu kỳ.

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp thực nghiệm mô phỏng và kiểm chứng phần cứng theo quy trình thiết kế vi mạch số ASIC chuẩn công nghiệp:

• Cỡ mẫu và không gian kiểm thử: Thiết kế được kiểm tra toàn diện trên mô hình bộ nhớ mô phỏng có không gian địa chỉ 16-bit (tương đương 65.536 vị trí ô nhớ) và bus dữ liệu mở rộng tối đa 64-bit. Tập mẫu kiểm tra gồm 8 nhóm mô hình lỗi nhân tạo được cài cắm có chủ đích vào các vị trí địa chỉ xác định.
• Phương pháp chọn mẫu: Lựa chọn mẫu thông qua bộ tạo mẫu kiểm tra tự động giải mã từ máy trạng thái hữu hạn (FSM). Mẫu dữ liệu quét được thiết lập dựa trên mã Gray và chuỗi Euler để bao phủ 100% các trường hợp chuyển dịch trạng thái bit logic 0 sang 1 và 1 sang 0 trên toàn bộ mảng nhớ.
• Lý do lựa chọn phương pháp phân tích: Ngôn ngữ Verilog HDL được lựa chọn để mô tả phần cứng ở mức chuyển giao thanh ghi (RTL), kết hợp phần mềm biên dịch mô phỏng NC-Verilog của tập đoàn Cadence trên nền công nghệ CMOS 90nm. Việc lựa chọn công cụ này giúp kiểm soát chính xác độ trễ mức cổng logic và kiểm chứng khả năng hiện thực hóa trên các dòng kit FPGA như Altera DE2 và Xilinx Spartan.
• Timeline nghiên cứu: Đề tài được hoàn thành và bảo vệ thành công tại Hội đồng đánh giá luận văn thạc sĩ thuộc Đại học Bách Khoa - ĐHQG TP.HCM vào tháng 07 năm 2016.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình thiết kế và mô phỏng thực nghiệm đã đem lại các kết quả nổi bật sau:

1. Hiện thực hóa thành công kiến trúc phần cứng MBIST module hóa: Hệ thống được cấu thành từ 3 khối chức năng chuyên biệt gồm Mbist_Controller (khối điều khiển trung tâm quản lý 4 trạng thái hoạt động thông qua bus chọn lựa 2-bit), Mbist_Algorithm_Decoder (khối giải mã sinh mẫu thuật toán) và Mbist_Error_Detector (khối phát hiện, so sánh dữ liệu và chốt vị trí lỗi). Cấu trúc này kiểm soát toàn bộ chu trình kiểm tra một cách tự động mà không cần can thiệp từ chân tín hiệu ngoài chip.
2. Hiệu năng kiểm tra vượt trội của thuật toán MARCH-C: Với độ phức tạp thời gian cố định ở mức 10N chu kỳ xung clock, MARCH-C đã phát hiện chính xác 100% các lỗi kẹt bit, lỗi chuyển mạch và lỗi ghép cặp tại các địa chỉ mô phỏng điển hình như 0x4000 và 0x5000.
3. Khả năng bao phủ lỗi phức tạp của thuật toán APNPSFs: Thông qua việc áp dụng 64 mẫu chuyển tiếp DANPs từ giản đồ Euler trên cấu hình mạng lân cận 5 cell, thuật toán APNPSFs đã phát hiện và định vị thành công lỗi nhạy mẫu lân cận tại địa chỉ 0x42 với thời gian thực thi chỉ 194N chu kỳ, giảm hơn 96% thời gian so với phương pháp quét vét cạn 5122N chu kỳ.
4. Cơ chế ngắt thông minh và tiết kiệm diện tích: Khối Mbist_Error_Detector được trang bị tính năng tự động dừng kiểm tra khi số lượng ô nhớ hỏng vượt quá ngưỡng cho phép, giúp cắt giảm tới 45% năng lượng tiêu hao trong quá trình thử nghiệm. Tổng tài nguyên phần cứng MBIST bổ sung chỉ chiếm dưới 5% diện tích silicon của lõi bộ nhớ nội trên tiến trình 90nm.

Thảo luận kết quả

Các kết quả nghiên cứu có thể được trực quan hóa rõ ràng thông qua bảng so sánh độ phức tạp thuật toán và biểu đồ dạng sóng thời gian (waveform timing) trích xuất từ phần mềm NC-Verilog:

Trong biểu đồ thời gian mô phỏng, khi tín hiệu kích hoạt chuyển từ chế độ 00 (chờ) sang chế độ 01 (MARCH-C) hoặc 10 (APNPSFs), máy trạng thái tuần tự chuyển đổi qua các bước đọc và ghi. Dữ liệu đọc ra từ bộ nhớ được so sánh trực tiếp theo thời gian thực với dữ liệu chuẩn kỳ vọng. Khi xuất hiện sai lệch bit tại vị trí địa chỉ 0x4000 hay 0x42, cờ báo lỗi lập tức chuyển lên mức 1 và địa chỉ lỗi được lưu lại chính xác.

So sánh với các nghiên cứu quốc tế trong giai đoạn 2011-2014 của các tác giả thuộc Đại học Osmania hay các công bố trên các tạp chí quốc tế chuyên ngành (thường chỉ triển khai đơn lẻ thuật toán MARCH-C hoặc MATS trên dòng chip Spartan-3E), kiến trúc đề xuất trong luận văn có tính đột phá khi tích hợp kết hợp cả MARCH-C và APNPSFs ở chế độ hoạt động 11. Sự kết hợp này mang lại hệ số bao phủ lỗi đạt xấp xỉ 100% đối với toàn bộ các lỗi vật lý tĩnh và động. Việc tối ưu hóa thuật toán thành các khối logic phần cứng cứng hóa đã chứng minh tính hiệu quả vượt bậc về mặt diện tích và tốc độ so với các phương pháp kiểm tra bằng phần mềm nhúng.

Đề xuất và khuyến nghị

Nhằm hoàn thiện và đưa kiến trúc MBIST vào ứng dụng thực tiễn rộng rãi trong ngành công nghiệp vi mạch bán dẫn, các giải pháp và khuyến nghị hành động cụ thể bao gồm:

1. Tích hợp cơ chế tự sửa lỗi phần cứng (Built-In Self-Repair - BISR):

• Hành động: Bổ sung module phân bổ hàng và cột nhớ dự phòng (redundancy logic) kết hợp thuật toán tái cấu trúc địa chỉ vào khối Mbist_Controller.
• Target metric: Khôi phục hoạt động bình thường cho hơn 95% chip có số lượng cell hỏng dưới 16 ô nhớ.
• Timeline: Thực hiện trong vòng 6 đến 12 tháng.
• Chủ thể thực hiện: Đội ngũ kỹ sư thiết kế phần cứng ASIC và kiến trúc sư hệ thống vi mạch.

2. Chuẩn hóa giao diện kiểm tra theo chuẩn công nghiệp IEEE 1500 và IEEE 1687:

• Hành động: Thiết kế khối đóng gói giao tiếp chuẩn (Core Test Wrapper) để liên kết kiến trúc MBIST với các khối kiểm tra logic LBIST và chuẩn JTAG trên toàn chip.
• Target metric: Rút ngắn 30% thời gian tích hợp DFT cho các hệ thống SoC đa lõi phức tạp.
• Timeline: Triển khai trong 9 tháng.
• Chủ thể thực hiện: Nhóm kỹ sư DFT tại các trung tâm nghiên cứu và phát triển vi mạch bán dẫn.

3. Nâng cấp khả năng thích ứng với tiến trình công nghệ dưới 28nm và FinFET:

• Hành động: Tái cấu trúc bộ sinh mẫu kiểm tra để bổ sung các bài test chịu ảnh hưởng bởi biến thiên điện áp động và dòng rò rỉ nhiệt.
• Target metric: Đảm bảo độ suy hao công suất tiêu thụ của mạch kiểm tra ở mức dưới 3% tổng công suất toàn chip.
• Timeline: Thực hiện trong 12 đến 18 tháng.
• Chủ thể thực hiện: Các phòng thí nghiệm trọng điểm vi điện tử và các nhà máy chế tạo bán dẫn (Foundry).

4. Phát triển công cụ tự động sinh mã phần cứng MBIST (MBIST Compiler/Generator):

• Hành động: Lập trình phần mềm tự động xuất mã nguồn Verilog RTL cho khối MBIST dựa trên các tham số cấu hình dung lượng bộ nhớ linh hoạt từ 1 Kilobyte đến 128 Megabyte.
• Target metric: Cắt giảm 70% thời gian thiết kế mức RTL cho kỹ sư phần cứng.
• Timeline: Hoàn thành trong 6 tháng.
• Chủ thể thực hiện: Các nhóm nghiên cứu phần mềm tự động hóa thiết kế điện tử (EDA) tại các trường đại học kỹ thuật.

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu chuyên khảo có giá trị học thuật và thực tiễn cao, đặc biệt hữu ích cho 4 nhóm đối tượng:

1. Kỹ sư thiết kế vi mạch số (ASIC/SoC Design Engineers): Cung cấp hướng dẫn chi tiết về phương pháp thiết kế máy trạng thái FSM, tối ưu hóa đường truyền dữ liệu và đóng gói module kiểm tra bộ nhớ trên nền công nghệ CMOS 90nm.
2. Kỹ sư kiểm thử và độ tin cậy vi mạch (DFT & Product Test Engineers): Hướng dẫn phương pháp thiết lập các vector kiểm tra, quy trình phân tích dạng sóng mô phỏng NC-Verilog và kỹ thuật định vị chính xác địa chỉ lỗi vật lý phục vụ nâng cao chất lượng dây chuyền sản xuất.
3. Giảng viên, nghiên cứu sinh và sinh viên ngành Kỹ thuật Điện tử - Vi điện tử: Tài liệu tham khảo chuẩn mực trong công tác đào tạo chuyên ngành hẹp về Design for Testability (DFT), kỹ thuật thiết kế bộ nhớ bán dẫn và ứng dụng lý thuyết đồ thị Euler trong kiểm tra tự động.
4. Quản lý kỹ thuật và giám đốc R&D tại các doanh nghiệp bán dẫn: Cung cấp cơ sở dữ liệu thực nghiệm để đánh giá bài toán tối ưu hóa chi phí sản xuất, cân đối giữa diện tích phụ trội của silicon với tỷ lệ thu hồi sản phẩm đạt chuẩn thương mại.

Câu hỏi thường gặp

1. Tại sao cần tích hợp kiến trúc MBIST thay cho phương pháp kiểm tra BOST truyền thống? Khi bộ nhớ nội chiếm tới 90% diện tích chip SoC, phương pháp BOST sử dụng máy đo ngoài gặp phải nút thắt cổ chai về số lượng chân giao tiếp và độ phức tạp tính toán hàm bậc hai. Kiến trúc MBIST tích hợp trực tiếp trên chip cho phép kiểm tra ở tốc độ thực tế (at-speed) của bộ nhớ, giảm hơn 70% thời gian kiểm tra và loại bỏ hoàn toàn sự phụ thuộc vào các thiết bị đo kiểm đắt tiền.

2. Sự khác biệt cốt lõi giữa hai thuật toán MARCH-C và APNPSFs trong luận văn là gì? Thuật toán MARCH-C có thời gian thực thi rất ngắn ở mức 10N chu kỳ, chuyên phát hiện các lỗi độc lập như kẹt bit SAF, lỗi chuyển mạch TF và lỗi ghép cặp 2 cell nhớ. Trong khi đó, thuật toán APNPSFs sử dụng 64 mẫu đồ thị Euler với thời gian 194N chu kỳ, chuyên xử lý các lỗi tương tác nhóm lân cận phức tạp gồm Active NPSF và Passive NPSF, giúp hệ thống đạt độ bao phủ lỗi tối đa.

3. Kiến trúc MBIST đề xuất hỗ trợ cấu hình bộ nhớ và chế độ vận hành như thế nào? Thiết kế hỗ trợ dung lượng bộ nhớ linh hoạt với độ rộng bus dữ liệu lên đến 64-bit và không gian địa chỉ 16-bit (tương đương 65.536 ô nhớ). Hệ thống cung cấp 4 chế độ vận hành được điều khiển qua bus chọn lựa: chế độ 00 (chế độ chờ IDLE), chế độ 01 (chạy MARCH-C), chế độ 10 (chạy APNPSFs) và chế độ 11 (chạy kết hợp cả hai thuật toán).

4. Kiến trúc MBIST chiếm bao nhiêu diện tích silicon phụ trội trên chip? Được thiết kế và tối ưu hóa mức cổng logic trên tiến trình công nghệ CMOS 90nm, toàn bộ 3 module của kiến trúc MBIST chỉ chiếm diện tích phụ trội dưới 5% tổng diện tích lõi bộ nhớ. Mức phụ trội này hoàn toàn nằm trong giới hạn cho phép của các tiêu chuẩn thiết kế vi mạch thương mại hiện nay.

5. Cơ chế phát hiện và cảnh báo lỗi của khối MBIST Error Detector hoạt động ra sao? Khối Mbist_Error_Detector liên tục thực hiện so sánh theo thời gian thực giữa dữ liệu đọc ra từ ô nhớ và mẫu dữ liệu chuẩn do bộ giải mã sinh ra. Khi phát hiện sai lệch bit tại các địa chỉ cụ thể như 0x4000 hay 0x42, mạch sẽ lập tức bật cờ tín hiệu báo lỗi, ghi nhận chính xác vị trí địa chỉ và tự động dừng chu trình nếu số lỗi vượt ngưỡng cấu hình trước.

Kết luận

• Hoàn thành xuất sắc thiết kế kiến trúc phần cứng MBIST hoàn chỉnh gồm 3 module chuyên biệt trên nền công nghệ CMOS 90nm bằng ngôn ngữ mô tả phần cứng Verilog HDL.
• Tích hợp thành công 2 thuật toán kiểm tra tiên tiến là MARCH-C (độ phức tạp 10N) và APNPSFs (sử dụng chuỗi Hamiltonian/Eulerian 64 mẫu tối ưu với độ phức tạp 194N).
• Đạt khả năng bao phủ toàn diện xấp xỉ 100% các mô hình lỗi bộ nhớ vật lý phổ biến bao gồm SAF, SOF, TF, AFs, CFin, CFid, CFdyn, ANPSF và PNPSF.
• Hỗ trợ linh hoạt các cấu hình bộ nhớ nhúng với độ rộng dữ liệu lên đến 64-bit và không gian địa chỉ 16-bit thông qua 4 chế độ vận hành độc lập và kết hợp.
• Kiểm chứng mô phỏng thành công trên phần mềm NC-Verilog của Cadence, sẵn sàng hiện thực hóa trên các nền tảng phần cứng FPGA Altera và Xilinx.

Công trình luận văn của tác giả Hồ Tấn Thiện là một trong những nghiên cứu tiên phong tại Việt Nam đặt nền tảng học thuật và kỹ thuật vững chắc cho chuyên ngành hẹp DFT trong thiết kế vi mạch. Trong giai đoạn 6 đến 12 tháng tới, hướng phát triển trọng tâm sẽ là bổ sung cơ chế tự sửa lỗi BISR và chuẩn hóa đóng gói lõi IP theo tiêu chuẩn IEEE 1500. Đây là công trình tham khảo giá trị cho các kỹ sư và chuyên gia đang trực tiếp phát triển các dòng vi mạch SoC mật độ cao.

Trích đoạn nội dung tài liệu

Mở đầu GVHD: PGS.TS Hoàng Trang + Công cụ mô phỏng hoạt động kiến trúc phần cứng: NC Verilog (Cadence) + Công cụ kiểm tra khả năng hiện thực phần cứng: dự kiến Kit DE II (Altera) hoặc các Kit với FPGA mạnh hơn, tài nguyên lớn hơn. Trường ĐHBK TPHCM 15 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang Chương 2: TỔNG QUAN 2. Tổng quan Trích dẫn lời của Ad J. van de Goor, giáo sư trường đại học Delft-Phần Lan, như sau: “Những tiến bộ trong bộ nhớ bán dẫn là rất ấn tượng.

Mật độ ngày càng tăng, các thuật toán với thời gian kiểm tra n2, trong đó n là số bit trong bộ nhớ, điều này không còn được chấp nhận ở thời điểm hiện tại khi bộ nhớ lên đến Mega-bit” cho thấy khi tăng mật độ tích hợp trong các chip, các phương pháp kiểm tra truyền thống còn gọi là Build Out Self Test (BOST) dần trở nên không còn hiệu quả (phương pháp này được thực hiện bằng cách xây dựng các trường hợp kiểm tra rồi dựa trên đó kích thích các tín hiệu đầu vào tương ứng) (hình 1. Các chip có mật độ tích hợp lớn ngày nay đòi hỏi các mô hình kiểm tra lớn hơn, đòi hỏi tính tự động cao hơn cũng như sự tiện lợi nhất có thể.1: Mô hình kiểm tra bộ nhớ sử dụng kỹ thuật Build Out Self Test (BOST) (Trích dẫn từ bằng sáng chế số: US 7,107,504 B2 - Sep. 12, 2006) Trường ĐHBK TPHCM 16 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang Khi mật độ tích hợp trên chip ngày càng cao, số lượng bộ nhớ nội cũng như dung lượng của chúng cũng tăng mạnh.3 cho thấy mật độ tích hợp các bộ nhớ nội ngày càng lớn không chỉ đối với các dòng FPGA mà còn các dòng ASIC khác. Do đó, việc sử dụng các phương thức kiểm tra bên ngoài chíp trở nên bất khả kháng đối với việc kiểm tra toàn bộ số bộ nhớ nội tích hợp bên trong.

Nhóm nghiên cứu của tác giả Sabir Hussain thuộc trường đại học Osmania-Ấn Độ cho biết một số thống kê cho thấy diện tích bộ nhớ nội trong một hệ thống (System on Chip – SOC) có thể lên đến 94%. Một ví dụ tiêu biểu là sản phẩm “StrongArmSA110” với tỷ lệ diện tích bộ nhớ nội so với tổng diện tích là 90%. Để xử lý vấn đề này, kỹ thuật BIST (Built-In Self-Test) được phát triển để thích nghi công nghệ cho hầu hết các cấu hình chip hiện nay. Bản chất kỹ thuật BIST chính là việc xây dựng lên những kiến trúc vi mạch (kiến trúc BIST) mà bản thân những kiến trúc này được tích hợp và liên kết bên với các kiến trúc cần kiểm tra khác ngay bên trong chip.

Việc cấu hình và tích cực kiến trúc BIST này cho phép kiểm tra và sửa lỗi một cách tự động nội tại bên trong chip trước và sau sản xuất một cách tự động và cực kỳ tiện lợi.2: Kiến trúc Actel’s 3200DX FPGA Trường ĐHBK TPHCM 17 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang Hình 2.3: TI’s 1-V DSP for wireless communication Hiện nay có hai kỹ thuật BIST chính luôn được sử dụng cho các chip là LBIST và MBIST. LBIST nhằm mục đích sử dụng kiểm tra các mạch logic bên trong chip. Việc sử dụng LBIST trước và sau khi sản xuất cần sự hỗ trợ nhiều bởi các công cụ và máy đo đắt tiền. LBIST không có khả năng sửa lỗi mà chỉ có khả năng chỉ ra lỗi sai ở vùng kiến trúc của mạch logic bị lỗi bên trong chip.4) nhằm mục đích kiểm tra và có thể sửa lỗi tự động cho các lỗi xảy ra ở các bộ nhớ nội tích hợp bên trong chip.

Chính nhờ đặc tính tích hợp luôn bên trong chip làm cho các mạch MBIST hay LBIST trở nên tiện lợi và mang tính tự động hoá cao Trường ĐHBK TPHCM 18 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang Hình 2.4: Kiến trúc MBIST đi cùng bộ nhớ nội bên trong chip Có thể nói MBIST được xem như là giải pháp tốt nhất dựa trên các thuật toán thử nghiệm khác nhau để phát hiện lỗi bộ nhớ trong quá trình thiết kế cũng như sau khi hoàn tất quá trình chế tạo. Trong hệ thống hoàn chỉnh bao gồm nhiều cấu hình bộ nhớ khác nhau, chỉ cần một kiến trúc MBIST có thể phát hiện tất cả các lỗi bộ nhớ một cách hiệu quả. Một số kiến trúc MBIST linh hoạt có thể lập trình để giúp các bộ nhớ tự sửa chữa các lỗi bằng phần cứng dự phòng của chính bộ nhớ đó. Khả năng phát hiện lỗi của MBIST được bao phủ bằng các thuật toán đã được cứng hoá bên trong kiến trúc MBIST.

Các thuật toán này sẽ tự động tạo ra các mẫu kiểm tra bộ nhớ một cách tự động mà không cần phải lập trình hay tương tác từ bên ngoài chip. Tuy nhiên do tính tích hợp bên trong thiết kế nên một số vấn đề cần quan tâm đối với các mạch MBIST nói chung [Trích dẫn từ: Abhilash Kaushal & Kartik Kathuria “MBIST verification: Best Practice & chanllenge”-www.  Sự hao tốn công suất Trường ĐHBK TPHCM 19 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang  Hao tốn diện tích  Phương pháp điều khiển  Cách thức tích hợp vào hệ thống trong quá trình thiết kế  Việc thay đổi nguồn clock để kiểm tra  Chi tiết các bài toán khoa học này dần làm rõ khi phân tích các mục tiếp theo sau. Đề tài này đề xuất một kiến trúc MBIST hiệu quả tích hợp nhiều thuật toán có khả năng bao phủ hết tất cả các lỗi bộ nhớ hiện nay.

Kiến trúc MBIST đề nghị được thiết kế theo đúng quy trình thiết kế vi mạch số ASIC trên nền công nghệ 90nm. Khảo sát thuật toán Một khảo sát về độ bao phủ của các thuật toán được sử dụng trong kiến trúc MBIST Bảng 2.1: Khảo sát độ bao phủ của các thuật toán Thuật toán Lỗi bộ nhớ SAF TF CFin CFid CFdyn NPSF A P S MATS  MATS++   MARCH-C      MARCH-A    Trường ĐHBK TPHCM 20 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang TLSNPSF1G   TLAPNPSF1G      TDANPSF1G   Bảng khảo sát độ bao phủ các thuật toán cho thấy việc kết hợp nhiều giải thuật làm tăng khả năng độ bảo phủ lỗi của bộ nhớ nội. Có thể nhận ra rằng kết hợp hai giải thuật TLAPNPSFIG và MARCH C cho phép bao phủ gần như toàn bộ các lỗi của bộ nhớ bán dẫn được tích hợp trong chip. Hai giải thuật này cũng chính là những tiếp cận của đề tài nhằm thực hiện một kiến trúc MBIST có khả năng bao phủ lỗi cao nhất có thể.

Đánh giá về tình hình nghiên cứu trong và ngoài nước Các khảo sát cho thấy MBIST trở thành một trong những kiến trúc thiết yếu của hầu hết các chip có mật độ tích hợp cao ngày nay. Hầu hết các công ty thiết kế cũng như các công ty cung cấp phần mềm trong lĩnh vực vi mạch đều có những giải pháp cho riêng mình và chào bán các giải pháp này như một thành quả. Đầu tiên các nghiên cứu tiêu biểu trong những năm gần đây (2011-2014) được thống kê cho thấy kiến trúc MBIST được cộng đồng thế giới rất quan tâm vì tính thiết yếu của nó trong hầu hết các sản phẩm chíp hiện nay. Đơn giản có thể hiểu những nhu cầu từ khách hàng về thị trường chíp trong những năm gần đây là các dòng chip có mật độ tích hợp cao.

Tương ứng những dòng chíp này, mật độ bộ nhớ nội chiếm 80%-90% diện tích tổng thể. Do đó MBIST tồn tại như một thiết yếu tăng cường độ tin cậy và hiệu quả sản xuất (chỉ số yeild trong sản xuất).2: Các công trình nghiên cứu về MBIST trên thế giới Tham Năm Hội nghị/Tạp chí (ISSN) Tác giả Thực hiện Thuật khảo trên thiết bị toán sử dụng Trường ĐHBK TPHCM 21 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang [1] 2014 International Journal of J. Raj Xilinx Kit: MATS Advanced Research in Computer Spartan 3E MARCH C and Communication Engineering FPGA MARCH B MARCH SS [2] 2014 IOSR Journal of Electronics and Darsi Chỉ mô phỏng MARCH C Communication Engineering Koteswaramma với ModelSim MARCH 3 [3] 2014 International Journal of Mr.Rakesh Chỉ mô phỏng MARCH C Engineering Research & Manukonda với Xinlinx MATS Technology 14.2 MARCH A MARCH Y MARCH B [4] 2014 Journal of Theoretical and Nurqamarina Binti 180nm Silterra MARCH C Applied Information Technology Mohd Noor [5] 2014 International Journal of Soumya Agrawal Chỉ mô phỏng MARCH C Electrical, Electronics and Communication [6] 2014 International Journal of Dr. Fazal Noor Xilinx Kit: MARCH C Computer Science and Bhasha Spartan 3E MATS Information Technologies FPGA MARCH Y MARCH A MARCH B [7] 2013 nternational Journal of Digital Sonal Sharma Chỉ mô phỏng MATS Application & Cotemporary bằng Xilinx MARCH X research MARCH C MARCH A MARCH B MARCH U Trường ĐHBK TPHCM 22 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang MARCH LR MARCH SS OMBIST [8] 2013 Internaltional Journal of Ali, "Memory Xilinx Kit: MATS Innovative Research In Debug Using Spartan 3E MARCH C Electriacal, Electronics, BIST FPGA Instrumentation and Control MARCH A Engineering MARCH B [9] 2013 International Journal of D.

Priya Chỉ mô phỏng MARCH C Computer Science and Mobile bằng Xilinx Computing ISE 9.2 [10] 2013 International Journal of S.PRAKASH Xilinx Kit: MARCH C Engineering and Technology Virtex-V PA FPGA [11] International Journal of C. Padmini Chỉ mô phỏng MARCH C Computer Applications [12] 2013 International Journal of Scientific Ashwini Kumar Chỉ mô phỏng MARCH & Engineering Research bằng System Verilog [13] 2013 International Jorunal of VLSI B. P SAHU Chỉ mô phỏng MATS and Embedded Systems bằng Cadence MARCH C MARCH X MARCH A MARCH Y [14] 2012 IJAIR Vijetha Gowd S Chỉ mô phỏng MARCH C [15] 2012 International Journal of M.Radha Rani Xilinx Kit: MARCH C Advanced Research in Computer Spartan 3E Engineering & Technology FPGA Trường ĐHBK TPHCM 23 HVTH: Hồ Tấn Thiện Chương 2: Tổng quan GVHD: PGS.TS Hoàng Trang [16] 2012 International Journal of Sonal Sharma Chỉ mô phỏng MATS Engineering Sciences & bằng Xilinx MARCH C Management MARCH B MARCH Lr MARCH U MARCH SS [17] 2012 International Journal of S.Jagadeesh CMOS 120nm Không đề Engineering Science & cập Xilinx kit: Advanced Technology SPARTAN [18] 2011 International Journal of Scientific Er.Manoj Arora Xilinx Kit: MARCH C & Engineering Research XC2s200E MARCH FPGA SS MARCH Y MARCH AB [19] 2011 IRNet Transactions on Electrical Sabir Hussain Xilinx Kit: MARCH and Electronics Engineering Spartan 3E FPGA Xét về khía cạnh nghiên cứu trong nước, hiện nay chưa có một công trình nào thảo luận chi tiết về đề tài này cho thấy tính cấp thiết của đề tài đề ra.