Thiết kế bộ nhớ SRAM 1KB sử dụng sense amplifier để tăng tốc độ đọc dữ liệu

Đồ án thiết kế bộ nhớ SRAM 1KB sử dụng sense amplifier tăng tốc độ đọc tại ĐH Sư phạm Kỹ thuật TP.HCM

• Tác giả: Đặng Nguyễn Vinh Quang
• Người hướng dẫn: ThS. Lê Minh
• Trường học: Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
• Chuyên ngành: Công nghệ Kỹ thuật Máy tính
• Đề tài: Thiết kế bộ nhớ SRAM 1KB sử dụng sense amplifier để tăng tốc độ đọc dữ liệu
• Loại tài liệu: Đồ án tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: Hồ Chí Minh

Tóm tắt

I. Tổng quan thiết kế bộ nhớ SRAM 1KB sử dụng sense amplifier

Bộ nhớ SRAM đóng vai trò nền tảng trong các bộ xử lý hiện đại. Cấu trúc SRAM lưu giữ dữ liệu bằng các cổng logic mà không cần chu kỳ làm tươi như DRAM. Đặc tính này mang lại tốc độ truy xuất vượt trội và độ trễ cực thấp. Tại Đại học Sư phạm Kỹ thuật TP.HCM, đề tài thiết kế bộ nhớ SRAM dung lượng 1KB đã giải quyết bài toán gia tăng hiệu năng đọc. Cấu trúc hệ thống gồm mảng ô nhớ, khối giải mã địa chỉ, mạch nạp trước và khối đọc dữ liệu chuyên dụng. Trong đó, bộ khuếch đại cảm biến sense amplifier giữ vị trí hạt nhân trong chuỗi xử lý tín hiệu. Bộ nhớ SRAM 1KB tương đương 8192 bit dữ liệu, đáp ứng tiêu chuẩn bộ nhớ đệm cache tốc độ cao cho vi điều khiển. Việc phân chia mảng nhớ hợp lý giúp giảm điện dung ký sinh trên đường bitline. Tốc độ chuyển mạch phụ thuộc trực tiếp vào khả năng phản hồi của mạch cảm biến. Đồ án xây dựng mô hình hoàn chỉnh từ cấp độ bóng bán dẫn CMOS đến kiểm tra chức năng toàn mạch. Kết quả mô phỏng khẳng định tính khả thi của kiến trúc SRAM đồng bộ hiệu năng cao.

1.1. Kiến trúc tổng thể của hệ thống bộ nhớ SRAM 1KB

Hệ thống SRAM 1KB bao gồm nhiều khối chức năng liên kết chặt chẽ. Khối mảng nhớ tổ chức thành ma trận hàng và cột các ô nhớ 6T cơ bản. Khối giải mã hàng nhận tín hiệu địa chỉ đầu vào và kích hoạt đường wordline tương ứng. Khi một hàng được chọn, toàn bộ ô nhớ trên hàng đó kết nối với các đường bitline và bitline đảo. Khối giải mã cột thực hiện nhiệm vụ ghép kênh dữ liệu để đưa tín hiệu đến cổng ra. Mạch nạp trước kéo điện áp hai đường bitline lên mức logic cao trước mỗi chu kỳ đọc. Khối điều khiển tạo xung định thì chuẩn xác cho toàn bộ hoạt động. Sự phối hợp nhịp nhàng giữa các khối đảm bảo quá trình đọc ghi không xảy ra xung đột logic.

1.2. Vai trò của sense amplifier trong chu kỳ đọc dữ liệu

Bộ khuếch đại cảm biến sense amplifier quyết định trực tiếp hiệu năng truy xuất bộ nhớ. Trong chu kỳ đọc, các ô nhớ SRAM có kích thước rất nhỏ nên dòng xả qua bóng bán dẫn bị hạn chế. Tín hiệu chênh lệch điện áp giữa đường bitline và bitline đảo diễn ra rất chậm chạp. Nếu không có bộ khuếch đại, hệ thống phải chờ đường dây xả hoàn toàn về mức không. Điều này làm tăng độ trễ và tiêu hao năng lượng chuyển mạch rất lớn. Sense amplifier giải quyết triệt để vấn đề này. Mạch phát hiện sự chênh lệch điện áp rất nhỏ chỉ từ vài chục millivolt. Sau đó, mạch nhanh chóng khuếch đại tín hiệu lên mức logic hoàn chỉnh. Quá trình đọc nhờ vậy diễn ra nhanh hơn và giảm tải điện năng.

II. Phân tích thách thức khi thiết kế bộ nhớ SRAM tốc độ cao

Quá trình thiết kế bộ nhớ SRAM tốc độ cao đối mặt với nhiều rào cản kỹ thuật khắt khe. Trở ngại lớn nhất xuất phát từ điện dung ký sinh tích tụ dọc theo các đường bitline. Khi dung lượng mảng nhớ tăng lên 1KB, hàng trăm ô nhớ mắc song song tạo nên tải dung rất lớn. Tải dung này làm chậm đáng kể tốc độ phóng điện của ô nhớ 6T trong quá trình truy xuất dữ liệu. Bên cạnh độ trễ, sự tiêu thụ công suất động cũng tăng theo quy mô mảng nhớ. Thao tác nạp xả liên tục các đường dây dài gây lãng phí năng lượng nghiêm trọng. Hiện tượng sụt áp và nhiễu xuyên âm giữa các đường tín hiệu liền kề còn đe dọa trực tiếp tính toàn vẹn dữ liệu. Ngoài ra, việc duy trì biên độ ổn định tĩnh và biên độ đọc của ô nhớ đòi hỏi tỷ lệ kích thước transistor cực kỳ chuẩn xác. Nếu thiết kế transistor truy cập không hợp lý, ô nhớ dễ bị đảo trạng thái ngoài ý muốn ngay trong chu kỳ đọc. Do đó, việc tối ưu hóa cấu trúc đọc trở thành bài toán bắt buộc để đảm bảo hiệu năng và độ ổn định.

2.1. Giới hạn vật lý của ô nhớ SRAM 6T truyền thống

Ô nhớ SRAM 6T truyền thống sử dụng hai bộ biến tần mắc chéo để chốt dữ liệu. Hai bóng bán dẫn NMOS đóng vai trò cổng truyền nhận điều khiển bởi đường wordline. Kích thước của từng transistor phải tuân thủ nghiêm ngặt tỷ lệ kích thước truyền thống để giữ ổn định trạng thái logic. Transistor kéo xuống phải mạnh hơn transistor truy cập nhằm ngăn ngừa lỗi ghi ngoài ý muốn khi đọc. Ngược lại, transistor truy cập phải mạnh hơn transistor kéo lên để chu kỳ ghi diễn ra thành công. Sự đánh đổi này khiến khả năng phóng dòng của ô nhớ bị giới hạn đáng kể. Khi ô nhớ xả đường bitline, dòng điện chạy qua rất nhỏ làm kéo dài thời gian tạo sai biệt điện áp. Hạn chế vật lý này làm suy giảm tốc độ đọc toàn mạch.

2.2. Vấn đề suy hao tín hiệu và tiêu thụ công suất đọc

Đường bitline trong mảng nhớ 1KB mang tải dung ký sinh rất lớn do liên kết nhiều ô nhớ. Trong mỗi chu kỳ đọc, nếu mạch yêu cầu biên độ chênh áp đầy đủ để phân biệt mức logic, năng lượng tiêu thụ sẽ tăng vọt. Công suất tiêu tán động tỷ lệ thuận với bình phương điện áp và điện dung đường dây. Việc xả hoàn toàn một đường bitline xuống mức 0 gây lãng phí năng lượng nghiêm trọng. Sau mỗi chu kỳ, mạch nạp trước phải kéo đường dây trở về điện áp nguồn. Hiện tượng nạp xả liên tục sinh ra nhiệt lượng lớn và làm suy giảm tuổi thọ linh kiện. Bên cạnh đó, tốc độ đọc bị trì hoãn nếu thiếu mạch cảm nhận biên độ nhỏ. Đây là động lực nghiên cứu các mạch khuếch đại cảm biến tiên tiến.

III. Giải pháp thiết kế các mạch sense amplifier cho SRAM 1KB

Nghiên cứu tại Đại học Sư phạm Kỹ thuật TP.HCM triển khai bốn cấu hình sense amplifier đặc trưng. Nhóm mạch điện áp gồm Cross Coupled Sense Amplifier và Latch Type Voltage Sense Amplifier. Nhóm mạch dòng điện gồm Basic Current Sense Amplifier và Hybrid Sense Amplifier. Mạch khuếch đại điện áp sử dụng phản hồi dương của cặp biến tần kết nối chéo để kích hoạt quá trình chuyển mạch nhanh. Khi tín hiệu kích hoạt đưa vào, sai biệt điện áp nhỏ ở đầu vào lập tức biến đổi thành mức logic đầy đủ ở đầu ra. Trong khi đó, mạch khuếch đại cảm nhận dòng nhận diện trực tiếp sự mất cân bằng dòng điện giữa hai nhánh bitline. Cách tiếp cận này hạn chế biến thiên điện áp trên đường dây, nhờ đó cắt giảm đáng kể năng lượng nạp xả. Quá trình mô phỏng trên phần mềm chuyên dụng kiểm chứng chi tiết các thông số then chốt như độ trễ lan truyền, công suất tiêu thụ và diện tích chiếm dụng. Việc lựa chọn cấu hình phù hợp mang lại giải pháp tối ưu cho từng mục tiêu thiết kế vi mạch cụ thể.

3.1. Phân loại và nguyên lý hoạt động của Voltage Sense Amplifier

Mạch khuếch đại điện áp hoạt động dựa trên cơ chế cân bằng động và phản hồi tích cực. Mạch Cross Coupled Sense Amplifier sử dụng cấu trúc gương lật với hai transistor PMOS kéo lên và hai transistor NMOS kéo xuống. Khi tín hiệu cho phép đọc RE kích hoạt, mạch nhanh chóng kéo điện áp nút có điện thế cao hơn lên mức VDD và nút còn lại về cực âm nối đất. Cấu hình Latch Type Sense Amplifier cải tiến bổ sung cơ chế khóa trạng thái độc lập. Thiết kế này cắt đứt hoàn toàn dòng điện tĩnh sau khi mạch chuyển trạng thái thành công. Nhờ đó, mạch loại bỏ tổn hao công suất tĩnh trong suốt thời gian duy trì dữ liệu đầu ra. Thời gian phản hồi của cấu trúc này rất ngắn, đạt hiệu năng đọc cao trong các khối nhớ SRAM.

3.2. Ứng dụng Current Sense Amplifier để giảm thiểu điện năng

Current Sense Amplifier mang đến giải pháp đột phá trong kiểm soát điện năng tiêu thụ. Mạch Basic Current Sense Amplifier tiếp nhận trực tiếp dòng phóng từ hai đường bitline mà không đòi hỏi độ lệch điện áp lớn. Trở kháng đầu vào thấp của mạch giữ cho điện áp đường dây gần như cố định ở mức nạp trước. Nhờ hiện tượng này, điện dung ký sinh dọc đường dây không phải xả sâu trong suốt chu kỳ làm việc. Biến thể Hybrid Sense Amplifier kết hợp ưu điểm của cảm nhận dòng và khuếch đại áp để tăng tốc độ phản hồi. Dòng tín hiệu nhỏ ban đầu được chuyển đổi và chốt điện áp ngay tại tầng đệm ngõ ra. Kỹ thuật này giảm thiểu hơn 40% công suất động so với mạch cảm biến điện áp thông thường. Đây là lựa chọn tối ưu nhất.

IV. Kết luận và triển vọng ứng dụng vi mạch SRAM 1KB tại ĐH SPKT

Đồ án thiết kế bộ nhớ SRAM 1KB tại Đại học Sư phạm Kỹ thuật TP.HCM mang lại nhiều đóng góp thực tiễn cho lĩnh vực thiết kế vi mạch. Kết quả nghiên cứu chứng minh tính khả thi của việc tích hợp các cấu hình sense amplifier tiên tiến nhằm tối ưu tốc độ đọc và giảm tiêu hao công suất. Trong các mô hình khảo sát, mạch Latch Type Voltage Sense Amplifier đạt độ trễ nhỏ nhất, phù hợp với các ứng dụng đòi hỏi tốc độ xung nhịp cực cao. Trong khi đó, Hybrid Sense Amplifier chứng tỏ sự ưu việt về hiệu quả năng lượng, mở ra tiềm năng ứng dụng trên các thiết bị nhúng và IoT tiết kiệm điện. Đồ án xây dựng thành công quy trình thiết kế hoàn chỉnh từ sơ đồ nguyên lý schematic, kiểm tra xung định thì đến mô phỏng dạng sóng chi tiết. Những số liệu thực nghiệm thu được tạo cơ sở kỹ thuật tin cậy cho công tác giảng dạy, nghiên cứu chuyên sâu về thiết kế mạch tích hợp VLSI tại nhà trường. Nghiên cứu mở ra hướng phát triển mở rộng quy mô dung lượng nhớ trong tương lai.

4.1. Đánh giá hiệu quả thực nghiệm của các cấu hình mạch đọc

Số liệu mô phỏng cung cấp bức tranh so sánh toàn diện về hiệu năng bốn mạch đọc. Cấu trúc Latch Type Voltage Sense Amplifier chứng minh ưu thế vượt bậc về tốc độ đọc dữ liệu. Thời gian phản hồi tín hiệu đạt mức tối ưu nhờ cơ chế chốt trạng thái đối xứng. Ngược lại, mạch Basic Current Sense Amplifier và Hybrid Sense Amplifier chiếm ưu thế về mức tiêu thụ năng lượng. Dòng rò qua bitline giảm mạnh nhờ biên độ dao động điện áp rất nhỏ. Về khía cạnh bố trí mặt bằng vi mạch, mạch Cross Coupled sở hữu diện tích nhỏ gọn nhất do cấu tạo ít transistor hơn. Kết quả khẳng định mỗi cấu trúc đều mang những giá trị kỹ thuật riêng biệt, cho phép kỹ sư linh hoạt lựa chọn giữa diện tích, công suất và tốc độ.

4.2. Khả năng ứng dụng thực tế trong công nghệ vi mạch nhúng

Mô hình SRAM 1KB tối ưu đóng vai trò thiết yếu trong cấu trúc vi xử lý nhúng chuyên dụng. Dung lượng 1KB đáp ứng lý tưởng nhu cầu lưu trữ dữ liệu tạm thời cho các bộ điều khiển ngoại vi và nhân xử lý DSP. Việc cải thiện tốc độ đọc giúp thu hẹp khoảng cách thời gian giữa CPU và bộ nhớ đệm cache bậc một. Nhờ mức tiêu hao năng lượng thấp từ cấu trúc sense amplifier hiện đại, vi mạch rất thích hợp tích hợp vào các thiết bị IoT không dây dùng pin. Ngoài ra, kết quả đồ án tại ĐH Sư phạm Kỹ thuật TP.HCM mở ra tiền đề phát triển các khối IP bán dẫn chuyên dụng. Đây là bước đệm giá trị nâng cao năng lực tự chủ thiết kế vi mạch bán dẫn trong nước.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Ngành công nghiệp vi mạch bán dẫn đóng vai trò nền tảng trong toàn bộ hệ thống công nghiệp điện tử hiện đại, từ thiết bị máy tính, viễn thông 5G, trí tuệ nhân tạo (AI) cho đến các hệ thống tự động hóa và phương tiện tự hành. Theo số liệu dự báo được tác giả trích dẫn, quy mô doanh thu của ngành công nghiệp bán dẫn toàn cầu dự kiến tăng từ 0,72 nghìn tỷ USD vào năm 2024 lên 1,21 nghìn tỷ USD vào năm 2029 với tỷ lệ tăng trưởng kép hàng năm (CAGR) đạt 10,86%. Tại Việt Nam, vi mạch bán dẫn được xác định là ngành kinh tế mũi nhọn nhận được nhiều chính sách khuyến khích đầu tư từ Chính phủ. Tuy nhiên, năng lực thiết kế chip trong nước hiện mới có sự tham gia của một số ít doanh nghiệp như Viettel, FPT, trong khi phần lớn thị trường vẫn phụ thuộc nguồn cung nước ngoài.

Trong cấu trúc của các bộ vi xử lý trung tâm (CPU) và vi mạch xử lý tín hiệu số, bộ nhớ truy cập ngẫu nhiên tĩnh (SRAM) giữ vai trò then chốt làm bộ nhớ đệm (cache). Khác với bộ nhớ DRAM lưu trữ điện tích trong tụ điện và bắt buộc phải có chu kỳ làm tươi (refresh) định kỳ, SRAM lưu giữ dữ liệu bằng các cổng logic phản hồi chéo, đem lại tốc độ truy xuất rất cao và tiêu thụ năng lượng thấp ở chế độ tĩnh. Mặc dù vậy, một trong những thách thức kỹ thuật lớn nhất khi thiết kế bộ nhớ SRAM là độ trễ trong quá trình đọc dữ liệu từ các ô nhớ. Do đó, mạch khuếch đại cảm nhận (Sense Amplifier) là thành phần quyết định trực tiếp đến thời gian đọc dữ liệu, diện tích chip và công suất tiêu thụ tổng thể của toàn bộ hệ thống bộ nhớ.

Đề tài đặt ra các mục tiêu và nhiệm vụ nghiên cứu cụ thể như sau:

1. Thiết kế bộ nhớ SRAM 1024 Bit với cấu trúc ô nhớ cơ sở sử dụng 6 transistor (6T SRAM).
2. Sử dụng phần mềm mô phỏng chuyên dụng để kiểm tra, đánh giá chính xác hoạt động của bộ nhớ trong các trường hợp đọc và ghi dữ liệu với các trạng thái logic '0' và '1'.
3. Thiết kế 4 cấu trúc mạch Sense Amplifier khác nhau: Basic Current Sense Amplifier (mạch khuếch đại cảm nhận dòng cơ bản), Hybrid Sense Amplifier (mạch khuếch đại cảm nhận kết hợp), Latch Type Sense Amplifier (mạch khuếch đại cảm nhận kiểu chốt), và Cross Coupled Sense Amplifier (mạch khuếch đại cảm nhận ghép chéo).
4. Khảo sát và đánh giá so sánh hiệu năng của 4 mạch Sense Amplifier khi tích hợp trên ô nhớ SRAM 6T 1 Bit.
5. Tính toán định lượng công suất tiêu thụ và độ trễ lan truyền của bộ nhớ SRAM tương ứng với từng loại mạch Sense Amplifier.
6. Hoàn thiện thiết kế mặt nạ vật lý (Layout) cho toàn bộ hệ thống bộ nhớ SRAM 1024 Bit, kiểm tra các quy chuẩn vật lý vi mạch.

Đối tượng nghiên cứu của đồ án là ô nhớ SRAM 6T, mảng nhớ SRAM dung lượng 1024 bit, các khối ngoại vi (mạch nạp trước, mạch ghi, mạch giải mã hàng 5 sang 32) và 4 cấu trúc Sense Amplifier. Phạm vi nghiên cứu được giới hạn ở việc thiết kế, mô phỏng và vẽ layout trên công nghệ bán dẫn CMOS 90nm sử dụng bộ công cụ phần mềm Cadence Virtuoso, được thực hiện tại Bộ môn Kỹ thuật Máy tính Viễn thông, Khoa Điện - Điện tử, Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh, hoàn thành vào tháng 6 năm 2024.

Cơ sở lý thuyết và phương pháp thiết kế

Khung lý thuyết của đề tài tập trung vào nguyên lý vận hành của bộ nhớ bán dẫn SRAM 6T và các cấu trúc Sense Amplifier. Ô nhớ SRAM 6T tiêu chuẩn được cấu tạo từ hai bộ biến tần CMOS kết nối chéo tạo thành một mạch chốt lưu trữ giá trị tại hai nút đảo ngược $Q$ và $QB$, cùng hai transistor truy cập điều khiển bởi đường chọn từ (Word Line - WL) nối tới các đường bit vi sai (Bit Line - BL và Bit Line Bar - BLB).

Các mô hình lý thuyết và đại lượng đo lường vật lý chính được sử dụng bao gồm:

• Độ trễ lan truyền tín hiệu ($t_{pd}$): Được xác định theo thời gian chuyển mạch khi tín hiệu đạt mức 50% biên độ ổn định, tính theo công thức: $$t_{pd} = \frac{t_{pdf} + t_{pdr}}{2}$$ Trong đó $t_{pdf}$ là thời gian trễ khi ngõ ra chuyển từ cao xuống thấp, $t_{pdr}$ là thời gian trễ khi ngõ ra chuyển từ thấp lên cao. Tốc độ cạnh xung trung bình ($t_{rf}$) được xác định qua thời gian cạnh lên ($t_r$) và cạnh xuống ($t_f$) trong khoảng 20% đến 80% biên độ: $$t_{rf} = \frac{t_r + t_f}{2}$$
• Công suất tiêu thụ: Bao gồm công suất tức thời $P(t) = I(t) \cdot V(t)$ và công suất trung bình $P_{avg} = \frac{1}{T} \int_{0}^{T} P(t) dt$. Tổng công suất phân rã thành công suất động ($P_{dynamic} = P_{switching} + P_{shortcircuit}$) sinh ra do nạp xả tải điện dung và dòng ngắn mạch, kết hợp với công suất tĩnh ($P_{static}$) sinh ra từ các thành phần dòng rò ($I_{sub}, I_{gate}, I_{junct}, I_{contention}$). Ba chế độ quản lý năng lượng được khảo sát là chế độ hoạt động, chế độ chờ và chế độ ngủ.
• Độ dự trữ nhiễu (Noise Margin): Xác định dựa trên đặc tuyến truyền điện áp DC (VTC) của cổng đảo, phân định qua biên độ nhiễu mức thấp $NML = V_{IL} - V_{OL}$ và biên độ nhiễu mức cao $NMH = V_{OH} - V_{IH}$.
• Tỷ lệ kích thước transistor: Tỷ lệ kéo lên ($PR = (W/L){PU} / (W/L){AT}$) và tỷ lệ ô nhớ ($CR = (W/L){PD} / (W/L){AT}$), trong đó PU là transistor kéo lên, PD là transistor kéo xuống, và AT là transistor truy cập. Đối với công nghệ 90nm, nhóm tác giả lựa chọn $CR = 2,5$ và $PR = 1,2$ để cân bằng giữa khả năng phân biệt mức logic, diện tích và dòng rò.

Phương pháp nghiên cứu thực nghiệm mô phỏng và thiết kế vi mạch được triển khai thông qua quy trình:

• Tính toán kích thước hình học kênh dẫn ($W/L$) cho các transistor trong ô nhớ: Với chiều dài kênh dẫn cố định $L_{PU} = L_{PD} = L_{AT} = 100\text{ nm}$ và $W_{AT} = 100\text{ nm}$, tính toán ra $W_{PU} = 120\text{ nm}$ và $W_{PD} = 250\text{ nm}$. Kích thước cụ thể được gán là $W_{M1} = W_{M3} = 120\text{ nm}$, $L_{M1} = L_{M3} = 100\text{ nm}$; $W_{M2} = W_{M4} = 250\text{ nm}$, $L_{M2} = L_{M4} = 100\text{ nm}$; $W_{M5} = W_{M6} = 120\text{ nm}$, $L_{M5} = L_{M6} = 100\text{ nm}$. Các khối mạch ngoại vi được chọn theo kích thước mặc định của thư viện Cadence 90nm là $W = 120\text{ nm}$ và $L = 100\text{ nm}$ cho cả NMOS và PMOS.
• Xây dựng sơ đồ nguyên lý (Schematic) trên Cadence Virtuoso, kiểm thử tín hiệu DC và Transient.
• Thiết kế bố trí hình học vi mạch (Layout), áp dụng quy trình kiểm tra quy tắc thiết kế (DRC - Design Rule Check) và so sánh sơ đồ mạch với bố trí hình học (LVS - Layout Versus Schematic).

Thiết kế và triển khai hệ thống vi mạch

Kiến trúc bộ nhớ SRAM được phân chia thành cấu trúc ô nhớ 1 bit hoàn chỉnh và mảng bộ nhớ tích hợp 1024 bit.

Thiết kế các khối chức năng ô nhớ SRAM 1 Bit

Hệ thống ô nhớ 1 bit bao gồm 4 khối mạch cơ sở liên kết với nhau qua hai đường bit vi sai BL và BLB:

• Khối nạp trước (Precharge): Sử dụng 3 transistor PMOS ($Q7, Q8, Q9$). Hai transistor $Q7$ và $Q8$ kết nối nguồn $V_{DD}$ để sạc hai đường bit BL và BLB lên mức cao. Transistor $Q9$ đóng vai trò cân bằng điện thế giữa BL và BLB. Khối hoạt động khi tín hiệu điều khiển nạp trước ở mức tích cực thấp ($PRE = 0$).
• Khối mạch ghi (Write Driver): Nhận tín hiệu cho phép ghi ($WE$) và đường dữ liệu vào ($DATA$). Mạch gồm các transistor chuyển mạch $M5, M8, M9, M12$ kết hợp cùng hai cổng đảo tạo bởi cặp $M6-M7$ và $M10-M11$. Bảng trạng thái vận hành của mạch ghi được thiết kế như sau:

WE	DATA	BL	BLB	Trạng thái hoạt động
0	X	Giữ nguyên	Giữ nguyên	Không ghi dữ liệu, các transistor ngắt khỏi đường bit
1	0	0	1	Ép điện áp ghi bit 0 vào ô nhớ
1	1	1	0	Ép điện áp ghi bit 1 vào ô nhớ

• Khối ô nhớ SRAM 6T: Chứa chốt biến tần và cặp transistor truy cập $M5, M6$. Khi đường $WL$ lên mức 1, dữ liệu từ chốt được truyền ra BL/BLB (thao tác đọc) hoặc nhận điện áp từ mạch ghi nạp vào chốt (thao tác ghi).
• Khối đọc và 4 cấu trúc Sense Amplifier: Được kích hoạt khi tín hiệu cho phép đọc lên mức cao ($RE = 1$). Bốn cấu trúc mạch Sense Amplifier được triển khai gồm:
  • Basic Current Sense Amplifier (BCSA): Mạch khuếch đại chế độ dòng gồm 7 transistor ($M1$ đến $M7$). Mạch cảm nhận dòng điện chênh lệch trên BL và BLB, truyền tín hiệu qua các điểm $Q$ và $QB$ để đưa ra ngõ OUT với tốc độ cao.
  • Hybrid Sense Amplifier (HSA): Mạch khuếch đại cảm nhận kết hợp, sử dụng tầng đầu khuếch đại điện áp vi sai nhỏ và tầng sau khuếch đại dòng để tối ưu biên độ.
  • Cross Coupled Sense Amplifier (CCSA): Mạch khuếch đại chế độ áp vi sai, sử dụng hai cặp transistor mắc theo cấu hình flip-flop phản hồi tích cực, khuếch đại độ lệch điện áp rất nhỏ giữa hai đường bit thành mức logic hoàn chỉnh.
  • Latch Type Sense Amplifier (LTSA): Mạch khuếch đại vi sai kết hợp chốt trạng thái, kích hoạt một transistor phân nhánh khi có chênh lệch điện áp ngõ vào và giữ mức logic ổn định tại ngõ ra.

Thiết kế mảng ô nhớ SRAM 1024 Bit và khối giải mã hàng

• Mảng ô nhớ 1024 bit: Được tổ chức thành ma trận đối xứng gồm 32 hàng và 32 cột ($32 \times 32 = 1024\text{ bit}$). Các ô nhớ trong cùng một hàng dùng chung đường chọn từ WL, các ô nhớ trong cùng một cột chia sẻ chung các đường bit BL, BLB, các đường điều khiển PRE, WE, RE và các đường dữ liệu.
• Khối giải mã hàng 5 sang 32 (5-to-32 Row Decoder): Tiếp nhận địa chỉ hàng 5 bit từ bên ngoài để giải mã thành 32 tín hiệu kích hoạt độc lập nối đến 32 đường Word Line ($WL0$ đến $WL31$). Cấu trúc bộ giải mã 5 sang 32 được ghép tầng phân cấp từ một bộ giải mã 2 sang 4 và một bộ giải mã 3 sang 8.

Triển khai Layout vi mạch

Quy trình thiết kế Layout được thực hiện cho từng phần tử độc lập: layout mạch nạp trước, mạch ghi, bộ giải mã 2 sang 4, bộ giải mã 3 sang 8, bộ giải mã 5 sang 32, ô nhớ 6T, 4 loại mạch Sense Amplifier, layout ô nhớ 1 bit hoàn chỉnh và layout tổng thể mảng 1024 bit. Toàn bộ các bản vẽ layout đều vượt qua các bước kiểm tra quy tắc vật lý DRC (không có lỗi vi phạm khoảng cách, diện tích kim loại) và LVS (khớp hoàn toàn giữa sơ đồ hình học và sơ đồ nguyên lý).

Nội dung chính theo từng chương

Chương 1: Tổng quan

Chương 1 giới thiệu khái quát về vai trò của ngành công nghiệp bán dẫn trên thế giới và tại Việt Nam, phân tích tầm quan trọng của bộ nhớ SRAM trong cấu trúc vi xử lý và hệ thống nhúng. Tác giả chỉ ra thách thức chính trong thiết kế SRAM là độ trễ của chu kỳ đọc, từ đó xác lập tính cấp thiết của việc nghiên cứu Sense Amplifier. Nội dung chương công bố mục tiêu đề tài, giới hạn phạm vi thiết kế ở mảng nhớ 1024 bit trên công nghệ Cadence Virtuoso 90nm và sơ đồ bố cục 5 chương của quyển báo cáo.

Chương 2: Cơ sở lý thuyết

Nội dung chương 2 hệ thống hóa cơ sở lý thuyết về SRAM và các khối mạch phụ trợ. Tác giả phân tích chi tiết nguyên lý đọc và ghi dữ liệu của ô nhớ 6T, chỉ rõ hiện tượng dao động điện áp tại nút $QB$ khi đọc bit 1 và vai trò của transistor kéo xuống trong việc duy trì mức logic 0. Chương này phân loại Sense Amplifier thành hai nhóm chính là Current-Mode (BCSA, HSA) và Voltage-Mode (CCSA, LTSA), thiết lập các phương trình giải tích xác định độ trễ lan truyền, công suất động, công suất tĩnh, biên độ dự trữ nhiễu ($NML, NMH$), đồng thời phân tích ảnh hưởng của tỷ lệ Pull-up ratio và Cell ratio đến độ ổn định của ô nhớ để lựa chọn thông số hình học cho công nghệ 90nm.

Chương 3: Thiết kế hệ thống

Chương 3 trình bày các yêu cầu thiết kế hệ thống và cấu tạo chi tiết từng khối mạch. Tác giả phân tích nguyên lý hoạt động của khối nạp trước sử dụng transistor PMOS cân bằng áp, khối mạch ghi kèm bảng chân trị điều khiển theo tín hiệu WE và DATA, cùng 4 sơ đồ nguyên lý của các bộ khuếch đại cảm nhận BCSA, HSA, CCSA, LTSA. Phần thiết kế hệ thống mảng 1024 bit trình bày phương pháp ghép nối ma trận 32 hàng x 32 cột và cấu tạo khối giải mã địa chỉ hàng 5 sang 32 từ các khối giải mã 2 sang 4 và 3 sang 8.

Chương 4: Kết quả thực hiện

Chương 4 là chương thực nghiệm trọng tâm, công bố toàn bộ kết quả mô phỏng dạng sóng và layout của đề tài:

• Phân tích đặc tuyến truyền dẫn DC của cổng đảo Inverter với điện áp $V_{in} = 1\text{ V}$, tính toán các giá trị điện áp $V_{OH}, V_{OL}, V_{IH}, V_{IL}$ và khảo sát hiện tượng nhiễu trong quá trình đọc ô nhớ 6T.
• Dạng sóng mô phỏng chức năng, độ trễ lan truyền ($t_{pdr}, t_{pdf}$), công suất tức thời, công suất trung bình, kèm bản vẽ layout, kết quả kiểm tra lỗi DRC và LVS của mạch nạp trước, mạch ghi và bộ giải mã hàng 5 sang 32.
• Kết quả mô phỏng và layout ô nhớ SRAM 6T đơn lẻ.
• Mô phỏng độc lập 4 cấu trúc Sense Amplifier (CCSA, LTSA, HSA, BCSA) về dạng sóng khuếch đại, trễ cạnh lên/xuống và công suất trung bình.
• Khảo sát ô nhớ SRAM 1 bit hoàn chỉnh khi ghép nối lần lượt với từng loại mạch Sense Amplifier: Đo đạc độ trễ tín hiệu ngõ ra OUT so với tín hiệu cho phép đọc RE và đường chọn từ WL trong cả hai trường hợp đọc bit '0' và đọc bit '1', kèm theo phân tích công suất tức thời và công suất trung bình.
• Tổng hợp kết quả layout ô nhớ 1 bit và layout tích hợp mảng 1024 bit; kiểm tra kiểm thử dạng sóng ngõ ra từ các nhóm bit $OUT00-OUT07$, $OUT08-OUT15$, $OUT16-OUT23$, $OUT24-OUT31$; kết luận việc hoàn thành kiểm tra lỗi DRC và LVS cho mảng nhớ 1024 bit.

Chương 5: Kết luận và hướng phát triển

Chương 5 đúc kết các kết quả đạt được đối với việc thiết kế thành công mảng nhớ SRAM 1024 bit và đánh giá hiệu năng của 4 mạch Sense Amplifier; đồng thời trình bày các hạn chế kỹ thuật còn tồn tại và đề xuất hướng mở rộng cho các nghiên cứu tiếp theo.

Kết quả và đóng góp kỹ thuật

Đồ án đã đạt được các kết quả kỹ thuật cụ thể được chứng minh qua mô phỏng trên công nghệ Cadence Virtuoso 90nm:

• Kiểm chứng chức năng các khối mạch cơ sở: Khối nạp trước cân bằng điện áp thành công trên hai đường BL và BLB khi tín hiệu $PRE = 0$; khối mạch ghi định hướng chính xác dữ liệu bit 0 và 1 xuống các đường bit theo đúng bảng trạng thái thiết kế khi $WE = 1$; bộ giải mã 5 sang 32 giải mã chính xác 32 tổ hợp địa chỉ tương ứng kích hoạt 32 đường Word Line riêng biệt.
• Đánh giá hiệu năng 4 cấu trúc Sense Amplifier:
  • Hoàn thiện mô phỏng và layout cho cả 4 mạch: Cross Coupled Sense Amplifier (CCSA), Latch Type Sense Amplifier (LTSA), Hybrid Sense Amplifier (HSA), và Basic Current Sense Amplifier (BCSA).
  • Khảo sát định lượng độ trễ lan truyền ngõ ra OUT đối với tín hiệu điều khiển đọc RE và đường chọn từ WL khi đọc dữ liệu bit 1 và bit 0 trên ô nhớ SRAM 1 bit hoàn chỉnh.
  • Phân tích chi tiết công suất tiêu thụ tức thời và công suất tiêu thụ trung bình của từng cấu trúc khi vận hành cùng ô nhớ.
• Hiện thực hóa mảng SRAM 1024 Bit:
  • Tích hợp thành công ma trận 32 hàng $\times$ 32 cột với dung lượng 1024 bit, kết nối đồng bộ với khối giải mã 5 sang 32 và các đường tín hiệu điều khiển PRE, WE, RE, DATA.
  • Kết quả mô phỏng dạng sóng khẳng định khả năng truy xuất dữ liệu chính xác trên toàn bộ các cổng ngõ ra từ $OUT00$ đến $OUT31$.
  • Đo đạc công suất tiêu thụ trung bình tổng thể của bộ nhớ SRAM 1024 Bit.
• Đóng góp về Layout vi mạch: Hoàn thành thiết kế layout hoàn chỉnh cho từng khối linh kiện và toàn bộ mảng nhớ 1024 bit; tất cả các bản vẽ layout đều vượt qua quy trình kiểm tra quy tắc vật lý DRC và tương thích sơ đồ nguyên lý LVS với 0 lỗi vi phạm.

Đóng góp của tác giả nằm ở việc xây dựng một quy trình thiết kế hoàn chỉnh từ tính toán lý thuyết kích thước transistor ($CR = 2,5$, $PR = 1,2$), mô phỏng sơ đồ nguyên lý đến thiết kế layout thực tế cho bộ nhớ SRAM trên tiến trình 90nm; đồng thời cung cấp bức tranh so sánh đối sánh trực tiếp về độ trễ và công suất giữa 4 cấu trúc Sense Amplifier thông dụng trên cùng một nền tảng công nghệ.

Hạn chế và hướng phát triển

Dựa trên nội dung được tác giả công bố trong văn bản, đồ án có các điểm hạn chế và hướng phát triển như sau:

• Hạn chế:
  • Dung lượng bộ nhớ được giới hạn ở quy mô 1024 bit (1Kb), chưa tích hợp thành các khối dung lượng lớn hơn thường thấy trong các chip xử lý thương mại.
  • Quá trình điều chỉnh thông số hình học $W$ và $L$ của transistor PMOS và NMOS cho các khối mạch ngoại vi theo lý thuyết ban đầu dẫn đến lỗi không đọc hoặc ghi được bit 0 và 1 trên phần mềm mô phỏng; do đó nhóm tác giả phải quay về sử dụng thông số mặc định của thư viện Cadence 90nm ($W_{NMOS} = W_{PMOS} = 120\text{ nm}$, $L_{NMOS} = L_{PMOS} = 100\text{ nm}$).
  • Đề tài chỉ dừng lại ở bước mô phỏng và kiểm tra layout trên máy tính (DRC/LVS), chưa trải qua quy trình chế tạo thử nghiệm vật lý (tape-out) để kiểm tra thực tế trên chip silicon.
• Hướng phát triển:
  • Mở rộng dung lượng mảng bộ nhớ lên các mức cao hơn (như các cấu trúc megabit hoặc kilobyte mở rộng) đáp ứng yêu cầu bộ nhớ đệm cache thực tế.
  • Nghiên cứu tối ưu hóa kích thước hình học kênh dẫn nhằm giảm sâu hơn nữa diện tích chiếm dụng trên chip và mức độ tiêu tán công suất tĩnh.
  • Thực hiện các mô phỏng nâng cao ở các góc công nghệ (PVT corners - Process, Voltage, Temperature) và hướng tới việc chế tạo, đo kiểm phần cứng thực nghiệm.

Giá trị tham khảo

Đồ án là tài liệu tham khảo kỹ thuật cho:

• Sinh viên, học viên chuyên ngành Công nghệ Kỹ thuật Máy tính, Kỹ thuật Điện tử - Viễn thông và Kỹ thuật Vi mạch đang thực hiện đồ án môn học hoặc khóa luận tốt nghiệp về thiết kế vi mạch kỹ thuật số và bộ nhớ nhúng.
• Kỹ sư thiết kế vi mạch có nhu cầu tham khảo quy trình phân tích, tính toán tỷ lệ transistor ($Cell\ Ratio$, $Pull-up\ ratio$) cho ô nhớ SRAM 6T trên công nghệ 90nm.
• Những người nghiên cứu mạch đọc bộ nhớ cần tài liệu tham khảo chi tiết về sơ đồ nguyên lý, cơ chế hoạt động và phương pháp vẽ layout cho 4 loại mạch khuếch đại cảm nhận (BCSA, HSA, CCSA, LTSA).
• Phần đáng tham khảo nhất là phương pháp ghép tầng bộ giải mã 5 sang 32 từ các khối 2 sang 4 và 3 sang 8, cùng các bước kiểm tra DRC và LVS trên phần mềm Cadence Virtuoso được trình bày chi tiết trong Chương 3 và Chương 4.

Câu hỏi thường gặp

1. Trong thiết kế ô nhớ SRAM 6T, tại sao kích thước transistor PMOS kéo lên lại được chọn nhỏ hơn transistor NMOS kéo xuống? Trong thiết kế vi mạch CMOS thông thường, kích thước PMOS thường lớn hơn NMOS để bù đắp độ linh động hạt dẫn (độ linh động của electron trong NMOS cao hơn lỗ trống trong PMOS). Tuy nhiên, trong ô nhớ SRAM 6T, transistor PMOS kéo lên dẫn mức logic '1' từ nguồn $V_{DD}$ đến ngõ ra. Việc duy trì mức logic 1 liên tục qua transistor lớn sẽ sinh nhiệt và gây tiêu hao năng lượng lớn. Do đó, thiết kế PMOS với kích thước nhỏ hơn NMOS giúp giảm tổn hao nhiệt, tiết kiệm năng lượng, cải thiện độ bền của mạch và tăng khả năng chống nhiễu cho ô nhớ.

2. Tác giả đã tính toán kích thước chiều dài ($L$) và chiều rộng ($W$) của các transistor trong ô nhớ SRAM 6T như thế nào? Với công nghệ 90nm, tác giả chọn Cell Ratio $CR = 2,5$ và Pull-up Ratio $PR = 1,2$, cố định chiều dài kênh dẫn $L_{PU} = L_{PD} = L_{AT} = 100\text{ nm}$ và $W_{AT} = 100\text{ nm}$. Các kích thước transistor tính ra gồm có:

• Transistor kéo lên ($M1, M3$): $W_{M1} = W_{M3} = 120\text{ nm}$, $L_{M1} = L_{M3} = 100\text{ nm}$.
• Transistor kéo xuống ($M2, M4$): $W_{M2} = W_{M4} = 250\text{ nm}$, $L_{M2} = L_{M4} = 100\text{ nm}$.
• Transistor truy cập ($M5, M6$): $W_{M5} = W_{M6} = 120\text{ nm}$, $L_{M5} = L_{M6} = 100\text{ nm}$.

3. Bốn mạch Sense Amplifier được thiết kế trong đồ án thuộc những nhóm phân loại nào? Bốn mạch Sense Amplifier được chia thành hai nhóm chính:

• Nhóm Current-Mode (chế độ dòng): Gồm Basic Current Sense Amplifier (BCSA) và Hybrid Sense Amplifier (HSA).
• Nhóm Voltage-Mode (chế độ áp): Gồm Cross Coupled Sense Amplifier (CCSA) và Latch Type Sense Amplifier (LTSA).

4. Khối giải mã hàng 5 sang 32 được kiến trúc như thế nào và phục vụ chức năng gì trong mảng nhớ 1024 bit? Khối giải mã hàng 5 sang 32 được kiến trúc theo dạng phân cấp, kết hợp từ một bộ giải mã 2 sang 4 và một bộ giải mã 3 sang 8. Khối này tiếp nhận 5 bit địa chỉ hàng ngõ vào và kích hoạt duy nhất một trong 32 đường chọn từ ($WL0$ đến $WL31$) tương ứng với hàng ô nhớ được chọn để tiến hành thao tác đọc hoặc ghi dữ liệu trên ma trận 32 hàng x 32 cột.

5. Vì sao các thành phần ngoại vi của bộ nhớ SRAM 1024 Bit lại sử dụng kích thước transistor mặc định của phần mềm Cadence? Trong quá trình thực nghiệm, khi nhóm tác giả điều chỉnh các thông số $W$ và $L$ của PMOS và NMOS theo tính toán lý thuyết cho các khối ngoại vi, kết quả mô phỏng không thể đọc hoặc ghi được bit '0' và '1'. Do đó, nhóm quyết định giữ kích thước mặc định của công nghệ 90nm trên phần mềm Cadence cho các khối ngoại vi là $W_{NMOS} = W_{PMOS} = 120\text{ nm}$ và $L_{NMOS} = L_{PMOS} = 100\text{ nm}$ để đảm bảo mạch hoạt động chính xác.

Kết luận

Đồ án tốt nghiệp của Đặng Nguyễn Vinh Quang và Vũ Đức Điền đã hoàn thành trọn vẹn việc thiết kế, mô phỏng và layout hệ thống bộ nhớ SRAM 1024 Bit sử dụng công nghệ CMOS 90nm trên phần mềm Cadence Virtuoso. Công trình đã khảo sát toàn diện 4 cấu trúc Sense Amplifier (BCSA, HSA, CCSA, LTSA), làm rõ ảnh hưởng của từng loại mạch khuếch đại cảm nhận đối với độ trễ truy xuất và công suất tiêu thụ của ô nhớ SRAM 6T. Toàn bộ mảng nhớ 32x32 và các mạch ngoại vi đều được chứng minh tính chính xác về mặt logic chức năng và vượt qua đầy đủ các kiểm tra quy chuẩn vi mạch DRC, LVS.

Trích đoạn nội dung tài liệu

Chương 1: Tổng quan: Giới thiệu về hướng vi mạch nói chung và SRAM nói riêng. Giới thiệu về tình hình nghiên cứu hiện nay, mục tiêu của đề tài, giới hạn của đề tài cũng như bố cục của đồ án. 3 Chương 2: Cơ sở lý thuyết: Trình bày lý thuyết về từng khối có liên quan trong bộ nhớ SRAM và phân tích hoạt động đọc hoặc ghi dữ liệu của ô nhớ SRAM 6T 1 Bit. Chương 3: Thiết kế hệ thống: Trình bày cụ thể về cấu tạo, chức năng và hoạt động của từng khối.

Sau đó, ghép các thành phần lại thành bộ nhớ SRAM hoàn chỉnh. Chương 4: Kết quả thực hiện: Kiểm tra và đánh giá công suất, độ trễ, các trạng thái đọc/ghi được thể hiện qua các trường hợp mô phỏng. Sau đó thực hiện thiết kế layout, ghép mạch hoàn chỉnh theo các tiêu chuẩn của thiết kế. Chương 5: Kết luận và hướng phát triển: Kết luận về đề tài với những thành quả đã làm và đạt được, bên cạnh đó sẽ nêu những mặt còn hạn chế so với mục tiêu đã đề ra và nêu lên hướng phát triển lớn hơn cho đề tài trong tương lai.

4 CHƯƠNG 2 CƠ SỞ LÝ THUYẾT 2.1 LÝ THUYẾT SRAM 2.1 Khái niệm SRAM RAM là viết tắt của Random Access Memory (bộ nhớ truy xuất ngẫu nhiên), một loại bộ nhớ trong máy tính dùng để lưu trữ dữ liệu tạm thời mà CPU cần truy cập nhanh chóng và thường xuyên trong quá trình thực hiện các tác vụ. Tất cả dữ liệu mà máy tính sử dụng và làm việc trong suốt quá trình hoạt động được lưu trữ ở đây. Dữ liệu máy tính thường được lưu trữ trên các thiết bị lưu trữ như ổ cứng, nhưng trước khi CPU có thể làm việc với chúng, chúng cần được đọc vào bộ nhớ truy cập ngẫu nhiên, được tạo ra bởi các vi mạch RAM. Bộ nhớ RAM chủ yếu có hai loại lưu trữ.

Loại đầu tiên là RAM động (Dynamic RAM) lưu trữ bit dữ liệu hoặc là tích điện trong một tụ điện. Loại thứ hai là RAM tĩnh (Static RAM) lưu trữ bit dữ liệu bằng Flip Flop. SRAM là viết tắt của Static Random Access Memory (Bộ nhớ truy cập ngẫu nhiên tĩnh), một loại bộ nhớ bán dẫn. SRAM được gọi là "tĩnh" vì dữ liệu được lưu trữ trong nó không cần phải được làm mới, khác biệt so với Dynamic RAM (DRAM) cần phải được làm mới định kỳ.

Từ “truy xuất ngẫu nhiên” có nghĩa là bất kỳ vị trí nào trong bộ nhớ đều có thể được truy cập để ghi và đọc, không quan trọng vị trí trước đó. Cấu trúc ô nhớ chủ yếu của SRAM là 6T, đại diện cho 6 transistor. Mỗi bit trong một SRAM được lưu trữ trong bốn transistor. Cấu trúc mạch đối xứng của SRAM cho phép đọc giá trị của một vị trí bộ nhớ nhanh hơn nhiều so với DRAM.

Một yếu tố khác làm cho SRAM nhanh hơn so với DRAM là tất cả các bit địa chỉ được lấy cùng một lúc. Trái lại, DRAM thường có địa chỉ đa công (address multiplexed). Các bit địa chỉ cao được theo sau bởi các bit địa chỉ thấp 5 trên cùng một gói chân để duy trì kích thước và giảm chi phí. Cần phải phân biệt SRAM với SDRAM (Synchronous DRAM) hoặc Pseudostatic RAM (PSRAM), một dạng DRAM được thiết kế để mô phỏng hành vi của SRAM.

SRAM thường có tốc độ nhanh hơn DRAM và không cần làm mới dữ liệu, do đó thường được lựa chọn cho các ứng dụng yêu cầu độ ổn định của dữ liệu.