Tổng quan nghiên cứu

Trong kỷ nguyên truyền thông số và mạng di động thế hệ mới, nhu cầu truyền tải dữ liệu dung lượng lớn với tốc độ từ 10 Gbps đến hơn 100 Gbps đang đặt ra thách thức nghiêm trọng đối với hệ thống xử lý tín hiệu băng cơ sở. Mã kiểm tra độ chẵn lẻ mật độ thấp (Low-Density Parity-Check - LDPC) đã trở thành tiêu chuẩn sửa lỗi kênh cốt lõi trong các công nghệ truyền thông hiện đại như IEEE 802.11n/ac/ax (Wi-Fi 6) và 5G NR nhờ khả năng tiệm cận giới hạn dung năng Shannon. Tuy nhiên, các giải thuật giải mã chuẩn xác như giải thuật lan truyền niềm tin (Belief Propagation - BP) hay giải thuật xấp xỉ Min-Sum (MS) thường đòi hỏi khối lượng tính toán số học dấu phẩy động phức tạp, tiêu tốn trên 65% tài nguyên xử lý logic và gây nghẽn cổ chai về độ trễ khi triển khai trên phần cứng.

Nhằm giải quyết bài toán cân bằng giữa hiệu năng sửa lỗi và chi phí tài nguyên phần cứng, đề tài luận văn thạc sĩ "Thiết kế bộ giải mã LDPC sử dụng giải thuật LWBF trên FPGA" được thực hiện bởi tác giả Nguyễn Đức Anh Trung, chuyên ngành Kỹ thuật Điện tử (Mã số: 8520203) tại Trường Đại học Bách khoa – Đại học Quốc gia TP. Hồ Chí Minh vào tháng 01 năm 2024. Mục tiêu cụ thể của nghiên cứu là xây dựng và hiện thực hóa thành công kiến trúc phần cứng bộ giải mã LDPC dựa trên giải thuật lật bit có trọng số dạng phân lớp (Layered Weighted Bit-Flipping - LWBF) trên nền tảng chip khả trình FPGA. Phạm vi nghiên cứu tập trung vào việc mô hình hóa, mô phỏng thuật toán, tối ưu hóa mức RTL và kiểm tra hiệu năng thời gian thực trong môi trường kênh truyền nhiễu Gauss trắng cộng (AWGN). Kết quả nghiên cứu mang ý nghĩa thực tiễn quan trọng khi giúp cắt giảm hơn 60% diện tích logic phần cứng, nâng thông lượng xử lý lên trên 2 Gbps và cung cấp một giải pháp khả thi cho các thiết bị truyền thông đầu cuối yêu cầu tiêu thụ năng lượng thấp.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng lý thuyết mã hóa kênh kiểm tra độ chẵn lẻ mật độ thấp ban đầu do Robert G. Gallager đề xuất và được mở rộng bởi David J.C. MacKay. Cấu trúc mã LDPC được định nghĩa bởi ma trận kiểm tra chẵn lẻ H kích thước M x N thưa thớt, trong đó các bit dữ liệu và các phương trình kiểm tra được biểu diễn trực quan qua đồ thị hai phía Tanner gồm các nút biến (Variable Nodes - VN) và các nút kiểm tra (Check Nodes - CN). Lý thuyết giải thuật lật bit (Bit-Flipping - BF) và lật bit có trọng số (Weighted Bit-Flipping - WBF) đóng vai trò trung tâm, cung cấp cơ chế giải mã dựa trên việc tính toán giá trị hàm năng lượng kiểm tra độ tin cậy của từng bit mà không cần thực hiện các phép nhân hoặc hàm phi tuyến phức tạp.

Bên cạnh đó, nghiên cứu tích hợp nguyên lý lập lịch giải mã phân lớp (Layered Decoding Schedule) nhằm thay thế cơ chế cập nhật hai pha truyền thống (Two-Phase Message Passing). Cấu trúc phân lớp chia ma trận H thành nhiều lớp ngang độc lập, cho phép kết quả tính toán của lớp trước được cập nhật ngay lập tức cho các lớp tiếp theo trong cùng một vòng lặp. Khung lý thuyết này vận hành dựa trên 4 khái niệm then chốt: ma trận kiểm tra bán lũy tiến quasi-cyclic (QC-LDPC), tỷ lệ lỗi bit (Bit Error Rate - BER), tỷ số tín hiệu trên tạp âm (Signal-to-Noise Ratio - SNR) và thông lượng phần cứng (Hardware Throughput).

Phương pháp nghiên cứu

Phương pháp nghiên cứu kết hợp giữa mô phỏng phần mềm toán học và thiết kế phần cứng vi mạch số. Nguồn dữ liệu kiểm thử được sinh ngẫu nhiên theo phân phối Bernoulli và điều chế số BPSK qua kênh truyền AWGN mô phỏng với quy mô mẫu kiểm tra vượt mức 10 triệu bit dữ liệu (tương đương 100.000 khung truyền) để đảm bảo độ tin cậy thống kê tại các ngưỡng SNR từ 1.0 dB đến 4.5 dB. Phương pháp chọn mẫu ngẫu nhiên độc lập được áp dụng để quét toàn diện không gian lỗi của kênh truyền.

Quy trình nghiên cứu bao gồm việc xây dựng mô hình thuật toán trên môi trường MATLAB/C++, tiếp theo là thiết kế kiến trúc phần cứng mức truyền thanh ghi (RTL) sử dụng ngôn ngữ mô tả phần cứng Verilog HDL trên phần mềm Xilinx Vivado. Lý do lựa chọn phương pháp này xuất phát từ khả năng ánh xạ trực tiếp từ thuật toán sang cấu trúc mạch số song song cao, cho phép đo đạc chính xác các chỉ số tài nguyên phần cứng (LUT, Flip-Flop, BRAM), tần số hoạt động cực đại và công suất tiêu thụ thực tế trên dòng FPGA Xilinx Artix-7/Kintex-7. Toàn bộ quá trình nghiên cứu và thử nghiệm được triển khai đồng bộ trong khung thời gian 12 tháng từ đầu năm 2023 đến tháng 01 năm 2024.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng thuật toán và tổng hợp mạch phần cứng đã mang lại các kết quả nổi bật sau:

  1. Hiệu năng sửa lỗi vượt trội so với giải thuật truyền thống: Bộ giải mã LWBF đạt mức BER $10^{-5}$ tại ngưỡng SNR khoảng 3.2 dB. Hiệu năng này chỉ kém hơn thuật toán Min-Sum chuẩn xác khoảng 0.35 dB, nhưng cải thiện vượt bậc tới 1.8 dB so với giải thuật Standard Bit-Flipping truyền thống trên cùng độ dài khối mã N = 1024 bit.
  2. Tiết kiệm tài nguyên phần cứng đáng kể: Kết quả tổng hợp mạch trên chip FPGA chứng minh kiến trúc đề xuất cắt giảm 61.5% số lượng bảng tra LUT (Look-Up Tables) và giảm 54% Flip-Flop so với kiến trúc Min-Sum tiêu chuẩn. Đặc biệt, thiết kế hoàn toàn không sử dụng các khối nhân chuyên dụng DSP48E, giúp giải phóng tài nguyên cho các khối xử lý tín hiệu khác trong hệ thống.
  3. Tăng tốc độ hội tụ và giảm độ trễ: Nhờ cơ chế cập nhật phân lớp, số lượng vòng lặp trung bình để giải mã thành công giảm 38% (từ 16 vòng lặp ở giải thuật WBF tiêu chuẩn xuống còn 10 vòng lặp ở LWBF). Độ trễ giải mã được duy trì dưới 18 chu kỳ xung nhịp cho mỗi layer.
  4. Thông lượng giải mã cao: Mạch tổng hợp đạt tần số xung nhịp tối đa 265 MHz, cung cấp thông lượng dữ liệu thực tế lên tới 2.12 Gbps ở chế độ giải mã song song cục bộ, đáp ứng tiêu chuẩn truyền dẫn tốc độ cao trong các hệ thống truyền thông hiện đại.

Thảo luận kết quả

Hiệu quả vượt trội của thiết kế bắt nguồn từ sự kết hợp hài hòa giữa cấu trúc phân lớp và giải thuật tính toán trọng số nhị phân đơn giản hóa. Trong kiến trúc hai pha cổ điển, thông tin kiểm tra chỉ được cập nhật sau khi tất cả các nút biến hoàn tất xử lý, dẫn đến sự chậm trễ trong quá trình hội tụ của từ mã. Ngược lại, kỹ thuật phân lớp của LWBF cập nhật tức thời ma trận kiểm tra ngay sau mỗi lớp con, giúp các bit bị lỗi được phát hiện và đảo trạng thái nhanh hơn khoảng 35% trong những vòng lặp đầu tiên.

Khi phân tích qua biểu đồ phân bố tài nguyên phần cứng và đường cong đặc tuyến thác nước BER theo $E_b/N_0$, dữ liệu phản ánh rõ nét sự đánh đổi tối ưu: chấp nhận mức suy giảm cực nhỏ 0.35 dB về tỷ lệ lỗi để đổi lấy mức giảm hơn 60% diện tích vi mạch. So với các công bố khoa học gần đây về bộ giải mã Min-Sum trên FPGA thường bị giới hạn tần số hoạt động quanh mức 150 MHz đến 180 MHz do đường trễ lan truyền dài của bộ so sánh đa ngõ vào, kiến trúc LWBF với các phép toán cộng trừ số nguyên đơn giản đã mở rộng băng thông tần số lên 265 MHz, tăng 47% hiệu suất xử lý trên một đơn vị diện tích silicon.

Đề xuất và khuyến nghị

Dựa trên kết quả nghiên cứu và khả năng mở rộng của kiến trúc LWBF, tác giả đề xuất 4 định hướng hành động cụ thể nhằm hoàn thiện và thương mại hóa sản phẩm:

  1. Tối ưu hóa đường ống xử lý (Pipelining) đa tầng: Tiến hành tái cấu trúc các khối logic tính toán hàm năng lượng sang dạng đường ống sâu, đặt mục tiêu nâng tần số hoạt động cực đại từ 265 MHz lên vượt mức 320 MHz và đạt thông lượng trên 3.0 Gbps. Timeline thực hiện trong vòng 6 tháng bởi nhóm kỹ sư thiết kế phần cứng RTL.
  2. Tích hợp cơ chế dừng sớm (Early Termination): Bổ sung khối kiểm tra syndrome trực tiếp ở mỗi lớp để tự động ngắt chu trình giải mã ngay khi toàn bộ phương trình chẵn lẻ được thỏa mãn. Giải pháp này hướng tới mục tiêu cắt giảm thêm 40% công suất tiêu thụ động trên chip FPGA, dự kiến triển khai trong thời gian 9 tháng do các nhà nghiên cứu thuật toán phụ trách.
  3. Mở rộng hỗ trợ cấu trúc Quasi-Cyclic đa chuẩn: Phát triển khối điều khiển chuyển dịch địa chỉ linh hoạt để hỗ trợ đa kích thước khung truyền và tỷ lệ mã hóa (từ R = 1/2 đến R = 5/6) tương thích với tiêu chuẩn 5G NR và Wi-Fi 7. Kế hoạch hoàn thiện trong 12 tháng với sự tham gia của các chuyên gia hệ thống viễn thông.
  4. Triển khai đóng gói IP Core chuẩn công nghiệp: Chuẩn hóa thiết kế thành lõi IP tuân thủ giao tiếp bus AXI4-Stream và tiến hành thử nghiệm trên hệ thống phần cứng thực tế (Hardware-in-the-Loop) trên các kit phát triển Zynq UltraScale+, đặt mục tiêu chuyển giao công nghệ cho doanh nghiệp trong lộ trình 15 tháng.

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu tham khảo giá trị cho các nhóm đối tượng cụ thể sau:

  1. Kỹ sư thiết kế vi mạch và phần cứng FPGA: Tìm thấy phương pháp luận chi tiết và mã nguồn RTL mẫu để thiết kế các khối giải mã sửa lỗi tốc độ cao, tối ưu diện tích logic cho các dòng chip khả trình công nghiệp.
  2. Học viên cao học và nghiên cứu sinh ngành Điện tử - Viễn thông: Nắm bắt phương pháp kết hợp giữa mô phỏng giải thuật lý thuyết trên MATLAB và hiện thực hóa phần cứng trên Vivado, phục vụ định hướng nghiên cứu xử lý tín hiệu băng cơ sở.
  3. Giảng viên và nhà nghiên cứu học thuật: Sử dụng làm tài liệu giảng dạy chuyên sâu cho các học phần Thiết kế Hệ thống nhúng, Xử lý số tín hiệu trên FPGA, và Lý thuyết Mã hóa thông tin.
  4. Bộ phận R&D tại các doanh nghiệp công nghệ viễn thông: Ứng dụng trực tiếp cấu trúc bộ giải mã LWBF chi phí thấp vào các module thu phát không dây IoT, thiết bị định tuyến Wi-Fi hoặc trạm thu phát sóng nhỏ (Small Cell).

Câu hỏi thường gặp

Giải thuật LWBF có ưu điểm gì nổi bật so với giải thuật Min-Sum khi triển khai phần cứng?
Giải thuật LWBF loại bỏ hoàn toàn các phép toán tìm giá trị nhỏ nhất phức tạp và các hàm logarit phi tuyến, chỉ sử dụng các phép cộng trừ số nguyên đơn giản kết hợp cập nhật phân lớp. Nhờ đó, kiến trúc này giúp tiết kiệm 61.5% tài nguyên bảng tra LUT và tăng tần số hoạt động lên mức 265 MHz trên chip FPGA.

Hiệu năng sửa lỗi của bộ giải mã LWBF có đáp ứng được các tiêu chuẩn truyền thông thực tế không?
Có. Trong điều kiện mô phỏng kênh truyền nhiễu Gauss trắng với hơn 10 triệu bit dữ liệu, bộ giải mã đạt tỷ lệ lỗi bit BER $10^{-5}$ tại mức SNR 3.2 dB. Khoảng cách hiệu năng chỉ lệch 0.35 dB so với Min-Sum, hoàn toàn đáp ứng tốt các yêu cầu khắt khe của hệ thống truyền thông không dây.

Kiến trúc đề xuất có thể áp dụng cho các ma trận kiểm tra có kích thước lớn hơn không?
Hoàn toàn khả thi. Do kiến trúc được thiết kế theo dạng mô-đun hóa và sử dụng cấu trúc ma trận Quasi-Cyclic, người thiết kế có thể dễ dàng mở rộng độ dài khối mã từ 1024 bit lên 2048 bit hoặc 4096 bit bằng cách cấu hình lại mạng lưới dịch chuyển barrel shifter mà không làm thay đổi cấu trúc lõi tính toán.

Mất bao nhiêu vòng lặp để bộ giải mã hoàn tất quá trình sửa lỗi cho một khung dữ liệu?
Nhờ cơ chế giải mã phân lớp, tốc độ hội tụ được tăng tốc đáng kể. Số vòng lặp trung bình để giải mã thành công chỉ dao động từ 6 đến 10 vòng lặp, giảm 38% so với mức 16 vòng lặp của các giải thuật lật bit có trọng số thông thường.

Công cụ và ngôn ngữ nào được sử dụng chính trong toàn bộ quá trình thiết kế phần cứng của luận văn?
Nghiên cứu sử dụng ngôn ngữ mô tả phần cứng Verilog HDL để thiết kế kiến trúc mức RTL, kết hợp phần mềm Xilinx Vivado phiên bản 2022/2023 để tổng hợp, tối ưu hóa sơ đồ cổng logic, mô phỏng định thời chính xác và nạp kiểm thử trực tiếp trên dòng chip FPGA Xilinx.

Kết luận

  • Luận văn đã thiết kế và hiện thực hóa thành công bộ giải mã LDPC sử dụng giải thuật LWBF tối ưu hóa trên nền tảng FPGA Xilinx, giải quyết triệt để bài toán thắt nút cổ chai về tài nguyên phần cứng.
  • Cắt giảm thành công 61.5% tài nguyên bảng tra LUT và 54% Flip-Flop so với các bộ giải mã Min-Sum truyền thống, không phụ thuộc vào khối nhân DSP chuyên dụng.
  • Đạt thông lượng xử lý dữ liệu thực tế 2.12 Gbps ở tần số xung nhịp 265 MHz, đảm bảo độ trễ xử lý thấp dưới 18 chu kỳ xung nhịp cho mỗi layer kiểm tra.
  • Đóng góp quy trình thiết kế hoàn chỉnh từ khâu mô hình hóa toán học trên MATLAB đến tổng hợp RTL trên Vivado, mở ra giải pháp khả thi cho các thiết bị truyền thông số thế hệ mới.
  • Kế hoạch tiếp theo tập trung vào việc tích hợp cơ chế ngắt sớm và đóng gói IP Core chuẩn AXI4 trong lộ trình 6 đến 12 tháng tới; các nhà nghiên cứu và doanh nghiệp quan tâm có thể khai thác mã nguồn và kiến trúc đề xuất để tích hợp vào các hệ thống viễn thông thực tế.