Tổng quan nghiên cứu

Trong bối cảnh phát triển nhanh chóng của các thiết bị di động như điện thoại thông minh, máy tính xách tay, thiết bị y sinh cầm tay, máy ảnh và thiết bị ghi hình, việc xử lý tín hiệu số trở thành một yếu tố then chốt. Bộ lọc đáp ứng xung hữu hạn (Finite Impulse Response - FIR) được ứng dụng rộng rãi trong các hệ thống xử lý tín hiệu số nhằm lọc và chuyển đổi tín hiệu rời rạc thành tín hiệu điện năng với hiệu suất cao. Tuy nhiên, các bộ lọc FIR truyền thống thường tiêu tốn nhiều năng lượng và có độ trễ lớn, gây hạn chế trong các ứng dụng yêu cầu công suất thấp và tốc độ xử lý nhanh.

Luận văn thạc sĩ này tập trung nghiên cứu và thiết kế ASIC cho bộ lọc FIR công suất thấp sử dụng công nghệ CMOS 90nm và 65nm, áp dụng các thuật toán tối ưu như Multiple Constant Multiplication (MCM), Shift Bit Adder/Multiplier (SBAM) và bộ nhân Vedic kết hợp với bộ cộng Ripple Carry Adder (RCA). Mục tiêu chính là giảm thiểu công suất tiêu thụ và độ trễ của bộ lọc FIR trong khi vẫn đảm bảo hiệu suất xử lý tín hiệu ở tần số 100MHz với điện áp thiết kế 1.6V.

Phạm vi nghiên cứu bao gồm thiết kế, mô phỏng và tổng hợp vi mạch số cho bộ lọc FIR với số lượng tap cố định, sử dụng phần mềm Matlab/Simulink, ModelSim và Synopsys Design Compiler. Kết quả mô phỏng cho thấy hiệu suất lọc đạt khoảng 96%, công suất tiêu thụ giảm xuống còn khoảng 80.56 µW (CMOS 90nm) và 193 µW (CMOS 65nm), với độ trễ xử lý khoảng 8.84 ns. Nghiên cứu có ý nghĩa quan trọng trong việc phát triển các thiết bị điện tử công suất thấp, góp phần nâng cao hiệu quả sử dụng năng lượng và mở rộng ứng dụng trong lĩnh vực vi mạch số tại Việt Nam.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên các lý thuyết và mô hình sau:

  • Bộ lọc đáp ứng xung hữu hạn (FIR Filter): Là bộ lọc kỹ thuật số không đệ quy, có đáp ứng xung hữu hạn, đảm bảo tính ổn định và pha tuyến tính. Phương trình cơ bản của bộ lọc FIR là $$ y[n] = \sum_{k=0}^{N-1} h[k] \cdot x[n-k] $$ với $h[k]$ là hệ số bộ lọc và $x[n-k]$ là tín hiệu đầu vào bị trễ.

  • Công suất trong CMOS: Công suất tiêu thụ trong mạch CMOS được mô tả bởi phương trình $$ P_{total} = C_{load} V_{dd}^2 f \alpha + I_{sc} V_{dd} + I_{leakage} V_{dd} $$ trong đó thành phần động chiếm khoảng 90% tổng công suất, phụ thuộc vào điện dung tải, điện áp cung cấp, tần số và hệ số hoạt động.

  • Thuật toán Multiple Constant Multiplication (MCM): Giúp tối ưu hóa phép nhân với các hằng số bằng cách sử dụng phép dịch bit và phép cộng, giảm thiểu số lượng phần tử nhân trong mạch.

  • Bộ nhân Vedic và bộ cộng Ripple Carry Adder (RCA): Bộ nhân Vedic được sử dụng để tăng tốc độ tính toán với độ trễ thấp hơn so với bộ nhân truyền thống. Bộ cộng RCA hỗ trợ xử lý kết quả nhân hiệu quả.

  • Kỹ thuật Clock Gating và Pipelining: Giúp giảm công suất tiêu thụ bằng cách vô hiệu hóa các phần không cần thiết của mạch và chia nhỏ đường dẫn tới hạn để tăng tốc độ xử lý.

Phương pháp nghiên cứu

  • Nguồn dữ liệu: Dữ liệu đầu vào là tín hiệu số 8-bit, hệ số bộ lọc cố định, được mô phỏng trên Matlab/Simulink và ModelSim. Thư viện vi mạch số CMOS 90nm và 65nm của TSMC được sử dụng cho thiết kế ASIC.

  • Phương pháp phân tích: Thiết kế RTL bằng ngôn ngữ Verilog, mô phỏng kiểm tra chức năng và hiệu năng bằng ModelSim và VCS tool. Tổng hợp logic và phân tích công suất, diện tích, độ trễ bằng Synopsys Design Compiler.

  • Timeline nghiên cứu: Nghiên cứu bắt đầu từ tháng 8/2018, hoàn thành thiết kế RTL và mô phỏng trong vòng 6 tháng, tổng hợp và kiểm tra thiết kế trong 3 tháng tiếp theo, hoàn thiện luận văn vào tháng 6/2019.

  • Cỡ mẫu: Thiết kế và mô phỏng trên bộ lọc FIR 5 tap với các hệ số $H = [5,4,3,2,1]$, tần số thiết kế 100MHz, điện áp 1.6V.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

  1. Giảm công suất tiêu thụ: Thiết kế bộ lọc FIR sử dụng thuật toán nhân Vedic kết hợp bộ cộng RCA đạt công suất tiêu thụ khoảng 76 µW, giảm 5.5% so với thiết kế sử dụng thuật toán thông thường (80.56 µW). Mức giảm này được xác nhận qua mô phỏng trên thư viện CMOS 90nm.

  2. Độ trễ xử lý thấp: Độ trễ của bộ lọc FIR được thiết kế đạt khoảng 8.84 ns, giảm đáng kể so với các thiết kế truyền thống có độ trễ trên 15 ns, nhờ áp dụng kỹ thuật pipelining và clock gating.

  3. Hiệu suất lọc cao: Bộ lọc FIR mô phỏng trên Matlab và ModelSim đạt hiệu suất lọc tín hiệu rời rạc lên đến 96%, đảm bảo khả năng lọc tín hiệu nhiễu và tín hiệu chuỗi hiệu quả.

  4. Tối ưu hóa diện tích mạch: Tổng hợp bằng Synopsys Design Compiler cho thấy diện tích mạch giảm khoảng 10% so với thiết kế không áp dụng thuật toán MCM và kỹ thuật clock gating, góp phần giảm chi phí sản xuất.

Thảo luận kết quả

Nguyên nhân chính của việc giảm công suất và độ trễ là do sự kết hợp hiệu quả giữa thuật toán MCM, bộ nhân Vedic và bộ cộng RCA, giúp giảm số lượng phép nhân và phép cộng cần thiết, đồng thời giảm hoạt động chuyển mạch không cần thiết nhờ clock gating. So với các nghiên cứu trước đây, kết quả này tương đồng hoặc vượt trội hơn về mặt công suất và độ trễ, ví dụ như nghiên cứu tại Ấn Độ đạt công suất 191 mW và độ trễ 27 ns, trong khi luận văn này đạt công suất dưới 80 µW và độ trễ dưới 9 ns.

Dữ liệu có thể được trình bày qua biểu đồ so sánh công suất tiêu thụ và độ trễ giữa các phương pháp thiết kế khác nhau, cũng như bảng tổng hợp các thông số kỹ thuật của bộ lọc FIR thiết kế trên CMOS 90nm và 65nm.

Đề xuất và khuyến nghị

  1. Áp dụng rộng rãi thuật toán MCM và bộ nhân Vedic: Khuyến nghị các nhà thiết kế vi mạch số tích hợp các thuật toán này để tối ưu công suất và tăng tốc độ xử lý trong các bộ lọc FIR và các mạch xử lý tín hiệu số khác.

  2. Tăng cường sử dụng kỹ thuật clock gating và pipelining: Động tác vô hiệu hóa các phần mạch không hoạt động và chia nhỏ đường dẫn tới hạn giúp giảm công suất tiêu thụ và tăng hiệu suất, nên được áp dụng trong thiết kế ASIC cho các ứng dụng công suất thấp.

  3. Phát triển thư viện vi mạch CMOS 65nm và 45nm: Để tiếp tục giảm kích thước và công suất tiêu thụ, các nghiên cứu tiếp theo nên tập trung vào công nghệ CMOS với kích thước nhỏ hơn, đồng thời tối ưu hóa thuật toán phù hợp với đặc tính công nghệ mới.

  4. Tích hợp mô phỏng đa công cụ: Kết hợp mô phỏng Matlab, ModelSim và Synopsys Design Compiler giúp kiểm tra toàn diện từ mức thuật toán đến mức vật lý, đảm bảo tính chính xác và hiệu quả của thiết kế.

  5. Đào tạo và phát triển nguồn nhân lực: Khuyến khích các trường đại học và viện nghiên cứu tăng cường đào tạo về thiết kế ASIC và kỹ thuật tối ưu công suất, nhằm nâng cao năng lực thiết kế vi mạch trong nước.

Đối tượng nên tham khảo luận văn

  1. Sinh viên và nghiên cứu sinh ngành Kỹ thuật Điện tử - Vi mạch số: Luận văn cung cấp kiến thức chuyên sâu về thiết kế bộ lọc FIR công suất thấp, kỹ thuật RTL, và quy trình thiết kế ASIC, hỗ trợ học tập và nghiên cứu.

  2. Kỹ sư thiết kế vi mạch và ASIC: Các kỹ sư có thể áp dụng các thuật toán và kỹ thuật tối ưu công suất trong thiết kế thực tế, nâng cao hiệu quả sản phẩm.

  3. Các công ty phát triển công nghệ vi mạch: Tham khảo để cải tiến quy trình thiết kế, giảm chi phí sản xuất và nâng cao chất lượng sản phẩm vi mạch số.

  4. Giảng viên và nhà nghiên cứu trong lĩnh vực xử lý tín hiệu số: Tài liệu cung cấp cơ sở lý thuyết và thực nghiệm để phát triển các đề tài nghiên cứu mới về bộ lọc số và thiết kế vi mạch công suất thấp.

Câu hỏi thường gặp

  1. Bộ lọc FIR là gì và tại sao lại quan trọng trong xử lý tín hiệu số?
    Bộ lọc FIR là bộ lọc kỹ thuật số không đệ quy với đáp ứng xung hữu hạn, đảm bảo tính ổn định và pha tuyến tính. Nó được sử dụng rộng rãi trong xử lý tín hiệu số để lọc nhiễu và cải thiện chất lượng tín hiệu.

  2. Thuật toán Multiple Constant Multiplication (MCM) giúp gì cho thiết kế bộ lọc FIR?
    MCM tối ưu hóa phép nhân với các hằng số bằng cách sử dụng phép dịch bit và phép cộng, giảm số lượng phần tử nhân, từ đó giảm công suất tiêu thụ và diện tích mạch.

  3. Bộ nhân Vedic có ưu điểm gì so với bộ nhân truyền thống?
    Bộ nhân Vedic có độ trễ thấp hơn và tốc độ xử lý nhanh hơn, giúp tăng hiệu suất tính toán trong các mạch số như bộ lọc FIR.

  4. Clock gating và pipelining ảnh hưởng thế nào đến công suất và hiệu suất?
    Clock gating giảm công suất bằng cách vô hiệu hóa các phần mạch không cần thiết, còn pipelining tăng tốc độ xử lý bằng cách chia nhỏ đường dẫn tới hạn, cả hai đều giúp tối ưu công suất và hiệu suất.

  5. Làm thế nào để kiểm tra và mô phỏng thiết kế bộ lọc FIR trước khi sản xuất?
    Thiết kế được mô phỏng ở mức RTL bằng ModelSim và VCS tool để kiểm tra chức năng, sau đó tổng hợp và phân tích công suất, diện tích, độ trễ bằng Synopsys Design Compiler nhằm đảm bảo thiết kế đáp ứng yêu cầu kỹ thuật.

Kết luận

  • Luận văn đã thành công trong việc thiết kế và mô phỏng bộ lọc FIR công suất thấp sử dụng công nghệ CMOS 90nm và 65nm với công suất tiêu thụ giảm xuống còn khoảng 76 µW và độ trễ xử lý 8.84 ns.
  • Áp dụng hiệu quả các thuật toán MCM, bộ nhân Vedic và bộ cộng RCA giúp tối ưu hóa công suất và tốc độ xử lý.
  • Kỹ thuật clock gating và pipelining góp phần giảm công suất tiêu thụ và tăng hiệu suất mạch.
  • Kết quả nghiên cứu có ý nghĩa thực tiễn cao, hỗ trợ phát triển công nghệ vi mạch số tại Việt Nam.
  • Đề xuất tiếp tục nghiên cứu mở rộng sang công nghệ CMOS kích thước nhỏ hơn và phát triển thư viện vi mạch trong nước.

Khuyến khích các nhà nghiên cứu và kỹ sư ứng dụng các kết quả và phương pháp trong luận văn để phát triển các thiết kế vi mạch công suất thấp, đồng thời mở rộng nghiên cứu sang các lĩnh vực xử lý tín hiệu số khác.