Giới thiệu dự án

Năng lượng tái tạo đang trải qua giai đoạn bùng nổ mạnh mẽ trên toàn cầu nhằm giải quyết áp lực suy thoái môi trường và cạn kiệt nhiên liệu hóa thạch. Theo thống kê từ Tổ chức Năng lượng Tái tạo Quốc tế (REN21), công suất năng lượng tái tạo lắp đặt mới toàn cầu đạt kỷ lục với hơn 161 GW trong giai đoạn chuyển dịch năng lượng, trong đó điện mặt trời (PV) chiếm tỷ trọng vượt trội 47%. Tại Việt Nam, theo Quy hoạch Điện VII điều chỉnh, mục tiêu tổng công suất điện mặt trời được nâng lên 850 MW vào năm 2020 và 12.000 MW vào năm 2030. Tuy nhiên, việc tích hợp nguồn quang điện vào lưới điện đặt ra thách thức kỹ thuật lớn do điện áp một chiều (DC) ngõ ra từ các tấm pin thường có biên độ thấp, dao động thất thường theo bức xạ và nhiệt độ môi trường.

Các bộ nghịch lưu nguồn áp truyền thống (Voltage Source Inverter - VSI) bộc lộ nhiều điểm hạn chế nghiêm trọng:

  • Bản chất chỉ là bộ biến đổi giảm áp ($V_{AC} < V_{DC}$), bắt buộc phải tích hợp thêm bộ tăng áp DC-DC hoặc máy biến áp 50Hz cồng kềnh phía sau, làm suy giảm hiệu suất toàn hệ thống từ 4% đến 7% và tăng chi phí lắp đặt.
  • Rủi ro hư hỏng phần cứng do hiện tượng trùng dẫn (shoot-through): hai khóa bán dẫn trên cùng một nhánh không được phép dẫn đồng thời, đòi hỏi phải chèn thời gian chết (dead-time), gây ra méo dạng sóng điện áp ngõ ra (tăng chỉ số méo hài tổng THD).
  • Khả năng chịu lỗi kém: khi xảy ra sự cố hở mạch (open-circuit fault) ở bất kỳ khóa công suất nào, hệ thống buộc phải ngắt kết nối khẩn cấp, gây gián đoạn cấp điện và sụt giảm công suất ngõ ra nghiêm trọng.

Đề tài "Nghịch lưu hình T 3 bậc quasi-Z-Source có khả năng chịu lỗi" (3L qZST2I-UFM) do nhóm tác giả Lê Hoàng Linh và Hồ Anh Khoa thực hiện dưới sự hướng dẫn của ThS. Đỗ Đức Trí tại Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh đã giải quyết triệt để các bài toán kỹ thuật trên.

Mục tiêu cụ thể của dự án:

  1. Thiết kế và chế tạo cấu hình nghịch lưu hình T 3 bậc kết hợp mạng trở kháng quasi-Z-Source (qZS) cho phép biến đổi DC-AC một tầng (single-stage) với khả năng vừa tăng áp vừa giảm áp (Buck-Boost).
  2. Xây dựng giải thuật điều chế độ rộng xung (PWM) tích hợp trạng thái ngắn mạch shoot-through giúp loại bỏ hiện tượng trùng dẫn phá hủy linh kiện.
  3. Phát triển thuật toán bù lỗi hở mạch cho nhánh van công suất, duy trì điện áp và công suất ngõ ra định mức mà không làm gián đoạn hệ thống.
  4. Kiểm chứng hệ thống thông qua mô phỏng trên phần mềm PSIM và hiện thực hóa mô hình thực nghiệm phần cứng với vi xử lý DSP TMS320F28335 phối hợp FPGA Cyclone II.

Phạm vi nghiên cứu tập trung vào bộ biến đổi nghịch lưu 3 pha 3 bậc hình T công suất 1 kW, xử lý sự cố hở mạch đơn van trên một nhánh pha bất kỳ trong điều kiện tải trở - cảm ($R-L$).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Để định hình giải pháp tối ưu, đồ án đã tiến hành đánh giá so sánh các topo nghịch lưu công nghiệp hiện nay:

Đặc tính kỹ thuật Nghịch lưu 2 bậc truyền thống + Boost DC-DC Nghịch lưu NPC 3 bậc (Neutral Point Clamped) Nghịch lưu quasi-Z-Source hình T 3 bậc (Đề xuất)
Số tầng chuyển đổi 2 tầng (DC-DC + DC-AC) 1 tầng (Yêu cầu $V_{DC}$ cao) 1 tầng tích hợp (Single-stage Buck-Boost)
Tổn hao đóng cắt Cao (Chịu toàn bộ điện áp bus $V_{DC}$) Trung bình ($V_{DC}/2$) Thấp (Điện áp đặt lên van giảm $50%$)
Số lượng linh kiện thụ động/bán dẫn 1 cuộn cảm, 2 tụ điện, 8 IGBT 6 Diode kẹp, 12 IGBT, 2 tụ 4 cuộn cảm, 4 tụ, 2 Diode, 11 IGBT
Hiện tượng trùng dẫn Nguy hiểm (Gây ngắn mạch phá hỏng van) Nguy hiểm Miễn nhiễm (Tận dụng trạng thái ngắn mạch)
Khả năng chịu lỗi hở mạch Không (Ngắt toàn hệ thống) Giảm $50%$ biên độ điện áp ngõ ra Tự bù áp thông qua điều chỉnh hệ số tăng áp $B$

Đặc tả yêu cầu hệ thống theo mô hình MoSCoW:

  • Must have: Hoạt động ổn định ở chế độ bình thường; tự động tăng áp DC ngõ vào theo tỉ số $B = \frac{1}{1-2D}$; phát hiện và duy trì điện áp xoay chiều 3 pha khi xảy ra lỗi hở mạch van công suất.
  • Should have: Giảm độ méo hài dòng điện ngõ ra ($THD_i < 5%$); điều khiển chuyển mạch đồng thời bằng phối hợp DSP và FPGA; cách ly quang an toàn $V_{iso} \ge 2500\text{Vrms}$.
  • Could have: Giảm thiểu số lượng cảm biến đo lường nhờ quan sát trạng thái tụ mạng qZS.
  • Won't have: Xử lý sự cố ngắn mạch nhiều van đồng thời hoặc sự cố hở mạch toàn bộ 3 pha trong phiên bản phần cứng thử nghiệm hiện tại.

Thiết kế hệ thống

Kiến trúc phần cứng và điều khiển của hệ thống nghịch lưu 3L qZST2I-UFM bao gồm 5 khối chức năng chính:

graph TD
    A[Nguồn DC đầu vào / PV Emulator] --> B[Mạng trở kháng quasi-Z-Source]
    B --> C[Cầu nghịch lưu 3 pha hình T]
    C --> D[Bộ lọc LC & Tải 3 pha R-L]
    E[Host PC / Code Composer Studio] --> F[DSP TMS320F28335]
    F --> G[FPGA Cyclone II EP2C5T144C8]
    G --> H[Khối mạch kích cách ly TLP250 & G1215S-1W]
    H --> C
    C -.->|Phản hồi điện áp/dòng điện| F

Stack công nghệ và phiên bản phần cứng/phần mềm được chuẩn hóa:

  • Bộ xử lý tín hiệu số (DSP): Texas Instruments TMS320F28335 32-bit DSP, xung nhịp 150 MHz, 16 kênh ADC 12-bit (thời gian chuyển đổi 80 ns), 18 kênh PWM.
  • Mạch mảng logic khả trình (FPGA): Altera Cyclone II EP2C5T144C8 với 4.608 phần tử logic (LEs), 89 chân I/O, thực thi song song thuật toán chèn xung ngắn mạch và logic khóa liên động.
  • Môi trường phát triển: Code Composer Studio (CCS) v6.0 cho DSP, Altera Quartus II v13.0sp1 cho FPGA, Powersim PSIM v9.1 cho mô phỏng số.
  • Tầng công suất và lái van: 11 IGBT Fairchild FGL40N150D ($V_{CES} = 1500\text{V}$, $I_C = 40\text{A}$), Optocoupler Toshiba TLP250 ($V_{iso} = 2500\text{Vrms}$, tốc độ trễ $\le 0.5,\mu\text{s}$), DC-DC Converter Mornsun G1215S-1W cách ly nguồn $12\text{V}/\pm 15\text{V}$.

Methodology

Quy trình phát triển được triển khai theo mô hình kỹ thuật chữ V lặp (Iterative V-Model):

  1. Thiết kế lý thuyết và giải thuật: Tính toán hệ số tăng áp $B$, điện cảm $L_1-L_4$, điện dung $C_1-C_4$ của mạng qZS nhằm triệt tiêu độ gợn dòng điện $\Delta I_L \le 20%$ và gợn áp $\Delta V_C \le 1%$.
  2. Mô phỏng kiểm chứng (Simulation Phase): Xây dựng sơ đồ nguyên lý mạch động lực và thuật toán điều chế sóng mang trên PSIM.
  3. Thiết kế phần cứng (EDA/PCB Phase): Thiết kế bo mạch công suất và bo mạch điều khiển trên Proteus, phân tách nghiêm ngặt giữa đường mạch công suất dòng lớn và đường tín hiệu điều khiển tốc độ cao.
  4. Hiện thực hóa mã điều khiển (Embedded Coding): Cấu hình thanh ghi ePWM của DSP và tổng hợp khối logic phân phối xung trên FPGA.
  5. Thử nghiệm từng phần và tích hợp (Validation Phase): Kiểm tra xung kích không tải, tăng dần điện áp ngõ vào qua Variac, kích hoạt sự cố hở mạch chủ động và ghi nhận đáp ứng quá độ.

Implementation và kết quả

Development process

Cốt lõi của giải thuật điều chế là phương pháp PWM sóng mang kết hợp xung ngắn mạch shoot-through ($ST$). Hai sóng mang tam giác lệch pha $180^\circ$ ($V_{car1}, V_{car2}$) tần số $10\text{kHz}$ được so sánh với 3 tín hiệu điện áp điều khiển hình sin:

$$v_{ref_a} = M \cdot \sin(2\pi f_0 t)$$

$$v_{ref_b} = M \cdot \sin\left(2\pi f_0 t - \frac{2\pi}{3}\right)$$

$$v_{ref_c} = M \cdot \sin\left(2\pi f_0 t + \frac{2\pi}{3}\right)$$

Trạng thái ngắn mạch được kích hoạt khi điện áp sóng mang vượt qua ngưỡng điện áp DC không đổi ($V_{ST}$ và $V_{STN}$). Tỉ số ngắn mạch $D$ và hệ số điều chế $M$ thỏa mãn điều kiện biên:

$$M + D \le 1$$

Điện áp đỉnh trên thanh dẫn DC ($V_{PN}$) và hệ số tăng áp $B$ được xác định theo phương trình cân bằng vôn-giây trên cuộn cảm:

$$B = \frac{V_{PN}}{V_i} = \frac{1}{1 - 2D} \quad \left(D = \frac{T_0}{T_s}\right)$$

// Cấu hình thanh ghi ePWM trên DSP TMS320F28335 cho nghịch lưu 3 bậc hình T
void Init_EPwm_FaultTolerant(void) {
    EPwm1Regs.TBPRD = 3750;                         // Chu kỳ sóng mang cho f_sw = 20 kHz (TBCLK = 150 MHz)
    EPwm1Regs.TBPHS.half.TBPHS = 0x0000;            // Phase = 0
    EPwm1Regs.TBCTR = 0x0000;                       // Clear counter
    EPwm1Regs.TBCTL.bit.CTRMODE = TB_COUNT_UPDOWN;  // Chế độ đếm lên-xuống (Sóng mang tam giác đối xứng)
    EPwm1Regs.TBCTL.bit.PHSEN = TB_DISABLE;
    EPwm1Regs.TBCTL.bit.HSPCLKDIV = TB_DIV1;
    EPwm1Regs.TBCTL.bit.CLKDIV = TB_DIV1;
    
    // Cấu hình so sánh để chèn xung ngắn mạch Shoot-Through
    EPwm1Regs.CMPA.half.CMPA = 1875;                // Giá trị ngưỡng điều chế sin (M = 0.8)
    EPwm1Regs.CMPB = 3375;                          // Ngưỡng tạo Shoot-Through (D = 0.1)
    
    // Thiết lập hành vi ngõ ra Action Qualifier (AQ)
    EPwm1Regs.AQCTLA.bit.CAU = AQ_SET;
    EPwm1Regs.AQCTLA.bit.CAD = AQ_CLEAR;
    EPwm1Regs.AQCTLB.bit.CBU = AQ_SET;
    EPwm1Regs.AQCTLB.bit.CBD = AQ_CLEAR;
}

Trên khối FPGA Cyclone II, các tín hiệu PWM từ DSP được xử lý logic để tổng hợp xung kích cho các van $S_{1x}, S_{2x}, S_{3x}$. Khi phát hiện sự cố hở mạch tại khóa $S_{1A}$, FPGA lập tức chuyển trạng thái nhánh pha A sang chế độ bù lỗi: cấu hình van hai chiều $S_{2A}$ và khóa nhánh dưới $S_{3A}$ hoạt động ở tần số cơ bản phối hợp tăng tỉ số $D$ nhằm bù đắp điện áp sụt giảm.

// Khối xử lý phân phối xung và kích hoạt Fault-Tolerant trên FPGA
module Fault_Tolerant_Logic (
    input wire clk,
    input wire pwm_dsp_in,
    input wire st_pulse_in,
    input wire fault_flag_s1,
    output reg gate_s1,
    output reg gate_s2,
    output reg gate_s3
);
    always @(posedge clk) begin
        if (!fault_flag_s1) begin
            // Trạng thái vận hành bình thường
            gate_s1 <= pwm_dsp_in | st_pulse_in;
            gate_s2 <= ~pwm_dsp_in;
            gate_s3 <= (~pwm_dsp_in) | st_pulse_in;
        end else begin
            // Trạng thái bù lỗi hở mạch van S1
            gate_s1 <= 1'b0; // Cô lập van lỗi
            gate_s2 <= pwm_dsp_in | st_pulse_in;
            gate_s3 <= ~pwm_dsp_in | st_pulse_in;
        end
    end
endmodule

Testing và validation

Quá trình đo đạc thực nghiệm được thực hiện tại Phòng thí nghiệm Điện tử Công suất Nâng cao (D405 - HCMUTE) với các kịch bản:

  1. Kiểm tra trạng thái xác lập bình thường: Cấp nguồn $V_{in} = 60\text{VDC}$, điều khiển với $M = 0.8$, $D = 0.15$. Điện áp trên thanh dẫn $V_{PN}$ đạt $85.7\text{VDC}$ (tăng áp $1.43$ lần), điện áp dây ngõ ra đạt $50\text{VAC}$ ổn định ở tần số $50\text{Hz}$.
  2. Kích hoạt sự cố hở mạch van $S_{1A}$: Ngắt cưỡng bức tín hiệu kích cổng của IGBT $S_{1A}$. Dạng sóng dòng điện pha $I_A$ và điện áp dây $V_{AB}$ xuất hiện méo dạng tức thời trong $1.5\text{ms}$.
  3. Kích hoạt thuật toán bù lỗi: Hệ thống nhận diện lỗi và tự động tái cấu trúc quy luật chuyển mạch trong vòng $3.2\text{ms}$. Biên độ dòng điện pha và điện áp dây $V_{AB}$ được khôi phục về giá trị danh định.

Kết quả đạt được

Các chỉ số thực nghiệm và mô phỏng được tổng hợp trong bảng sau:

Thông số vận hành Giá trị thiết kế / Mô phỏng Kết quả đo thực nghiệm Sai lệch
Điện áp nguồn vào ($V_{in}$) $60.0\text{ VDC}$ $60.0\text{ VDC}$ $0.0%$
Hệ số tăng áp ($B$) tại $D=0.15$ $1.428$ $1.412$ $-1.1%$
Điện áp bus DC ($V_{PN}$) $85.7\text{ V}$ $84.7\text{ V}$ $-1.1%$
Điện áp dây pha ngõ ra ($V_{AB_RMS}$) $50.2\text{ V}$ $48.9\text{ V}$ $-2.5%$
Tần số cơ bản ngõ ra ($f_0$) $50.0\text{ Hz}$ $50.0\text{ Hz}$ $0.0%$
Độ méo hài tổng dòng điện ($THD_i$) $3.2%$ $4.1%$ $+0.9%$
Thời gian đáp ứng bù lỗi ($t_{rec}$) $2.0\text{ ms}$ $3.2\text{ ms}$ $+1.2\text{ ms}$
Hiệu suất biến đổi tầng công suất ($\eta$) $96.2%$ $94.8%$ $-1.4%$

Đổi mới và đóng góp

  1. Kiến trúc biến đổi một tầng hiệu suất cao: Khắc phục nhược điểm giảm áp của cấu hình hình T 3 bậc truyền thống bằng cách tích hợp mạng quasi-Z-Source đối xứng. Giảm số lượng diode kẹp từ 6 xuống còn 0 so với topo NPC và giảm bớt 1 cuộn cảm so với mạng Z-Source cổ điển, giúp giảm 18% thể tích khối linh kiện thụ động.
  2. Khả năng tự duy trì công suất khi gặp sự cố: Khác với các nghiên cứu trước đây (công suất ngõ ra thường suy giảm 30-50% khi bị lỗi van), hệ thống này sử dụng đặc tính tăng áp của mạng qZS để tăng hệ số $B$, bù đắp trực tiếp lượng suy hao điện áp, đảm bảo duy trì $100%$ công suất danh định cấp cho phụ tải.
  3. Loại bỏ nguy cơ trùng dẫn: Biến trạng thái ngắn mạch nhánh (vốn là sự cố phá hủy trong biến đổi nguồn áp truyền thống) thành trạng thái hoạt động hữu ích để nạp năng lượng cho cuộn cảm, triệt tiêu hoàn toàn yêu cầu chèn dead-time bảo vệ.

Ứng dụng thực tế và triển khai

Trường hợp sử dụng thực tế

  • Hệ thống điện mặt trời hòa lưới/độc lập: Kết nối trực tiếp chuỗi pin PV có dải điện áp dao động ($150\text{V} - 300\text{VDC}$) lên lưới điện hạ thế $220/380\text{VAC}$ mà không cần bộ tiền biến đổi Boost DC-DC.
  • Hệ thống cấp điện liên tục (UPS) công nghiệp: Đảm bảo duy trì nguồn điện liên tục cho các trung tâm dữ liệu và thiết bị y tế ngay cả khi một van bán dẫn trong bộ nghịch lưu bị đánh thủng hở mạch.
  • Hệ thống truyền động xe điện (EV Inverters): Nâng cao độ tin cậy vận hành của động cơ kéo khi di chuyển trên đường cao tốc, tránh hiện tượng dừng xe đột ngột do lỗi mạch kích van.

Phân tích hiệu quả kinh tế và mở rộng (ROI)

  • Tiết kiệm chi phí đầu tư ban đầu (CAPEX): Việc loại bỏ tầng Boost Converter độc lập và máy biến áp tần số công nghiệp giúp giảm $22%$ chi phí phần cứng linh kiện công suất và $30%$ khối lượng khung vỏ tủ điện.
  • Tối ưu chi phí vận hành (OPEX): Nâng cao hiệu suất toàn hệ thống thêm $2.5%$, giúp một trạm điện mặt trời $100\text{kWp}$ tiết kiệm thêm hàng chục triệu đồng tiền điện suy hao mỗi năm; thời gian hoàn vốn đầu tư ước tính rút ngắn từ 5 năm xuống còn 4.1 năm.

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  • Mạch trở kháng qZS sử dụng 4 cuộn cảm và 4 tụ điện dẫn đến tăng số lượng điểm nối dây cơ khí và làm dòng khởi động ban đầu qua tụ khá lớn nếu không có mạch nạp mềm (soft-start).
  • Thuật toán chịu lỗi hiện tại mới chỉ giải quyết cho bài toán hở mạch đơn van (single switch open-circuit fault), chưa áp dụng cho kịch bản ngắn mạch van (short-circuit fault) hoặc hở mạch đa van đồng thời trên nhiều pha.

Hướng phát triển tiếp theo

  • Tích hợp giải thuật điều khiển thích nghi thông minh (Model Predictive Control - MPC) nhằm tối ưu hóa đồng thời dòng điện cuộn cảm và giảm sóng hài điện áp.
  • Ứng dụng linh kiện bán dẫn khoảng cách dải rộng SiC MOSFET hoặc GaN HEMT nhằm đẩy tần số đóng cắt lên $100\text{kHz}$, thu nhỏ kích thước cuộn cảm và tụ điện mạng qZS xuống $60%$.
  • Phát triển mô-đun phần mềm chẩn đoán lỗi tự động dựa trên mạng nơ-ron nhúng trực tiếp vào DSP/FPGA.

Đối tượng hưởng lợi

  • Sinh viên và học viên cao học: Cung cấp tài liệu tham khảo hoàn chỉnh từ mô hình toán học, mô phỏng PSIM đến kỹ thuật nhúng trên kit lai DSP C2000 và FPGA Altera.
  • Kỹ sư R&D và Nhà phát triển phần cứng: Nắm bắt quy trình thiết kế mạch lái cách ly tốc độ cao, kỹ thuật layout PCB chống nhiễu cho IGBT công suất lớn và giải thuật chèn xung shoot-through.
  • Doanh nghiệp sản xuất biến tần / Nhà thầu EPC điện mặt trời: Tiếp cận giải pháp kỹ thuật giúp nâng cao độ tin cậy sản phẩm, đáp ứng tiêu chuẩn hòa lưới quốc tế với chi phí sản xuất cạnh tranh.
  • Các nhà nghiên cứu chuyên sâu: Khai thác nền tảng lý thuyết về topo biến đổi đa bậc và điều khiển chịu sự cố để phát triển các công trình khoa học công bố trên các tạp chí uy tín (IEEE/IET).

Câu hỏi thường gặp

1. Yêu cầu phần cứng tối thiểu để triển khai bộ nghịch lưu 3L qZST2I-UFM là gì?

Hệ thống yêu cầu nguồn cấp DC ổn định, 11 khóa công suất IGBT/MOSFET chịu áp tối thiểu bằng $1.5$ lần điện áp $V_{PN}$ cực đại, bộ điều khiển kép DSP (xử lý thuật toán điều khiển, lấy mẫu ADC) kết hợp FPGA (tổng hợp logic điều chế tốc độ cao), và mạch lái van cách ly quang $V_{iso} \ge 2500\text{Vrms}$.

2. Giới hạn tăng áp của mạng quasi-Z-Source trong cấu hình này là bao nhiêu?

Về mặt lý thuyết, hệ số tăng áp $B \to \infty$ khi $D \to 0.5$. Tuy nhiên, do giới hạn bởi điện trở thuần nội tại của cuộn cảm ($r_L$) và sụt áp trên van, dải tỉ số ngắn mạch $D$ thực tế được khuyến nghị vận hành trong khoảng $0.05 \le D \le 0.25$, tương ứng hệ số tăng áp $B$ đạt từ $1.1$ đến $2.0$ lần để đảm bảo hiệu suất biến đổi không bị suy giảm.

3. Làm thế nào hệ thống nhận biết được sự cố hở mạch van để kích hoạt bù lỗi?

Sự cố hở mạch được phát hiện thông qua cảm biến giám sát độ lệch điện áp điểm giữa mỗi pha ($V_{XO}$) hoặc sự bất đối xứng trong dạng sóng dòng điện pha tức thời. Khi giá trị đo sai lệch vượt ngưỡng cho phép trong 2 chu kỳ sóng mang liên tiếp, DSP/FPGA sẽ xác định vị trí van lỗi và kích hoạt quy luật phân phối xung bù lỗi.

4. Tại sao cấu hình này lại sử dụng kết hợp cả DSP TMS320F28335 và FPGA Cyclone II?

DSP đảm nhận các tác vụ tính toán dấu phẩy động phức tạp, giải thuật điều chế sin và vòng quét bảo vệ; trong khi FPGA xử lý song song ở cấp độ phần cứng với độ trễ nano giây để chèn xung ngắn mạch shoot-through đồng thời trên các nhánh và khóa liên động bảo vệ tức thời, giảm tải tối đa cho DSP.

5. Chi phí chế tạo bo mạch mẫu thử nghiệm này là bao nhiêu?

Chi phí linh kiện phần cứng thử nghiệm công suất 1 kW (bao gồm Kit DSP, FPGA, IGBT, lõi cảm biến, tụ điện công suất và mạch in PCB 2 lớp) ước tính khoảng 8.000.000 - 12.000.000 VNĐ, thấp hơn đáng kể so với việc mua sắm các mô-đun nghịch lưu công nghiệp chuyên dụng phục vụ nghiên cứu.

Kết luận

Đồ án tốt nghiệp "Nghịch lưu hình T 3 bậc quasi-Z-Source có khả năng chịu lỗi" đã giải quyết thành công các thách thức cốt lõi của công nghệ biến đổi điện tử công suất hiện đại trong lĩnh vực năng lượng tái tạo. Bằng việc kết hợp sáng tạo giữa topo hình T 3 bậc và mạng trở kháng quasi-Z-Source, công trình không chỉ cung cấp khả năng biến đổi tăng-giảm áp một tầng linh hoạt với độ méo hài thấp mà còn thiết lập cơ chế vận hành chịu sự cố hở mạch van an toàn, tin cậy. Các kết quả mô phỏng và thực nghiệm phần cứng trên nền tảng DSP TMS320F28335 và FPGA Cyclone II là minh chứng vững chắc cho tính đúng đắn và khả thi ứng dụng cao của giải pháp trong việc tối ưu hóa hiệu suất và nâng cao chất lượng lưới điện phân tán tương lai.