Bối cảnh và vấn đề nghiên cứu

Trong xu thế phát triển của các hệ thống vi điện tử hiện đại, nhu cầu xử lý và truyền tải khối lượng dữ liệu khổng lồ tại các trung tâm dữ liệu siêu quy mô, mạng truyền thông không dây 5G và các ứng dụng trí tuệ nhân tạo - học máy đang tăng trưởng nhanh chóng. Thực tế này đặt ra yêu cầu cấp thiết về việc thiết kế các vi mạch tích hợp có khả năng giao tiếp băng thông cao giữa các vi mạch (chip-to-chip) trên cùng một bảng mạch, đồng thời phải đảm bảo tiêu thụ công suất thấp và duy trì khả năng chống nhiễu cao ở tốc độ dữ liệu lớn.

Trong kỹ thuật truyền dẫn tín hiệu tương tự và kỹ thuật số, có hai phương thức truyền thông tin cơ bản:

  • Tín hiệu đơn cuối (Single-ended signalling): Sử dụng một dây dẫn mang điện áp tín hiệu tham chiếu với một dây nối đất chung. Cấu trúc này có ưu điểm là đơn giản, tiết kiệm số lượng đường dây ($n$ tín hiệu cần $n+1$ dây) và chi phí thấp, thường gặp ở các chuẩn như RS-232, I²C. Tuy nhiên, phương thức này đòi hỏi biên độ điện áp tương đối cao (3,3V hoặc 5V) để duy trì tỷ số tín hiệu trên nhiễu (SNR), đồng thời rất dễ bị ảnh hưởng bởi hiện tượng dịch mức điện áp đất giữa khối phát và khối thu, làm suy giảm nghiêm trọng độ toàn vẹn tín hiệu khi hoạt động ở tần số cao.
  • Tín hiệu vi sai (Differential signalling): Sử dụng hai đường dây bổ sung mang hai tín hiệu có cực tính ngược nhau (lệch pha 180 độ) để truyền tải một luồng dữ liệu, với thông tin được giải mã dựa trên sự chênh lệch điện áp giữa hai dây thay vì tham chiếu với đất. Cấu trúc này giúp triệt tiêu nhiễu đồng pha (common-mode noise), cải thiện SNR, cho phép truyền tín hiệu ở biên độ điện áp thấp hơn với tốc độ dữ liệu vượt trội, được ứng dụng rộng rãi trong các chuẩn LVDS, USB, CAN, RS-485 và Ethernet.

Nhằm giải quyết bài toán suy hao và nhiễu trong truyền thông tốc độ cao giữa các chip, đề tài tập trung nghiên cứu và thiết kế khối phát tín hiệu vi sai điện áp thấp (Low Voltage Differential Signaling Transmitter - LVDS TX) ứng dụng công nghệ bóng bán dẫn vây 3 chiều (FinFET).

Mục tiêu và nhiệm vụ nghiên cứu cụ thể bao gồm:

  1. Nghiên cứu cơ sở lý thuyết về linh kiện bán dẫn CMOS, cấu trúc FinFET, các hiệu ứng phi lý tưởng trong thiết kế vật lý (Layout) và nguyên lý mạch vi sai, mạch phân cực, mạch khuếch đại thuật toán.
  2. Xây dựng cấu trúc tổng thể và tính toán kích thước linh kiện cho các khối chức năng của mạch truyền LVDS: Khối dịch mức (Level Shifter), Khối phân cực (Bias Circuit), Khối khuếch đại thuật toán (Opamp) và Khối điều khiển đầu ra (Output Driver).
  3. Hiện thực hóa thiết kế vật lý (Physical Layout) trên công nghệ FinFET, áp dụng các kỹ thuật bố trí chống nhiễu, giảm thiểu các tác động bất đối xứng và các yếu tố biến thiên quy trình.
  4. Đánh giá, mô phỏng hoạt động mạch và kiểm tra xác thực thiết kế vật lý thông qua các bộ quy chuẩn DRC (Design Rule Check), LVS (Layout Versus Schematic) và ERC (Electrical Rule Check) ở các cấp độ tích hợp và xuất file chế tạo (Tapeout).

Đối tượng nghiên cứu là vi mạch truyền tín hiệu vi sai điện áp thấp (LVDS Transmitter). Phạm vi nghiên cứu bao gồm việc tính toán thông số nguyên lý, triển khai layout vật lý khối phân cực và mạch vi sai, cùng quy trình kiểm tra quy tắc vật lý được thực hiện tại Khoa Điện tử - Viễn thông, Trường Đại học Bách khoa - Đại học Đà Nẵng phối hợp với môi trường thực tập chuyên nghiệp tại Công ty TNHH Synopsys Việt Nam.

Cơ sở lý thuyết và phương pháp

Khung lý thuyết và mô hình linh kiện

Nghiên cứu được xây dựng trên nền tảng vật lý chất bán dẫn và kỹ thuật thiết kế vi mạch tương tự:

  • Vật lý bán dẫn và tiếp giáp P-N: Phân tích cơ chế pha tạp bán dẫn loại N (sử dụng tạp chất nhóm V như Photpho) và bán dẫn loại P (sử dụng tạp chất nhóm III như Bo); cơ chế chuyển động của hạt tải thông qua dòng trôi (drift current do điện trường theo biểu thức $v_d = \mu E$) và dòng khuếch tán (diffusion current do chênh lệch nồng độ); đặc tính phân cực thuận, phân cực ngược và vùng nghèo của tiếp giáp P-N.
  • Cấu trúc và vùng hoạt động của MOSFET: Hoạt động của tụ MOS và transistor hiệu ứng trường 4 cực (Gate, Source, Drain, Body) qua 3 vùng làm việc:
    • Vùng ngắt ($V_{GS} < V_{th}$): Không hình thành kênh dẫn, dòng $I_D \approx 0$.
    • Vùng tuyến tính ($V_{GS} \ge V_{th}$ và $V_{DS} < V_{GS} - V_{th}$): Kênh dẫn hoạt động như một điện trở với độ dốc $1/R_{on}$.
    • Vùng bão hòa ($V_{GS} \ge V_{th}$ và $V_{DS} \ge V_{GS} - V_{th}$): Xảy ra hiện tượng thắt kênh (pinch-off) tại cực máng ở điện áp $V_{DSAT} = V_{GS} - V_{th}$, dòng điện đạt trạng thái bão hòa.
  • Các hiệu ứng thứ cấp: Hiệu ứng lớp nền (Body Effect) làm biến đổi điện áp ngưỡng $V_{TN} = V_{T0} + \gamma(\sqrt{2\phi_F + V_{SB}} - \sqrt{2\phi_F})$; hiệu ứng điều chế độ dài kênh (Channel Length Modulation) với hệ số $\lambda$; và dòng dẫn truyền dưới ngưỡng (Subthreshold Conduction) khi $V_{GS} < V_{th}$.
  • Công nghệ FinFET: Cấu trúc transistor 3 chiều với kênh dẫn dạng vây nhô lên khỏi bề mặt wafer và cực cổng bao quanh 3 mặt kênh. Cấu trúc này kiểm soát kênh dẫn chặt chẽ, triệt tiêu đáng kể dòng rò (leakage current) khi thu nhỏ kích thước linh kiện dưới giới hạn vật lý của MOSFET phẳng (Planar).
  • Lý thuyết ổn định hệ thống hồi tiếp âm và hiệu ứng Miller: Khảo sát độ ổn định qua độ lợi vòng hở, Phase Margin (độ dự trữ pha) và vị trí điểm cực $\omega = 1/(RC)$; nguyên lý mạch gương dòng (Current Mirror) xác định tỷ lệ dòng điện theo tỷ số kích thước $(W/L)$.

Các hiệu ứng vật lý trong thiết kế Layout vi mạch

Đề tài hệ thống hóa 11 hiện tượng vật lý và yếu tố không lý tưởng tác động đến hiệu năng vi mạch:

  1. Tụ ký sinh: Tụ giữa cực cổng - đế, cực cổng - nguồn/máng (overlap), tiếp giáp P-N, tụ thành bên (Sidewall capacitance) và tụ ghép nối (Coupling capacitance) giữa các đường kim loại lân cận.
  2. Trở ký sinh: Điện trở của các lớp tiếp xúc (contact), đường dây kim loại (metal) và bên trong vật liệu bán dẫn.
  3. Hiện tượng STI Dishing: Bề mặt lớp oxit cách ly rãnh nông (STI) bị lõm trong quá trình làm phẳng hóa học - cơ học (CMP), làm biến thiên ứng suất lên cực nguồn/máng và độ rộng thực tế của cực cổng.
  4. Ứng suất STI (STI Stress): Sự chênh lệch hệ số giãn nở nhiệt giữa Silicon và $SiO_2$ gây ứng suất cơ học nén lên linh kiện.
  5. Hiệu ứng giếng lân cận (Well Proximity Effect): Sự phản xạ ion từ lớp cản quang (Photoresist) khi bắn phá ion ở góc nghiêng $7^\circ - 9^\circ$ làm thay đổi nồng độ pha tạp ở rìa giếng bán dẫn.
  6. Bất đồng đều quang khắc (Pattern Non-uniformity): Hiện tượng giao thoa ánh sáng tia UV khiến cường độ chiếu sáng ở giữa mask cao hơn vùng biên.
  7. Bất đối xứng Source/Drain (S/D Asymmetry): Góc cấy ion nghiêng gây ra độ chồng lấn (overlap) không đều giữa cực nguồn và cực máng so với cực cổng.
  8. Hiệu ứng Anten (Antenna Effect): Tích tụ điện tích trên các đường kim loại trong quá trình mài mòn và ăn mòn, gây nguy cơ đánh thủng lớp oxit cổng mỏng của MOSFET.
  9. Độ phủ kim loại (Metal Coverage): Yêu cầu phân bố đồng đều mật độ kim loại để tránh mất cân bằng khi ăn mòn.
  10. Yếu tố ngẫu nhiên (Random Factors): Sự biến thiên ngẫu nhiên về độ nhám cực cổng, độ dày lớp oxit và nồng độ pha tạp.
  11. Yếu tố suy giảm theo gradient (Gradient Factors): Gradient nhiệt độ và gradient quá trình sản xuất trên bề mặt vi mạch.

Phương pháp nghiên cứu và đánh giá

Quy trình nghiên cứu áp dụng các phương pháp mô phỏng và xác thực chuẩn công nghiệp:

  • Phân tích điểm làm việc tĩnh (DC Operating Point): Xác định chế độ hoạt động của MOSFET, kiểm tra các thông số $I_D, V_{gs}, V_{ds}, V_{th}, V_{dsat}$.
  • Phân tích quét một chiều (DC Analysis): Khảo sát đặc tuyến dòng - áp (I-V) qua dạng sóng tín hiệu.
  • Phân tích quá độ (Transient Analysis): Mô phỏng đáp ứng theo thời gian của mạch để đo đạc thời gian trễ, thời gian sườn lên/xuống, độ méo chu kỳ xung và công suất tiêu thụ.
  • Kiểm tra luật thiết kế (DRC): Xác minh các ràng buộc hình học về khoảng cách, kích thước, độ rộng và diện tích tối thiểu theo quy tắc của nhà sản xuất.
  • Kiểm tra sơ đồ nguyên lý với layout (LVS): So khớp và đối chiếu danh sách kết nối (netlist), số lượng thiết bị và đường dẫn giữa bản vẽ vật lý và sơ đồ nguyên lý.

Thiết kế và triển khai

Kiến trúc hệ thống mạch truyền LVDS

Mạch phát tín hiệu LVDS gồm 4 khối chức năng chính liên kết chặt chẽ:

  1. Khối dịch mức (Level Shifter): Tiếp nhận tín hiệu đầu vào và khuếch đại dịch chuyển biên độ điện áp lên mức phù hợp cho các tầng xử lý kế tiếp.
  2. Khối phân cực (Bias Circuit): Tạo ra các mức dòng điện và điện áp phân cực ổn định, độc lập với sự biến thiên của điện áp nguồn cấp ($V_{DDQ}$), cung cấp dòng chuẩn cho khối Opamp và khối Output Driver.
  3. Khối khuếch đại thuật toán (Opamp): Giữ vai trò giám sát điện áp mức chung (Common-mode Voltage - $V_{CM}$) tại ngõ ra, so sánh với điện áp chuẩn $V_{ref}$ và tự động điều chỉnh điện áp phân cực $V_{BP}$ qua vòng phản hồi âm để khóa mức $V_{CM} = 1.275V$.
  4. Khối điều khiển đầu ra (Output Driver): Chuyển đổi tín hiệu logic thành cặp tín hiệu vi sai tốc độ cao truyền qua tải trở đầu cuối ($R_{term} = 100\Omega$).

Quy trình thiết kế vi mạch

Quy trình thực hiện theo chu trình lặp khép kín:

  • Thiết kế sơ đồ nguyên lý $\rightarrow$ Tính toán kích thước hình học MOSFET ($W/L$) và giá trị linh kiện.
  • Mô phỏng chức năng cơ bản và trích xuất danh sách kết nối sơ bộ (Pre-layout Netlist).
  • Phác thảo mặt bằng vật lý (Floorplan) và triển khai Layout chi tiết.
  • Trích xuất danh sách kết nối sau thiết kế vật lý (Post-layout Netlist) bao gồm các thành phần ký sinh.
  • Mô phỏng kiểm tra lại thông số; thực hiện hiệu chỉnh tương hỗ giữa Schematic và Layout cho đến khi thỏa mãn toàn bộ chỉ tiêu kỹ thuật.

Kỹ thuật thiết kế vật lý chuyên sâu

Nhằm hạn chế các hiệu ứng phi lý tưởng trên công nghệ FinFET, các kỹ thuật bố cục layout sau đã được áp dụng:

  • Transistor đa ngón (Multi-finger Transistor): Chia nhỏ bề rộng transistor thành nhiều ngón có chung cực nguồn/máng để giảm chiều dài tổng thể và triệt tiêu tụ ký sinh.
  • Kỹ thuật xen kẽ (Interdigitation) và đối xứng qua tâm (Common Centroid): Sắp xếp các cặp linh kiện vi sai đối xứng nhằm loại bỏ ảnh hưởng của gradient nhiệt độ và gradient quá trình sản xuất tuyến tính/phi tuyến tính.
  • Kỹ thuật che chắn (Shielding): Đặt các đường kim loại nối đất (GND) hoặc nguồn xen kẽ giữa các đường tín hiệu nhạy cảm (như xung Clock, tín hiệu vi sai) để ngăn chặn hiện tượng xuyên nhiễu (Coupling).
  • Linh kiện giả (Dummy Devices / Dummy Gates): Bố trí ở rìa các khối mạch nhằm duy trì tính đồng nhất khi quang khắc, hấp thụ ứng suất cơ học STI Stress và ngăn ngừa hiệu ứng Well Proximity.
  • Vòng bảo vệ (Guard Ring / Tap): Bao bọc xung quanh các khối NMOS (P-tap) và PMOS (N-tap) để cách ly nhiễu nền chất nền và thu gom hạt tải rò rỉ.
  • Bảo vệ chống Anten: Tích hợp diode Zener xả điện áp dư từ các đường kim loại dài xuống đất để bảo vệ lớp oxit cực cổng.

Nội dung chính theo từng chương

Chương 1: Tổng quan đề tài

Chương 1 làm rõ tính cấp thiết của việc phát triển các mạch truyền thông băng thông rộng, phân tích ưu nhược điểm của kỹ thuật truyền tín hiệu đơn cuối (Single-ended) và tín hiệu vi sai (Differential). Chương này đưa ra giải pháp thiết kế bộ phát LVDS trên công nghệ FinFET với sơ đồ khối 4 tầng chức năng, trình bày quy trình thiết kế vi mạch hoàn chỉnh, các phương pháp phân tích mô phỏng và xác lập bảng chỉ tiêu kỹ thuật đầu ra của hệ thống.

Chương 2: Cơ sở lý thuyết

Chương 2 trình bày có hệ thống các nguyên lý cơ bản của vật lý bán dẫn Silicon, cơ chế pha tạp P/N, động học hạt tải, tiếp giáp P-N và nguyên lý hoạt động của cấu trúc MOS/MOSFET với 3 vùng làm việc chính. Chương này giải thích cặn kẽ cấu trúc FinFET 3 chiều giải quyết bài toán dòng rò kênh ngắn, đồng thời phân tích chi tiết nguyên nhân và giải pháp khắc phục cho 11 hiệu ứng phi lý tưởng trong thiết kế vật lý layout vi mạch. Ngoài ra, chương 2 còn cung cấp cơ sở toán học cho hiệu ứng Miller, điều kiện ổn định của hệ thống hồi tiếp âm thông qua Phase Margin và nguyên lý hoạt động của mạch gương dòng.

Chương 3: Tính toán giá trị linh kiện và thiết kế vật lý

Chương 3 tập trung vào thiết kế chi tiết khối phân cực (Bias Circuit) và phân tích hoạt động của khối khuếch đại vi sai:

  • Thiết kế mạch Self-bias: Phân tích cấu trúc mạch tự phân cực bổ sung điện trở hồi tiếp âm $R_S$ tại cực nguồn transistor $M_2$. Nhằm triệt tiêu sự phụ thuộc của dòng điện vào điện áp nguồn cấp $V_{DDQ}$ và tham số công nghệ $\beta$, mạch được thiết kế vận hành ở vùng đảo yếu (Subthreshold), trong đó dòng điện phân cực ngõ ra được xác định theo phương trình: $$I_{out} = \frac{n \cdot V_T \cdot \ln(K)}{R_S}$$ Với dòng thiết kế $I_{bias} = 100\mu A$, hệ số tỷ lệ kích thước $K = 16$ tại nhiệt độ $T = 25^\circ C$, giá trị điện trở $R_S$ được xác định chính xác. Kích thước các transistor $N_{21}, N_{22}$ được tăng cường để duy trì chế độ bão hòa cho toàn bộ nhánh mạch.
  • Mạch khởi động (Startup Circuit): Thiết kế cấu trúc gồm các transistor $P_{18}, N_{34}, P_{19}, N_{22}, N_{21}, P_{30}, N_{31}, N_{32}$ và điện trở $R_{33} = 15k\Omega$. Mạch khởi động bơm dòng ban đầu để kéo mạch ra khỏi điểm làm việc chết ($I_{out} = I_{ref} = 0$). Khi điện áp nguồn $V_{DDQ}$ xác lập ổn định, điện áp rơi trên $R_{33}$ làm sụt giảm điện áp cổng $V_{GS}(N_{34}) \approx 200mV$, nhỏ hơn điện áp ngưỡng $V_{th} \approx 400mV$, giúp $N_{34}$ tự động ngắt hoàn toàn khỏi mạch, triệt tiêu tổn hao công suất tĩnh.
  • Thiết kế vật lý khối phân cực: Bố trí mặt bằng (Floorplan) tối ưu khoảng cách kết nối giữa các khối; đặt 2 thiết bị giả (dummy) ở hai biên; liên kết chung lớp khuếch tán và dùng chung Poly cho vòng bảo vệ xung quanh; đi dây tín hiệu được che chắn bởi đất/nguồn; tối đa hóa độ rộng kim loại và số lượng Via cho mạng phân phối nguồn/đất.
  • Mạch khuếch đại vi sai: Phân tích cặp vi sai NMOS cấp nguồn dòng đuôi $I_{SS}$, khảo sát đặc tuyến truyền đạt điện áp ngõ vào/ngõ ra và thiết lập mô hình tín hiệu nhỏ để xác định hệ số khuếch đại vòng hở.

Kết quả và đóng góp

Bảng chỉ tiêu kỹ thuật thiết kế của mạch truyền LVDS

Toàn bộ các thông số mục tiêu của mạch truyền vi sai LVDS trên công nghệ FinFET được quy định như sau:

Thông số / Đại lượng Ký hiệu Giá trị MIN Giá trị TYP Giá trị MAX Đơn vị
Điện áp nguồn cấp $V_{DDQ}$ - 1.825 - V
Nhiệt độ hoạt động $T$ -40 25 125 °C
Tần số tín hiệu dữ liệu $f_{data}$ - 2 - Gbps
Tần số xung nhịp $f_{clk}$ - 1 - GHz
Điện áp ngõ ra mức cao $V_{OH}$ 0.925 - - V
Điện áp ngõ ra mức thấp $V_{OL}$ - - 1.475 V
Điện áp mức chung $V_{CM}$ - 1.275 - V
Điện áp vi sai ngõ ra $V_{od}$ - 0.4 - V
Điện trở đầu cuối $R_{term}$ 80 100 120 $\Omega$
Chu kỳ xung làm việc Duty Cycle 45 50 55 %
Thời gian trễ lan truyền $t_{delay}$ - 450 500 ps
Thời gian sườn lên/xuống $t_{rise} / t_{fall}$ - 25 30 ps
Dòng tĩnh nguồn $V_{DDQ}$ $I_{DDQ_stat}$ - 6 8 mA
Dòng tĩnh nguồn $V_{DD}$ $I_{DD_stat}$ - 20 30 $\mu A$

Kết quả kiểm tra thiết kế vật lý khối phân cực

Bản vẽ thiết kế vật lý (Layout) của khối phân cực đã vượt qua 100% các bài kiểm tra quy chuẩn thiết kế vi mạch:

Quy chuẩn đánh giá vật lý Loại kiểm tra Trạng thái xác thực
DRC_INT Kiểm tra luật thiết kế nội bộ PASS
LVS_INT So khớp sơ đồ nguyên lý - layout nội bộ PASS
ERC Kiểm tra quy tắc điện học PASS
DRC tapeout Kiểm tra luật thiết kế chuẩn xuất xưởng PASS
DRC_DP colored tapeout Kiểm tra đa tạo hình (Double Patterning) Tapeout PASS
LVS tapeout So khớp sơ đồ nguyên lý - layout chuẩn xuất xưởng PASS

Đóng góp chính của đề tài

  1. Đã thiết kế thành công mạch tự phân cực (Self-bias) hoạt động ở vùng Subthreshold, cung cấp dòng tham chiếu ổn định $100\mu A$ độc lập với điện áp nguồn và giảm thiểu phụ thuộc nhiệt độ.
  2. Đề xuất cấu trúc mạch khởi động có khả năng tự ngắt hoàn toàn sau khi xác lập trạng thái tĩnh, giải quyết triệt để vấn đề tiêu hao công suất không cần thiết trong các mạch phân cực truyền thống.
  3. Ứng dụng đầy đủ các kỹ thuật layout vi mạch tiên tiến (Dummy, Guard ring, Shielding, Multi-finger, Interdigitation) trên công nghệ FinFET, đảm bảo mạch đạt độ tương thích vật lý tuyệt đối (PASS toàn bộ DRC, LVS, ERC, DRC_DP).

Hạn chế và hướng nghiên cứu tiếp

Hạn chế

  • Nội dung văn bản tập trung chi tiết vào việc tính toán, hiện thực hóa layout và kiểm tra xác thực vật lý cho khối phân cực (Bias Circuit), trong khi các khối chức năng còn lại như Khối dịch mức (Level Shifter) và Khối điều khiển ngõ ra (Output Driver) mới dừng lại ở mức mô tả nguyên lý và phân tích sơ bộ.
  • Báo cáo chưa trình bày đầy đủ các đồ thị dạng sóng mô phỏng Post-layout cuối cùng của toàn mạch vi sai khi ghép nối tất cả các khối ở tần số 2 Gbps.

Hướng nghiên cứu tiếp

  • Tiếp tục hoàn thiện thiết kế vật lý chi tiết cho toàn bộ các khối Level Shifter, Opamp và Output Driver trên công nghệ FinFET.
  • Thực hiện trích xuất tham số ký sinh (R, C, L) cho toàn bộ vi mạch máy phát (Full TX) và chạy mô phỏng Post-layout Transient kiểm tra các chỉ tiêu về thời gian trễ ($450 ps$), thời gian sườn lên/xuống ($25 - 30 ps$) và biểu đồ mắt (Eye Diagram) ở tốc độ 2 Gbps.
  • Mở rộng nghiên cứu và thiết kế khối thu vi sai (LVDS Receiver - RX) nhằm hoàn chỉnh toàn bộ giải pháp truyền thông vi sai hai chiều trên chip.

Giá trị tham khảo

Tài liệu này là nguồn tham khảo hữu ích cho:

  • Sinh viên và học viên cao học ngành Kỹ thuật Điện tử, Vi điện tử và Viễn thông: Bổ sung kiến thức chuyên sâu về kỹ thuật thiết kế vi mạch tương tự (Analog IC Design), cấu trúc công nghệ FinFET 3D và các hiệu ứng phi lý tưởng trong chế tạo bán dẫn.
  • Kỹ sư thiết kế Layout vi mạch (Analog/Custom Layout Engineer): Cung cấp tài liệu thực hành chuẩn mực về quy trình bố trí floorplan, phương pháp đi dây chống nhiễu, kỹ thuật khử bất đối xứng và quy trình kiểm tra các bài test DRC/LVS/ERC/Tapeout trên các công cụ thiết kế EDA công nghiệp.
  • Các nhóm nghiên cứu về giao tiếp tốc độ cao: Tham khảo kiến trúc chuẩn hóa của mạch phân cực tự ngắt và mạch khuếch đại vi sai cho các giao thức LVDS, USB, CAN.

Câu hỏi thường gặp

1. Chuẩn truyền tín hiệu vi sai LVDS có ưu điểm gì vượt trội so với truyền tín hiệu đơn cuối (Single-ended)?

Truyền tín hiệu vi sai sử dụng hai đường dây mang tín hiệu ngược pha để truyền một luồng dữ liệu. Cấu trúc này giúp triệt tiêu nhiễu đồng pha, giảm thiểu ảnh hưởng của sự chênh lệch điện thế đất giữa khối phát và khối thu, cải thiện tỷ số tín hiệu trên nhiễu (SNR) và cho phép truyền dữ liệu với biên độ điện áp thấp ở tốc độ rất cao (đạt tới 2 Gbps).

2. Công nghệ FinFET giải quyết vấn đề cốt lõi nào của transistor MOSFET phẳng truyền thống?

Khi thu nhỏ kích thước transistor phẳng (Planar MOSFET), khả năng điều tiết của cực cổng suy giảm, dẫn đến hiện tượng rò rỉ dòng điện nghiêm trọng qua kênh dẫn ngay cả khi linh kiện ở trạng thái ngắt. FinFET khắc phục nhược điểm này bằng cách tạo kênh dẫn nhô cao dạng vây (fin) và bao bọc cực cổng ở 3 mặt của kênh, giúp kiểm soát chặt chẽ dòng hạt tải và triệt tiêu đáng kể dòng rò.

3. Nguyên lý nào giúp mạch khởi động (Startup Circuit) tự ngắt để tiết kiệm công suất?

Ban đầu khi dòng điện bằng 0, mạch khởi động mở transistor $N_{34}$ để bơm dòng vào mạch phân cực. Khi điện áp nguồn $V_{DDQ}$ và dòng mạch tăng đến trạng thái ổn định, dòng chạy qua điện trở $R_{33} = 15k\Omega$ tăng lên làm điện áp tại cổng transistor $N_{34}$ giảm xuống mức $V_{GS} \approx 200mV$. Mức điện áp này nhỏ hơn điện áp ngưỡng $V_{th} \approx 400mV$, khiến $N_{34}$ tự động ngắt hoàn toàn và không tiêu thụ dòng tĩnh trong quá trình hoạt động bình thường.

4. Các yêu cầu kỹ thuật chính về tốc độ, điện áp và dòng tiêu thụ của mạch phát LVDS là gì?

Theo chỉ tiêu thiết kế, mạch hoạt động với nguồn $V_{DDQ} = 1.825V$, tốc độ dữ liệu 2 Gbps, tần số xung nhịp 1 GHz, nhiệt độ từ -40°C đến 125°C. Điện áp mức chung $V_{CM} = 1.275V$, biên độ vi sai $V_{od} = 0.4V$, điện trở tải $R_{term} = 100\Omega$, dòng tĩnh cực đại của $V_{DDQ}$ là 8 mA và của $V_{DD}$ là $30 \mu A$.

5. Kết quả kiểm tra vật lý của khối phân cực đạt được những chứng chỉ nào?

Bản thiết kế vật lý khối phân cực đã vượt qua thành công toàn bộ các kiểm tra nghiêm ngặt bao gồm DRC_INT, LVS_INT, ERC, DRC tapeout, LVS tapeout và đặc biệt là DRC_DP colored tapeout (kiểm tra luật đa tạo hình phục vụ chế tạo thực tế).

Kết luận

Đồ án đã nghiên cứu và triển khai thành công thiết kế mạch truyền tín hiệu vi sai điện áp thấp (LVDS Transmitter) ứng dụng công nghệ FinFET hiện đại nhằm đáp ứng các yêu cầu truyền tải dữ liệu tốc độ cao 2 Gbps với công suất thấp. Đề tài đã xây dựng cơ sở lý thuyết vững chắc về linh kiện bán dẫn, phân tích toàn diện 11 hiệu ứng vật lý trong vi mạch và đưa ra giải pháp thiết kế mạch tự phân cực (Self-bias) vùng Subthreshold tích hợp mạch khởi động tự ngắt tối ưu năng lượng. Kết quả kiểm tra thiết kế vật lý đạt trạng thái PASS 100% đối với toàn bộ các bộ quy tắc DRC, LVS, ERC và chuẩn Tapeout, khẳng định tính chính xác và giá trị ứng dụng thực tiễn cao của công trình trong lĩnh vực thiết kế vi mạch tích hợp.