Microelectronic Circuit Design - Giáo trình Kỹ thuật Mạch Vi Điện tử 4th Edition (Jaeger & Blalock)

• Tác giả: Richard C. Jaeger
• Chuyên ngành: Thiết kế mạch vi điện tử
• Đề tài: Thiết kế mạch vi điện tử
• Loại tài liệu: Sách giáo khoa
• Năm xuất bản: 2011
• Địa điểm: New York

Tóm tắt

I. Tổng quan về Microelectronic Circuit Design 4th Edition

Microelectronic Circuit Design 4th Edition là giáo trình hàng đầu về thiết kế mạch vi điện tử do Richard C. Jaeger và Travis N. Blalock biên soạn. Ấn bản thứ tư được xuất bản bởi McGraw-Hill vào năm 2011 với mã ISBN 978-0-07-338045-2. Cuốn sách bao gồm ba phần chính: Thiết bị bán dẫn rắn, Kỹ thuật số và Thiết kế mạch tương tự. Nội dung trải dài từ nguyên lý vật lý bán dẫn cơ bản đến các kỹ thuật thiết kế mạch phức tạp như khuếch đại hoạt động (Op-Amp), logic CMOS và NMOS. Ấn bản này cập nhật các phương pháp phân tích lan truyền trễ, sản phẩm công suất-trễ cho mạch logic NMOS. Sách cũng giới thiệu kỹ thuật tiêm dòng điện áp liên tiếp để tìm vòng lặp lợi nhuận. Đây là tài liệu không thể thiếu cho sinh viên kỹ thuật điện tử và kỹ sư thiết kế mạch tích hợp trên toàn thế giới.

1.1. Bố cục và cấu trúc nội dung sách

Microelectronic Circuit Design 4th Edition được tổ chức thành các phần rõ ràng. Phần đầu tiên giới thiệu thiết bị bán dẫn rắn và nguyên lý hoạt động. Phần thứ hai tập trung vào kỹ thuật số bao gồm logic NMOS và CMOS với thiết kế cổng logic NAND, NOR phức tạp. Phần thứ ba trình bày mạch tương tự với khuếch đại một bóng bán dẫn, mô hình tín hiệu nhỏ và ứng dụng Op-Amp. Mỗi chương xây dựng dựa trên kiến thức từ chương trước. Cách tiếp cận này giúp người học phát triển tư duy thiết kế mạch từ cơ bản đến nâng cao một cách hệ thống.

1.2. Đối tượng và tầm quan trọng của cuốn sách

Cuốn sách Microelectronic Circuit Design phục vụ nhiều đối tượng khác nhau. Sinh viên đại học và sau đại học sử dụng như giáo trình chính thức. Kỹ sư thiết kế mạch tích hợp tham khảo để giải quyết vấn đề thực tế. Cuốn sách nổi bật nhờ cách tiếp cận thực tiễn với nhiều ví dụ minh họa cụ thể. Phương pháp phân tích vòng lặp lợi nhuận nhất quán được áp dụng xuyên suốt. Blackman's định lý được sử dụng để tìm điện trở đầu vào và đầu ra của khuếch đại vòng kín. Đây là nguồn tài liệu tham khảo chuẩn trong lĩnh vực thiết kế mạch vi điện tử hiện đại.

II. Phân tích nội dung và vấn đề trong thiết kế mạch vi điện tử

Thiết kế mạch vi điện tử đối mặt nhiều thách thức phức tạp trong thực tế. Microelectronic Circuit Design 4th Edition phân tích chi tiết các vấn đề cốt lõi này. Về mạch số, sách trình bày phương pháp ước tính trễ lan truyền và sản phẩm công suất-trễ cho logic NMOS. Thiết kế CMOS dựa trên tỷ lệ tham chiếu đơn giản từ mạch nghịch đảo. Các vấn đề về biên độ nhiễu và hiện tượng chốt (latchup) được thảo luận kỹ lưỡng. Về mạch tương tự, sách phân tích hiệu ứng lợi nhuận hữu hạn, điện trở đầu vào khác không, điện áp và dòng điện bù đầu vào. Giới hạn điện áp và dòng đầu ra, băng thông hữu hạn cùng khả năng loại bỏ chế độ chung là những yếu tố quan trọng cần xem xét. Phân tích ổn định cho hệ thống bậc một, bậc hai và bậc ba được giới thiệu cùng khái niệm biên pha và biên lợi nhuận. Mối quan hệ giữa kỹ thuật Nyquist và Bode được thảo luận rõ ràng.

2.1. Thách thức trong thiết kế mạch CMOS và NMOS

Thiết kế mạch CMOS và NMOS đặt ra nhiều thách thức kỹ thuật. Logic NMOS yêu cầu phân tích trễ lan truyền chính xác để tối ưu hiệu suất. Sản phẩm công suất-trễ là chỉ số quan trọng đánh giá chất lượng mạch. Logic CMOS dựa trên tỷ lệ thiết kế nghịch đảo tham chiếu đòi hỏi hiểu biết sâu về vật lý bán dẫn. Cổng logic NAND, NOR và cổng phức tạp cần cân bằng giữa tốc độ và tiêu thụ năng lượng. Hiện tượng latchup trong CMOS có thể gây hỏng mạch nếu không được kiểm soát. Biên độ nhiễu phải đủ lớn để đảm bảo hoạt động đáng tin cậy trong môi trường nhiễu thực tế.

2.2. Vấn đề trong phân tích mạch tương tự

Phân tích mạch tương tự gặp nhiều vấn đề phức tạp. Khuếch đại hoạt động thực tế có lợi nhuận hữu hạn, khác với lý thuyết lý tưởng. Điện trở đầu vào khác không ảnh hưởng đến phân áp tín hiệu nguồn. Điện áp bù và dòng điện bù đầu vào tạo ra sai lệch đầu ra không mong muốn. Giới hạn điện áp và dòng đầu ra hạn chế biên độ hoạt động của mạch. Băng thông hữu hạn gây suy giảm tín hiệu ở tần số cao. Khả năng loại bỏ chế độ chung (CMRR) không hoàn hảo cho phép nhiễu chế độ chung lọt vào đầu ra. Kỹ thuật tiêm dòng điện áp liên tiếp giúp tìm vòng lặp lợi nhuận chính xác hơn.

III. Giải pháp và phương pháp thiết kế mạch vi điện tử hiệu quả

Microelectronic Circuit Design 4th Edition cung cấp nhiều giải pháp thiết thực cho các vấn đề thiết kế mạch. Phương pháp phân tích vòng lặp lợi nhuận nhất quán được áp dụng cho bốn cấu hình phản hồi cổ điển. Blackman's định lý cung cấp công cụ mạnh mẽ để xác định điện trở đầu vào và đầu ra của khuếch đại vòng kín. Kỹ thuật tiêm dòng điện áp liên tiếp giúp tìm vòng lặp lợi nhuận một cách trực quan và chính xác. Đối với mạch CMOS, sách trình bày phương pháp thiết kế dựa trên tỷ lệ từ nghịch đảo tham chiếu. Thiết kế cổng logic phức tạp được tối ưu hóa thông qua quy trình có hệ thống. Phân tích ổn định sử dụng cả kỹ thuật Nyquist và Bode để đánh giá độ ổn định. Khái niệm biên pha và biên lợi nhuận giúp kỹ sư xác định độ ổn định của hệ thống. Phương pháp mô hình tín hiệu nhỏ cho phép phân tích tuyến tính hóa các mạch phi tuyến. Kỹ thuật khuếch đại một bóng bán dẫn được trình bày đầy đủ với các cấu hình Common-Source, Common-Gate và Common-Drain.

3.1. Phương pháp phân tích phản hồi và ổn định

Phân tích phản hồi là kỹ năng cốt lõi trong thiết kế mạch vi điện tử. Sách trình bày bốn cấu hình phản hồi cổ điển: phản hồi nối tiếp-shunt, shunt-shunt, nối tiếp-nối tiếp và shunt-nối tiếp. Mỗi cấu hình có đặc điểm riêng về điện trở đầu vào và đầu ra. Blackman's định lý cho phép tính toán điện trở vòng kín mà không cần phân tích mạch đầy đủ. Kỹ thuật Nyquist đánh giá ổn định qua đồ thị tần số phức. Phương pháp Bode sử dụng đồ thị biên độ và pha riêng biệt. Biên pha và biên lợi nhuận là đại lượng định lượng cho mức ổn định. Hệ thống bậc một luôn ổn định, bậc hai và bậc ba cần kiểm tra điều kiện cụ thể.

3.2. Kỹ thuật mô hình hóa tín hiệu nhỏ và thiết kế CMOS

Mô hình tín hiệu nhỏ là công cụ phân tích không thể thiếu. Quá trình tuyến tính hóa cho phép áp dụng lý thuyết mạch tuyến tính cho mạch phi tuyến. Các tham số mô hình như gm, gds, Cgs được trích xuất từ điểm làm việc tĩnh. Thiết kế CMOS sử dụng phương pháp tỷ lệ từ nghịch đảo tham chiếu để đảm bảo tính nhất quán. Cổng logic NAND, NOR và cổng phức tạp được thiết kế theo quy trình tiêu chuẩn hóa. Tối ưu hóa tỷ lệ W/L của transistor giúp cân bằng giữa tốc độ chuyển mạch và tiêu thụ công suất. Phương pháp này giảm thời gian thiết kế và tăng độ tin cậy của mạch tích hợp.

IV. Kết luận và ứng dụng thực tế của Microelectronic Circuit Design

Microelectronic Circuit Design 4th Edition là tài liệu học thuật giá trị cho lĩnh vực mạch vi điện tử. Cuốn sách kết hợp lý thuyết vững chắc với phương pháp thực hành hiệu quả. Nội dung bao phủ từ vật lý bán dẫn cơ bản đến thiết kế mạch phức tạp. Các ứng dụng thực tế trải rộng trong nhiều lĩnh vực công nghệ hiện đại. Thiết kế mạch CMOS phục vụ sản xuất vi xử lý, chip nhớ và FPGA. Mạch tương tự ứng dụng trong hệ thống viễn thông, xử lý tín hiệu và điều khiển. Phân bố tần số từ FM radio 88-108 MHz đến vệ tinh 5.5 GHz đều cần mạch vi điện tử. Điện thoại di động, thiết bị không dây và truyền hình kỹ thuật số là ứng dụng phổ biến. Cuốn sách cung cấp nền tảng vững chắc để kỹ sư giải quyết các thách thức thiết kế thực tế. Kiến thức từ giáo trình này là cầu nối giữa lý thuyết đại học và công nghiệp chế tạo chip bán dẫn.

4.1. Ứng dụng trong công nghiệp bán dẫn hiện đại

Kiến thức từ Microelectronic Circuit Design được ứng dụng rộng rãi trong công nghiệp bán dẫn. Thiết kế vi xử lý sử dụng kỹ thuật logic CMOS trình bày trong sách. Chip nhớ DRAM và SRAM áp dụng nguyên lý mạch số và tương tự. Công nghệ FPGA dựa trên cấu trúc logic có thể lập trình lại. Hệ thống viễn thông di động từ 806 MHz đến 2690 MHz yêu cầu mạch RF tần số cao. Thiết bị IoT cần mạch tiêu thụ công suất thấp với hiệu suất cao. Truyền hình kỹ thuật số sử dụng mạch giải mã tín hiệu phức tạp. Nền tảng kiến thức từ sách giúp kỹ sư thích ứng với công nghệ bán dẫn liên tục tiến hóa.

4.2. Hướng phát triển và tương lai của thiết kế mạch vi điện tử

Thiết kế mạch vi điện tử đang phát triển theo nhiều hướng mới. Công nghệ bán dẫn tiến vào node 3nm và nhỏ hơn đòi hỏi kỹ thuật thiết kế tiên tiến. Mạch công suất thấp trở thành ưu tiên hàng đầu cho thiết bị di động và IoT. Thiết kế analog-mixed-signal tích hợp trên cùng chip với kỹ thuật số ngày càng phổ biến. Mạch RF cho 5G và 6G yêu cầu kiến thức sâu về vật lý bán dẫn tần số cao. Trí tuệ nhân tạo thúc đẩy phát triển mạch tính toán chuyên dụng như NPU. Nền tảng từ Microelectronic Circuit Design giúp kỹ sư nắm bắt các xu hướng công nghệ mới. Kiến thức cơ bản vững chắc là điều kiện tiên quyết để đổi mới trong lĩnh vực bán dẫn.

Trích đoạn nội dung tài liệu

net Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net MICROELECTRONIC CIRCUIT DESIGN www.net This page intentionally left blank www.net Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 21:9 www.net Fourth Edition MICROELECTRONIC CIRCUIT DESIGN www. Jaeger Auburn University Travis N. Blalock University of Virginia TM iii Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net TM MICROELECTRONIC CIRCUIT DESIGN, FOURTH EDITION Published by McGraw-Hill, a business unit of The McGraw-Hill Companies, Inc., 1221 Avenue of the Americas, New York, NY 10020. Copyright  c 2011 by The McGraw-Hill Companies, Inc. All rights reserved. Previous editions  c 2008, 2004, and 1997. No part of this publication may be reproduced or distributed in any form or by any means, or stored in a database or retrieval system, without the prior written consent of The McGraw-Hill Companies, Inc., including, but not limited to, in any network or other electronic storage or transmission, or broadcast for distance learning.net Some ancillaries, including electronic and print components, may not be available to customers outside the United States. This book is printed on recycled, acid-free paper containing 10% postconsumer waste. 1 2 3 4 5 6 7 8 9 0 WDQ/WDQ 1 0 9 8 7 6 5 4 3 2 1 0 ISBN 978-0-07-338045-2 MHID 0-07-338045-8 Vice President & Editor-in-Chief: Marty Lange Vice President, EDP / Central Publishing Services: Kimberly Meriwether-David Global Publisher: Raghothaman Srinivasan Director of Development: Kristine Tibbetts Developmental Editor: Darlene M. Schueller Senior Sponsoring Editor: Peter E. Massar Senior Marketing Manager: Curt Reynolds Senior Project Manager: Jane Mohr Senior Production Supervisor: Kara Kudronowicz Senior Media Project Manager: Sandra M. Schnee Design Coordinator: Brenda A. Rolwes Cover Designer: Studio Montage, St. Louis, Missouri Senior Photo Research Coordinator: John C. Leland Photo Research: LouAnn K. Wilson Compositor: MPS Limited, A Macmillan Company Typeface: 10/12 Times Roman Printer: Worldcolor All credits appearing on page or at the end of the book are considered to be an extension of the copyright page. Library of Congress Cataloging-in-Publication Data Jaeger, Richard C. Microelectronic circuit design / Richard C. Integrated circuits—Design and construction. Semiconductors—Design and construction. Electronic circuit design.com iv Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net TO To Joan, my loving wife and partner —R i c h a r d C . J a e g e r In memory of my father, Professor Theron Vaughn Blalock, an inspiration to me and to the countless students whom he mentored both in electronic www.net design and in life. B l a l o c k v Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net B RI E F C O NTEN T S Preface xx 12 Operational Amplifier Applications 697 PART ONE 13 Small-Signal Modeling and Linear Amplification 786 14 Single-Transistor Amplifiers 857 Solid State Electronics and Devices 15 Differential Amplifiers and Operational Amplifier www.net 1 Introduction to Electronics 3 Design 968 2 Solid-State Electronics 42 16 Analog Integrated Circuit Design Techniques 1046 3 Solid-State Diodes and Diode Circuits 74 17 Amplifier Frequency Response 1128 4 Field-Effect Transistors 145 18 Transistor Feedback Amplifiers and Oscillators 1228 5 Bipolar Junction Transistors 217 APPENDIXES PART TWO A Standard Discrete Component Values 1300 Digital Electronics B Solid-State Device Models and SPICE Simulation 6 Introduction to Digital Electronics 287 Parameters 1303 7 Complementary MOS (CMOS) Logic Design 367 C Two-Port Review 1310 8 MOS Memory and Storage Circuits 416 9 Bipolar Logic Circuits 460 Index 1313 PART THREE Analog Electronics 10 Analog Systems and Ideal Operational Amplifiers 529 11 Nonideal Operational Amplifiers and Feedback Amplifier Stability 600 vi Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net C O NTE NTS Preface xx CHAPTER 2 SOLID-STATE ELECTRONICS 42 PART ONE 2.1 Solid-State Electronic Materials 44 SOLID STATE ELECTRONIC 2.2 Covalent Bond Model 45 www.3 Drift Currents and Mobility in AND DEVICES 1 Semiconductors 48 2.1 Drift Currents 48 CHAPTER 1 2.2 Mobility 49 INTRODUCTION TO ELECTRONICS 3 2.4 Resistivity of Intrinsic Silicon 50 1.1 A Brief History of Electronics: 2.5 Impurities in Semiconductors 51 From Vacuum Tubes to Giga-Scale 2.1 Donor Impurities in Silicon 52 Integration 5 2.2 Acceptor Impurities in Silicon 52 1.2 Classification of Electronic Signals 8 2.6 Electron and Hole Concentrations in Doped 1.1 Digital Signals 9 Semiconductors 52 1.3 A/D and D/A Converters—Bridging 2.2 p-Type Material (N A >N D ) 54 the Analog and Digital 2.7 Mobility and Resistivity in Doped Domains 10 Semiconductors 55 1.4 Problem-Solving Approach 13 2.5 Important Concepts from Circuit Theory 15 2.10 Energy Band Model 61 1.1 Voltage and Current Division 15 2.1 Electron–Hole Pair Generation in an 1.2 Thévenin and Norton Circuit Intrinsic Semiconductor 61 Representations 16 2.2 Energy Band Model for a Doped 1.6 Frequency Spectrum of Electronic Semiconductor 62 Signals 21 2.11 Overview of Integrated Circuit 1.1 Ideal Operational Amplifiers 23 Fabrication 64 1.2 Amplifier Frequency Response 25 Summary 67 1.8 Element Variations in Circuit Design 26 Key Terms 68 1.1 Mathematical Modeling of Reference 69 Tolerances 26 Additional Reading 69 1.2 Worst-Case Analysis 27 Important Equations 69 1.3 Monte Carlo Analysis 29 Problems 70 1.9 Numeric Precision 34 Summary 34 CHAPTER 3 Key Terms 35 SOLID-STATE DIODES AND DIODE CIRCUITS 74 References 36 3.1 The pn Junction Diode 75 Additional Reading 36 3.1 pn Junction Electrostatics 75 Problems 37 3.2 Internal Diode Currents 79 vii Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net viii Contents 3.2 The i-v Characteristics of the Diode 80 3.14 Full-Wave Rectifier Circuits 123 3.3 The Diode Equation: A Mathematical Model 3.1 Full-Wave Rectifier with Negative for the Diode 82 Output Voltage 124 3.4 Diode Characteristics Under Reverse, Zero, 3.15 Full-Wave Bridge Rectification 125 and Forward Bias 85 3.16 Rectifier Comparison and Design 3.1 Reverse Bias 85 Tradeoffs 125 3.17 Dynamic Switching Behavior of the 3.3 Forward Bias 86 Diode 129 3.5 Diode Temperature Coefficient 89 3.18 Photo Diodes, Solar Cells, and 3.6 Diodes Under Reverse Bias 89 Light-Emitting Diodes 130 3.1 Saturation Current in Real 3.1 Photo Diodes and Diodes 90 Photodetectors 130 3.2 Power Generation from Solar 3.3 Diode Model for the Breakdown Cells 131 Region 92 3.3 Light-Emitting Diodes (LEDs) 132 3.7 pn Junction Capacitance 92 Summary 133 www.1 Reverse Bias 92 Key Terms 134 3.2 Forward Bias 93 Reference 135 3.8 Schottky Barrier Diode 93 Additional Reading 135 3.9 Diode SPICE Model and Layout 94 Problems 135 3.10 Diode Circuit Analysis 96 3.1 Load-Line Analysis 96 CHAPTER 4 3.2 Analysis Using the Mathematical Model for the Diode 98 FIELD-EFFECT TRANSISTORS 145 3.3 The Ideal Diode Model 102 4.1 Characteristics of the MOS Capacitor 146 3.4 Constant Voltage Drop Model 104 4.5 Model Comparison and 4.2 Depletion Region 148 Discussion 105 4.11 Multiple-Diode Circuits 106 4.2 The NMOS Transistor 148 3.12 Analysis of Diodes Operating in the 4.1 Qualitative i -v Behavior of the Breakdown Region 109 NMOS Transistor 149 3.1 Load-Line Analysis 109 4.2 Triode Region Characteristics of the 3.2 Analysis with the Piecewise Linear NMOS Transistor 150 Model 109 4.4 Saturation of the i -v 3.4 Analysis Including Zener Characteristics 154 Resistance 111 4.5 Mathematical Model in the 3.5 Line and Load Regulation 112 Saturation (Pinch-Off) Region 155 3.13 Half-Wave Rectifier Circuits 113 4.1 Half-Wave Rectifier with Resistor 4.7 Channel-Length Modulation 157 Load 113 4.8 Transfer Characteristics and 3.2 Rectifier Filter Capacitor 114 Depletion-Mode MOSFETS 158 3.3 Half-Wave Rectifier with RC 4.9 Body Effect or Substrate Load 115 Sensitivity 159 3.4 Ripple Voltage and Conduction 4.3 PMOS Transistors 161 Interval 116 4.4 MOSFET Circuit Symbols 163 3.5 Capacitances in MOS Transistors 165 3.1 NMOS Transistor Capacitances in 3.7 Peak-Inverse-Voltage (PIV) the Triode Region 165 Rating 120 4.2 Capacitances in the Saturation 3.8 Diode Power Dissipation 120 Region 166 3.9 Half-Wave Rectifier with Negative 4.3 Capacitances in Cutoff 166 Output Voltage 121 4.6 MOSFET Modeling in SPICE 167 Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net Contents ix 4.7 MOS Transistor Scaling 169 5.3 The pnp Transistor 225 4.4 Equivalent Circuit Representations for the 4.2 Gate Capacitance 169 Transport Models 227 4.3 Circuit and Power Densities 170 5.5 The i-v Characteristics of the Bipolar 4.4 Power-Delay Product 170 Transistor 228 4.6 High Field Limitations 171 5.6 The Operating Regions of the Bipolar 4.8 MOS Transistor Fabrication and Layout Transistor 230 Design Rules 172 5.7 Transport Model Simplifications 231 4.1 Minimum Feature Size and 5.1 Simplified Model for the Cutoff Alignment Tolerance 173 Region 231 4.2 MOS Transistor Layout 173 5.2 Model Simplifications for the 4.9 Biasing the NMOS Field-Effect Forward-Active Region 233 Transistor 176 5.3 Diodes in Bipolar Integrated 4.1 Why Do We Need Bias? 176 Circuits 239 www.2 Constant Gate-Source Voltage 5.4 Simplified Model for the Bias 178 Reverse-Active Region 240 4.3 Load Line Analysis for the 5.5 Modeling Operation in the Q-Point 181 Saturation Region 242 4.4 Four-Resistor Biasing 182 5.8 Nonideal Behavior of the Bipolar 4.10 Biasing the PMOS Field-Effect Transistor 245 Transistor 188 5.1 Junction Breakdown Voltages 246 4.11 The Junction Field-Effect Transistor 5.2 Minority-Carrier Transport in the (JFET) 190 Base Region 246 4.1 The JFET with Bias Applied 191 5.3 Base Transit Time 247 4.2 JFET Channel with Drain-Source 5.4 Diffusion Capacitance 249 Bias 191 5.5 Frequency Dependence of the 4.3 n-Channel JFET i -v Common-Emitter Current Characteristics 193 Gain 250 4.4 The p-Channel JFET 195 5.6 The Early Effect and Early 4.5 Circuit Symbols and JFET Model Voltage 250 Summary 195 5.7 Modeling the Early Effect 251 4.8 Origin of the Early Effect 251 4.12 JFET Modeling in SPICE 197 5.13 Biasing the JFET and Depletion-Mode 5.10 Bipolar Technology and SPICE Model 253 MOSFET 198 5.1 Qualitative Description 253 Summary 200 5.2 SPICE Model Equations 254 Key Terms 202 5.3 High-Performance Bipolar References 203 Transistors 255 Problems 204 5.11 Practical Bias Circuits for the BJT 256 5.1 Four-Resistor Bias Network 258 CHAPTER 5 5.2 Design Objectives for the Four-Resistor Bias Network 260 BIPOLAR JUNCTION TRANSISTORS 217 5.3 Iterative Analysis of the 5.1 Physical Structure of the Bipolar Four-Resistor Bias Circuit 266 Transistor 218 5.12 Tolerances in Bias Circuits 266 5.2 The Transport Model for the npn 5.1 Worst-Case Analysis 267 Transistor 219 5.2 Monte Carlo Analysis 269 5.1 Forward Characteristics 220 Summary 272 5.2 Reverse Characteristics 222 Key Terms 274 5.3 The Complete Transport Model References 274 Equations for Arbitrary Bias Problems 275 Conditions 223 Jaeger-1820037 jae80458˙FM˙i-xxvi January 22, 2010 15:50 www.net x Contents PART TWO 6.1 Capacitances in Logic Circuits 337 DIGITAL ELECTRONICS 285 6.2 Dynamic Response of the NMOS Inverter with a Resistive Load 338 6.3 Pseudo NMOS Inverter 343 CHAPTER 6 6.4 A Final Comparison of NMOS INTRODUCTION TO DIGITAL ELECTRONICS 287 Inverter Delays 344 6.5 Scaling Based Upon Reference 6.1 Ideal Logic Gates 289 Circuit Simulation 346 6.2 Logic Level Definitions and Noise 6.6 Ring Oscillator Measurement of Margins 289 Intrinsic Gate Delay 346 6.1 Logic Voltage Levels 291 6.7 Unloaded Inverter Delay 347 6.3 Logic Gate Design Goals 292 6.3 Dynamic Response of Logic Gates 293 6.2 NOR and NAND Gates 352 6.1 Rise Time and Fall Time 293 Summary 352 6.2 Propagation Delay 294 Key Terms 354 www.3 Power-Delay Product 294 References 355 6.4 Review of Boolean Algebra 295 Additional Reading 355 6.5 NMOS Logic Design 297 Problems 355 6.1 NMOS Inverter with Resistive Load 298 6.2 Design of the W/L Ratio of M S 299 CHAPTER 7 6.3 Load Resistor Design 300 COMPLEMENTARY MOS (CMOS) LOGIC 6.4 Load-Line Visualization 300 DESIGN 367 6.5 On-Resistance of the Switching Device 302 7.1 CMOS Inverter Technology 368 6.6 Noise Margin Analysis 303 7.1 CMOS Inverter Layout 370 6.7 Calculation of V I L and V O H 303 7.2 Static Characteristics of the CMOS 6.8 Calculation of V I H and V O L 304 Inverter 370 6.9 Load Resistor Problems 305 7.1 CMOS Voltage Transfer 6.6 Transistor Alternatives to the Load Characteristics 371 Resistor 306 7.2 Noise Margins for the CMOS 6.1 The NMOS Saturated Load Inverter 373 Inverter 307 7.3 Dynamic Behavior of the CMOS Inverter 375 6.2 NMOS Inverter with a Linear Load 7.1 Propagation Delay Estimate 375 Device 315 7.2 Rise and Fall Times 377 6.3 NMOS Inverter with a 7.