9N0N I0 NÿMI — IVMDI 900 N1 (Ø7 ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN @) LAM DUC KHAI - TRAN DAI DUONG TÀI LIỆU HƯỚNG DẪN THỰ HÀNH HNYH 97H NyO ONDNH nin Ty ©S J1 Nÿn] #33 L3IHL À2 NHÀ XUẤT BẢN có ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH LN DAI HOC QUOC GIA THANH PHO HO CHi MINH TRUONG DAI HOC CONG NGHE THONG TIN ST: sx sp UIT TRƯỜNG ĐẠI HỌC, CONG NGHỆ THÔNG TIN LÂM ĐỨC KHẢI - TRẦN ĐẠI DƯƠNG TÀI LIỆU HƯỚNG DẪN THỰC HÀNH THIẾT KẾ LUẬN LÝ SỐ NHÀ XUẤT BẢN ĐẠI HỌC QUỐC GIA THANH PHO HO CHi MINH -2021 LOI NOI DAU Tài liệu hướng dẫn thực hành Thiết kế Luận lý Số được biên soạn phục vụ cho các môn học nâng cao về thiết kế luận lý nhằm giúp người học tăng cường khả năng tự học ở nhà cũng như ở phòng thí nghiệm. Tài liệu hướng dẫn thực hành này được biên soạn dựa trên kinh nghiệm đúc kết sau quá trình học tập và làm việc thực tế của nhóm tác giả trong cả môi trường doanh nghiệp và môi trường giáo dục, giúp người học liên kết được kiến thức được đào tạo tại trường đại học tới công việc tương lai trong môi trường doanh nghiệp. Đối tượng chính của tài liệu này là sinh viên Ngành Kỹ thuật Máy tính, Kỹ thuật Điện tử - Viễn thông đã có kiến thức nền tảng về Thiết kế Luận lý với phần mềm Altera Quartus II v13.0SP1, bao gồm: Thiết kế, tổng hợp, mô phỏng, biên dịch và nạp cấu hình xuống DE2 Board. Nếu bạn đọc chưa có cơ hội làm quen với phần mềm Altera Quartus II v13.0SPI thì có thể tham khảo Tài liệu Hướng dẫn Thực hành Nhập môn Mạch số của cùng nhóm tác giả để tham khảo cách sử dụng phần mềm.
Tài liệu được chia thành 6 bài, trong đó có l bài giới thiệu về ngôn ngữ mô tả phần cứng Verilog và 5 bài hướng dẫn thực hành các nội dung chính của môn học Thiết kế Luận lý Số: 3# Bài 1. Giới thiệu Verilog HDL. Thiết kế máy trạng thái. Thiết kế các thành phần của khối dữ liệu.
Thiết kế khói dữ liệu. Thiết kế khói điều khiển. Thiết kế bộ vi xử lý RISC. Mỗi bài thực hành gồm 6 phần: iii + Mục tiêu: Liệt kê các mục tiêu chỉ tiết mà người học sẽ đạt được sau khi hoàn thành nội dung thực hành.
+ Nội dung thực hành: Trình bày các nội dung được thực hành trên phòng thí nghiệm. + Co sở lý thuyết: Trình bảy các cơ sở lý thuyết dé người học ôn tập lại nội dung lý thuyết sẽ được áp dụng vào nội dung thực hành. 5È Chuân bị ở nhà: Đề đảm bảo được quá trình thực hành ở phòng thí nghiệm diễn ra đúng tiến độ và đạt hiệu quả cao thì người học phải tự chuẩn bị một số kiến thức bắt buộc trước ở nhà. + Hướng dẫn thực hành: Đây là nội dung chính của tài liệu giúp sinh viên có thê tự thực hành trên phòng thí nghiệm dựa trên nội dung thực hành.
# Vận dụng: Nội dung thực hành được thiết kế để người học hiểu được nội dung lý thuyết mang tính tổng quát. Nội dung vận dụng sẽ giúp người học vận dụng được kiến thức và kỹ năng đã được phát triển ở nội dung thực hành đề giải quyết một số vấn dé mang tính chuyên sâu hoặc mang tính phối hợp các nội dung thực hành. Trong quá trình sử dụng tài liệu này, bạn đọc có góp ý về nội dung, hình thức trình bày,. xin vui lòng gửi về hộp thư điện tử: duongtd(@uit.
Đóng góp của quý bạn đọc là nguồn tham khảo hữu ích dé nhóm tác giả có thể cải tiến tài liệu này trong những lần tái bản sau nhằm tạo ra một tài liệu tin cậy, dễ hiểu và hữu dụng dành cho sinh viên kỹ thuật. iv Su nghiép gido duc. về tằng lóp trí thức tương lai mà dốc lòng cong hién! Trần Đại Dương MUC LUC LOT NOI DAU eccscsssscsccesssssssccccesesssssscceceesnsnscceseeeseusseseceesesneneses DANH MỤC HÌNH VẼ.--©++‹ecc2vrrrtetrarrrrree DANH MUC BANG BIEU DANH MUC TU VIET TÁT, THUẬT NGỮ. GIỚI THIỆU VERILOG HDL.
Nội dung thực hành. Tự động hóa thiết kế điện tử. Lịch sử Veriog HDL. Các mức mô tả.
Cấu trúc thiết kế. Phép gán liên tục. Các khối và phép gán thủ tục. Các phát biểu thủ tục.
TAO Project oo. Mô tả các flipflop: T, D và JK flipflop. Mô tả phân cấp mạch luận lý. THIẾT KÉ MÁY TRẠNG THÁI.
Nội dung thực hành. Máy trạng thái hữu hạn. Cấu trúc phần cứng của máy trạng thái. Quy trình thiết kế mạch tuần tự.
Mô tả FSM bằng Verilog HDL. Chuẩn bị ở nhà. Hướng dẫn thực hành 2. Thiết kế mạch tuần tự phát hiện chuỗi ngõ vào la 1101 (bên trái vào trước) theo mô hình MMoore FSM.
Thiết kế mạch tuần tự phát hiện ngõ vào là 1101 (bên trái vào trước) theo mô hình Mealy 2. THIẾT KÉ CÁC THÀNH PHÀN CỦA KHÓI DỮ LIỆU. Nội dung thực hành. Khối dữ liệu.
Chuẩn bị ở nhà. Hướng dẫn thực hành. Thiết kế MUX2 8 bit. Thiết kế MUX4 8 bit.
Thiết kế ALU 8 bit. Thiết kế bộ dịch § bit. Thiết kế Register Files chứa 4 thanh ghi § bit. Thiết kế RAM chứa 4 word 3.
Thiết kế, tổng hợp và mô phỏng thiết kế. Bài tập vận dụng. BAI 4, THIET KE KHOI DU LIỆU. Nội dung thực hành.
Quy trình thiết kế khối dữ liệu. Chuẩn bị ở nhà 4. Hướng dẫn thực hành 4. Xác định các bước giải quyết bài toán 4.
Xác định các công việc được xử lý bởi kh 4. Xác định các thành phần phần cứng cần thiết đề xây dựng khôi dữ liệu. Thiết kế khối dữ liệu hoàn chỉnh. Xác minh chức năng của khối dữ liệu theo từng DƯỚC.
Thiết kế, biên dịch và mô phỏng. Vận dụng BAIS. THIET KE KHOI DIEU KHIE 5. Nội dung thực hành 5.
Khối điều khiển. Quy trình thiết kế khối điều khiển. Chuẩn bị ở nhà. Hướng dẫn thực hành.
Lap control word. Lập sơ đồ trạng thái. Rút gọn trạng thái 5. Lập bảng chuyên trạng thái 5.
'Vẽ mạch luận lý. Xác minh chức năng. Kiểm tra khối điều khiển trên phần cứng. Tích hợp khối điều khiển và khối dữ liệu.
Kiểm tra ASIC trên phan cứng. THIET KE BO VI XU LY RISC 6. Nội dung thực hànhh. Chu kỳ thực thi lệnh.
Chế độ định địa chỉ 6. Quy trình thiết kế bộ vi xử lý RISC 6. Chuẩn bị ở nhà 6. Hướng dẫn thực hành.
Thiết kế tập lệnh. Lập sơ đồ tập lệnh. Xác định các thành phần phần cứng cần thiết. Lập ASM chart.
Thiết kế khói dữ liệu. Thiết kế khối điều khiển 6. Tích hợp khối dữ liệu và khối điều khiền. Xác minh bộ vi xử lý.
Thiết kế, tổng hợp và mô phỏng. TAI LIEU THAM KH. xi DANH MỤC HÌNH VẼ Hinh 1.1: Bộ cộng toàn phần.2: Mach sau tong hợp của khối always.3: Téng hop mach reset Hinh 1.4: Mạch sau tổng hợp của phát biểu if-else.5: Mach sau tổng hợp của phát biểu case.6: Mach sau tong hợp của phát biểu for.7: Giao diện cửa số chính.8: Giới thiệu các bước tạo projec( .9: Nhập tên project và top-lÏevel .10: Chèn tệp tin có sẵn vào project.11: Chọn thiết bị,.12: Thiết lập EDA Tool.13: Thong tin project.14: Giao diện cửa số chính sau khi tao project.15: Tạo mới tệp tin thiết kế Hình 1.16: Cửa số chính sau khi tạo tệp tin thiết kế.17: Mô tả thiết ké.18: Lưu tập tin thiết kế Hình 1.19: Cửa số chính sau khi lưu tập tin thiết kế.21: Đổi top-level thành công .22: Kết quả tổng hợp Mux.23: Ký hiệu bộ giải mã 2:4.--cc-cce- xiii Hình 1.24: Kết quả tổng hợp bộ giải mã 2:4.25: Ký hiệu bộ so sánh.26: Kết quả tổng hợp bộ so sánh .27: Kết quả tổng hợp của D flipflop.28: Kết quả tổng hợp của JK flipflop.29: Kết quả tổng hợp của T flipflop.30: Bộ cộng 2 SỐ 2 bÍL. 22 vcccEE1111EE111 xe Hinh 2.1: Mô hình máy trạng thái hữu hạn.2: Các phần cứng đề hiện thực FSM.3: Câu trúc Moore FSM.4: Cấu trúc Mealy FSM.5: Quy trình thiết kế mạch tuần tự dựa trên máy trạng thái.6: Ký hiệu mạch phát hiện chuỗi bit ngõ Hinh 2.7: Sơ đồ chuyển trạng thái của mạch phát hiện chuỗi bit ngõ vào 010.9: Tối ưu luận lý ngõ vào flipflop D2 và DI.10: Tối ưu luận lý ngõ vào flipflop D0 và ngõ Hinh 2.11: Mạch phát hiện chuỗi bit ngõ vào 1 101 theo Moore FSM.12: Sơ đồ trạng thái cho ví dụ thiết kế Mealy FSM.13: Điền X vào các cặp trạng thái không cùng giá tị IgÕ Fa.cc cty xiv Hinh 2.14: Điền các cặp trạng thái kế tiếp sẽ tương tương.15: Điền X vào các cặp trạng thái không chung trạng thái kế HIẾP sosususathaaoiasgltidtrdUigiatdiotatbsi Hình 2.16: So dé trạng thái mới sau khi đã rút gọn [S6 THỂHồ go09010310DSGTGNBGIRNGSIIGSBRROiWl Hình 2.17: Tối ưu luận lý cho các ngõ vào flipflop.18: Tối ưu luận lý cho ngõ ra.19: Mạch phát hiện chuỗi bit ngõ vào 1101 theo Mealy FSM Hình 2.20: Mạch phát hiện chuôi 2 ký sô cuôi cùng của MSSV theo Mealy FSM.21: Mach phat hiện chuỗi 2 ký số cuối cùng của MSSV theo Moore FSM.1: Cấu trúc của một hệ thống Kỹ thuật SỐ ‹.3: Ký hiệu MUX với 8 ngõ vào dữ liệu.4: Ký hiệu MUX có độ rộng 8 bit.6: Cấu tạo một bộ dịch đa năng 4 bit .7: Barrel shifter dich trai tối đa 7 vị trí.8: Ký hiệu thanh BhÏ:sssssxscssnssnisasediitdneaeaa Hình 3.9: Cấu trúc thanh ghi.10: Register Files chứa 4 thanh ghi 8 bit.11: Register Files trong các bộ vi xử lý .12: Ký hiệu Register Files.15: Ký hiệu MUX4 I bit Hình 3.18: Ký hiệu bộ cộng toàn phan Hình 3.19: Bộ cộng 8 bit .20: Ký hiệu bộ cộng 8 bit.22: Ký hiệu bộ trừ 8 bit.23: Khối AU 8 bit.24: Ký hiệu khối AU 8 bit.26: Bộ OlỗS bi, SE.27: Bộ NOT 8 bịt.29: Ký hiệu của bộ AND 8 bit, OR 8 bit, NOT 8 bít và XOR 8 bit.30): Khối LU 8 bit.33: Ký hiệu ALU 8 bit.34: Bộ dịch đa năng 8 bit.35: Ký hiệu bộ dịch đa năng 8 bit.37: Thanh ghi 8 bit .---2555cc55ccccccsecccer xvi Hinh 3.38: D flipflop cải tiến với ngõ vào cho phép cập nhật giá trị Hinh 3.39: Ký hiệu D flipflop cải tiến với ngõ vào cho phép cập nhật giá trị.------ «¿©se+xceexcr+ Hinh 3.40: Thanh ghi § bit cải tiến.41: Cấu tao word 8 bit.1: Khối dữ liệu.2: Khối dữ liệu đơn chu k Hinh 4.3: Ký hiệu khối dữ liệu.1: Giao tiếp của khối điều khiền.2: Các trường trong control word.3: Khối điều khiển điều khiển khối dữ liệu đếm số biLØ £.4: Sơ đồ trạng thái cho khối điều khiển đếm số bit 0.5: Trang thai ké tiép Hinh 5.6: Ký hiệu khối luận lý trạng thái kế tiếp.7: Ngõ ra địa chỉ ghi.8: Ký hiệu khối luận lý ngõ ra địa chỉ ghi.9: Ngõ ra cho phép ghi.10: Ký hiệu khối luận lý ngõ ra cho phép ghi.