Tổng quan nghiên cứu

Trong bối cảnh bùng nổ công nghệ thông tin và truyền thông kỹ thuật số, nhu cầu truyền tải và hiển thị thông tin trực quan tại các không gian công cộng ngày càng trở nên cấp thiết. Các hệ thống hiển thị thông tin truyền thống tại cơ quan, trường học, bệnh viện và khu dân cư phần lớn dựa trên các máy vi tính đa năng có chi phí đầu tư từ 400 đến 1.000 USD mỗi điểm phát và mức tiêu thụ điện năng lớn dao động từ 150W đến 300W. Sự phụ thuộc này làm tăng đáng kể chi phí bảo trì và vận hành hệ thống.

Để giải quyết triệt để vấn đề trên, luận văn tập trung nghiên cứu, thiết kế và chế tạo một hệ thống chuyên dụng dạng hệ thống trên một vi mạch khả trình (System-on-a-Chip - SoC) trên nền tảng FPGA Xilinx Spartan-3E. Mục tiêu cụ thể là thiết lập kết nối máy khách tới máy chủ thông qua giao thức mạng Ethernet TCP/IP, tự động tải dữ liệu hình ảnh định dạng chuẩn JPEG, giải mã và hiển thị trực tiếp lên màn hình máy tính thông qua chuẩn giao tiếp VGA với độ phân giải tiêu chuẩn 640x480 điểm ảnh.

Nghiên cứu được triển khai thực nghiệm tại Phòng thí nghiệm Hệ thống tích hợp thông minh (SIS Lab) thuộc Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội vào năm 2014. Kết quả của luận văn mang lại ý nghĩa thực tiễn to lớn khi giúp giảm hơn 60% giá thành phần cứng so với việc sử dụng máy tính cá nhân, đồng thời hạ công suất tiêu thụ điện năng của toàn bộ khối xử lý xuống dưới mức 5W, đảm bảo hệ thống vận hành bền bỉ 24/7 với tần số quét hiển thị ổn định 60Hz.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên ba trụ cột lý thuyết chuyên sâu:

Thứ nhất là lý thuyết mã hóa và giải mã hình ảnh theo chuẩn JPEG (tiêu chuẩn ITU-T T.81). Kỹ thuật này nén ảnh dựa trên đặc tính thị giác của mắt người thông qua việc chuyển đổi không gian màu từ RGB sang YCbCr, trong đó thành phần độ chói Y được giữ nguyên còn hai thành phần sắc độ Cb và Cr được lấy mẫu giảm theo tỷ lệ 4:2:0 để cắt giảm 50% dữ liệu màu. Quá trình xử lý chia ảnh thành các khối 8x8 điểm ảnh, áp dụng phép biến đổi Cosin rời rạc (DCT), lượng tử hóa và mã hóa Entropy để đạt tỷ lệ nén cao từ 10 đến vài chục lần.

Thứ hai là nguyên lý quét và hiển thị hình ảnh chuẩn VGA (Video Graphics Array). Màn hình hiển thị theo cơ chế quét raster tuần tự từng dòng từ trái sang phải và từ trên xuống dưới với ma trận khung quét tổng thể 800x525 điểm ảnh ở chế độ 640x480 điểm ảnh. Hệ thống đòi hỏi xung nhịp điểm ảnh chính xác 25 MHz cùng các xung đồng bộ dòng Hsync và đồng bộ mành Vsync để kiểm soát quá trình quét.

Thứ ba là kiến trúc vi mạch khả trình FPGA và vi xử lý mềm 32-bit MicroBlaze. Cấu trúc phần cứng trên chip bao gồm các khối logic khả trình (CLB), bảng tra cứu (LUT), khối nhớ Block RAM 18-Kbit và các khối quản lý xung nhịp số (DCM), tạo nền tảng vững chắc để xây dựng một kiến trúc SoC hoàn chỉnh.

Phương pháp nghiên cứu

Nghiên cứu áp dụng phương pháp thiết kế phần cứng từ trên xuống (Top-down) sử dụng ngôn ngữ mô tả phần cứng VHDL kết hợp bộ công cụ phát triển nhúng Xilinx Embedded Development Kit (EDK) phiên bản 12.3, bao gồm Xilinx Platform Studio (XPS) và Software Development Kit (SDK).

Dữ liệu thực nghiệm sử dụng tập mẫu gồm 50 tệp hình ảnh JPEG có dung lượng phân bố từ 15KB đến 120KB với các độ phân giải từ 320x240 đến 640x480 điểm ảnh. Phương pháp chọn mẫu tập trung vào các định dạng ảnh quảng bá thực tế nhằm kiểm tra năng lực giải mã của thư viện phần mềm TinyJPEG và khả năng phân bổ vùng nhớ 64MB DDR SDRAM.

Phương pháp phân tích và tích hợp được lựa chọn là mô hình hóa vi xử lý MicroBlaze 32-bit RISC hoạt động với bus nội Processor Local Bus (PLB), kết hợp ngăn xếp mạng gọn nhẹ lwIP (Lightweight IP) để xử lý kết nối socket TCP/IP và liên kết khối điều khiển XPS_TFT vào vùng nhớ video cố định tại địa chỉ 0x8E000000. Toàn bộ tiến trình nghiên cứu và thử nghiệm được hoàn thiện liên tục trong thời gian 12 tháng.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình tổng hợp và thử nghiệm thực tế trên bo mạch phát triển Xilinx Spartan-3E XC3S500E-4FG320 đã mang lại những kết quả kỹ thuật nổi bật:

Thứ nhất, hệ thống phần cứng SoC tích hợp hoàn chỉnh vi xử lý mềm MicroBlaze chạy ở xung nhịp 50 MHz, chiếm dụng khoảng 58% tài nguyên LUT và 42% bộ nhớ Block RAM trên chip, để lại dung lượng tài nguyên dự phòng cho các ứng dụng mở rộng.

Thứ hai, kết nối mạng Ethernet 10/100 Mbps thông qua chip PHY LAN83C185 và thư viện lwIP hoạt động rất ổn định, đạt thông lượng truyền nhận dữ liệu trung bình 8.5 Mbps trong mạng nội bộ và tỷ lệ mất gói tin duy trì ở mức dưới 0.05%.

Thứ ba, thư viện phần mềm TinyJPEG giải mã thành công các tệp ảnh 640x480 điểm ảnh với thời gian xử lý trung bình đạt 115 mili-giây, nạp trực tiếp dữ liệu điểm ảnh sau giải mã vào bộ nhớ đệm video 64MB DDR SDRAM.

Thứ tư, lõi điều khiển XPS_TFT tạo tín hiệu quét màn hình chuẩn xác ở tần số xung nhịp 25 MHz, xuất dữ liệu màu RGB 3-bit mượt mà ở tần số làm tươi 60Hz mà không xảy ra hiện tượng méo hình hay giật khung hình.

Thứ năm, việc cấu hình 2KB bộ nhớ đệm lệnh (Instruction Cache) và 2KB bộ nhớ đệm dữ liệu (Data Cache) đã giúp tăng tốc độ thực thi của vi xử lý lên 34.6% so với khi không sử dụng bộ nhớ đệm.

Thảo luận kết quả

Hiệu năng ổn định của hệ thống bắt nguồn từ cơ chế truy cập bộ nhớ trực tiếp của lõi VGA. Bằng cách thiết lập giao diện PLB Master cho khối XPS_TFT tự động đọc dữ liệu từ bộ nhớ DDR ngoài, hệ thống đã giải phóng hơn 70% tải tính toán của vi xử lý MicroBlaze, cho phép CPU tập trung xử lý ngăn xếp mạng TCP/IP và giải nén JPEG mà không làm gián đoạn tín hiệu quét video.

Khi so sánh với các giải pháp nhúng sử dụng vi điều khiển truyền thống chạy ở tần số 72 MHz không có bộ điều khiển video chuyên dụng, thiết kế SoC trên FPGA này cho tốc độ xử lý đồ họa nhanh hơn gấp 4 lần và độ ổn định hiển thị vượt trội hơn hẳn.

Trong các báo cáo thực nghiệm chuyên sâu, dữ liệu có thể được trình bày trực quan thông qua biểu đồ cột thể hiện tỷ lệ tiêu thụ tài nguyên phần cứng (LUT, IOB, BRAM) trên chip Spartan-3E và biểu đồ đường biểu diễn sự tương quan tuyến tính giữa kích thước tệp ảnh nén (từ 20KB đến 100KB) với thời gian giải mã của thư viện TinyJPEG, kèm theo bảng thống kê chi tiết độ trễ truyền gói tin mạng theo các cấu hình kích thước bộ đệm khác nhau.

Đề xuất và khuyến nghị

Để phát triển và hoàn thiện hệ thống trong tương lai, luận văn đưa ra bốn đề xuất hành động cụ thể:

Một là, nâng cấp chiều sâu màu từ 3-bit RGB lên 16-bit High Color hoặc 24-bit True Color nhằm tăng khả năng tái tạo màu từ 8 màu cơ bản lên 16.7 triệu màu sắc nét, đáp ứng yêu cầu chất lượng của các biển quảng cáo thương mại cao cấp. Chỉ số mục tiêu là đạt độ trung thực màu sắc 100% trong vòng 6 tháng do nhóm kỹ sư phần cứng của phòng thí nghiệm SIS Lab chủ trì thực hiện.

Hai là, thiết kế bộ đồng xử lý phần cứng tăng tốc thuật toán biến đổi ngược IDCT và giải mã Entropy trực tiếp bằng ngôn ngữ VHDL. Chỉ số mục tiêu là rút ngắn thời gian giải nén ảnh từ 115 mili-giây xuống dưới 20 mili-giây, nâng tốc độ hiển thị lên 30 khung hình/giây trong vòng 9 tháng do các chuyên gia thiết kế vi mạch đảm trách.

Ba là, triển khai hệ điều hành thời gian thực Xilkernel kết hợp máy chủ web nhúng HTTP Server để quản trị viên có thể cấu hình địa chỉ IP, thay đổi lịch trình chiếu hình ảnh từ xa thông qua trình duyệt web. Chỉ số mục tiêu là hỗ trợ đồng thời 5 phiên kết nối quản trị với thời gian triển khai 4 tháng do nhóm phát triển phần mềm nhúng thực hiện.

Bốn là, chuyển đổi nền tảng sang các họ vi mạch FPGA thế hệ mới hơn như Xilinx Artix-7 hoặc Zynq-7000 và tích hợp giao tiếp xuất hình kỹ thuật số HDMI độ phân giải Full HD 1080p. Chỉ số mục tiêu là nâng tốc độ xung nhịp hệ thống lên trên 150 MHz trong lộ trình 12 tháng do các đơn vị tiếp nhận chuyển giao công nghệ triển khai.

Đối tượng nên tham khảo luận văn

Tài liệu luận văn này mang lại giá trị tham khảo thực tế cho bốn nhóm đối tượng:

Nhóm thứ nhất là các kỹ sư thiết kế phần cứng và vi mạch FPGA. Nghiên cứu cung cấp tài liệu hướng dẫn toàn diện từ quy trình đặc tả kỹ thuật, tích hợp IP Core trên công cụ Xilinx EDK, định cấu hình chân tín hiệu đến tạo tệp nạp bitstream hoàn chỉnh.

Nhóm thứ hai là các kỹ sư phát triển phần mềm nhúng và hệ thống truyền thông IoT. Luận văn là tài liệu mẫu về cách thức triển khai ngăn xếp mạng lwIP ở chế độ socket, quản lý bộ nhớ đệm DDR SDRAM và tối ưu hóa thư viện giải mã ảnh C/C++ trên nền vi xử lý nhúng.

Nhóm thứ ba là giảng viên, học viên cao học và sinh viên chuyên ngành Điện tử - Viễn thông, Kỹ thuật Máy tính. Công trình là tài liệu học thuật giá trị, kết nối chặt chẽ giữa lý thuyết xử lý tín hiệu số, kiến trúc máy tính và các bài toán thực hành thiết kế SoC.

Nhóm thứ tư là các doanh nghiệp sản xuất thiết bị quảng cáo kỹ thuật số (Digital Signage) và giải pháp đô thị thông minh. Nghiên cứu mang đến mô hình thiết kế tối ưu hóa chi phí, mở ra cơ hội thương mại hóa các bảng thông tin điện tử tiết kiệm năng lượng tại các khu công cộng.

Câu hỏi thường gặp

Hệ thống trong luận văn sử dụng nền tảng phần cứng nào và xung nhịp hoạt động là bao nhiêu? Hệ thống sử dụng bo mạch phát triển Xilinx Spartan-3E với chip FPGA XC3S500E-4FG320. Vi xử lý mềm 32-bit MicroBlaze hoạt động ở tần số 50 MHz, kết hợp bộ nhớ ngoài 64MB DDR SDRAM và bộ điều khiển hiển thị VGA chạy ở xung nhịp 25 MHz.

Tại sao nghiên cứu lại lựa chọn thư viện lwIP cho giao tiếp mạng? Thư viện lwIP là ngăn xếp giao thức mạng nguồn mở được tối ưu chuyên biệt cho các vi xử lý nhúng có tài nguyên bộ nhớ hạn chế. Thư viện này cho phép vận hành đầy đủ giao thức TCP/IP với mức chiếm dụng RAM chỉ từ vài chục kilobyte mà vẫn đảm bảo tốc độ truyền tải tệp tin ổn định.

Thông số kỹ thuật chuẩn của khối hiển thị VGA trong hệ thống là gì? Khối hiển thị VGA sử dụng chế độ độ phân giải 640x480 điểm ảnh với tần số quét 60Hz. Tần số xung nhịp điểm ảnh được thiết lập ở mức 25 MHz, điều khiển 3 tín hiệu màu RGB và 2 tín hiệu đồng bộ Hsync, Vsync tạo ra khung quét tổng thể 800x525 điểm ảnh.

Quá trình giải mã và xuất hình ảnh JPEG diễn ra theo các bước nào? Tệp tin JPEG từ máy chủ được nạp vào bộ nhớ RAM qua kết nối mạng Ethernet. Sau đó, thư viện TinyJPEG phân tích tiêu đề tệp, thực hiện biến đổi ngược IDCT, chuyển đổi hệ màu YCbCr sang RGB và ghi trực tiếp vào bộ đệm video tại địa chỉ 0x8E000000 để lõi VGA quét hiển thị ra màn hình.

Giải pháp SoC trên FPGA có ưu điểm gì vượt trội so với máy tính công nghiệp? Hệ thống SoC trên FPGA giảm hơn 60% chi phí sản xuất, hạ mức tiêu thụ điện năng từ hàng trăm watt xuống dưới 5W, loại bỏ quạt tản nhiệt cơ học giúp tăng độ bền phần cứng và đảm bảo tính nhỏ gọn khi lắp đặt tại các bảng tin công cộng.

Kết luận

Luận văn đã hoàn thành xuất sắc các mục tiêu nghiên cứu với các đóng góp trọng tâm sau:

  • Thiết kế và hiện thực hóa thành công hệ thống SoC tích hợp trên vi mạch FPGA Spartan-3E XC3S500E.
  • Tích hợp đồng bộ vi xử lý MicroBlaze 32-bit xung nhịp 50 MHz với bộ nhớ ngoài 64MB DDR SDRAM.
  • Phát triển hoàn chỉnh khối điều khiển hiển thị VGA 640x480 ở tần số 25 MHz và khối mạng Ethernet 10/100 Mbps.
  • Vận hành ổn định ngăn xếp mạng lwIP và thư viện giải mã ảnh TinyJPEG trong môi trường phần mềm nhúng.
  • Tối ưu hóa công suất tiêu thụ điện năng của hệ thống xuống dưới 5W, mang lại giải pháp tiết kiệm chi phí vượt bậc.

Đóng góp lớn nhất của công trình là làm chủ quy trình thiết kế vi mạch nhúng tích hợp cả phần cứng lẫn phần mềm cho ứng dụng hiển thị thông tin đa phương tiện. Lộ trình phát triển tiếp theo trong vòng 12 tháng tới sẽ tập trung nâng cấp lên dòng FPGA 28nm và chuẩn xuất hình HDMI. Các nhà nghiên cứu và doanh nghiệp công nghệ được khuyến khích khai thác, ứng dụng kiến trúc này để chế tạo các thiết bị hiển thị thông minh trong thực tiễn.