Tích Hợp Hệ Thống SOC Hỗ Trợ Giao Thức ICMP Trên FPGA

Khóa luận trình bày hệ thống SoC tích hợp lõi IP Ethernet 1 Gbps hỗ trợ giao thức ICMP trên FPGA, ứng dụng trong kỹ thuật máy tính.

• Tác giả: Lê Hoàng Văn
• Người hướng dẫn: ThS. Phạm Thanh Hùng
• Trường học: Đại học Quốc gia TP. Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Tích Hợp Hệ Thống SOC Hỗ Trợ Giao Thức ICMP Trên FPGA
• Loại tài liệu: khóa luận tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: Thành phố Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: LÝ DO CHỌN ĐỀ TÀI, MỤC TIÊU VÀ PHƯƠNG PHÁP THỰC HIỆN
• 1.1. Lý do chọn đề tài
• 1.2. Mục tiêu và phương pháp thực hiện
• 2. CHƯƠNG 2: TỔNG QUAN VỀ ETHERNET
• 2.1. Mô hình OSI
• 2.2. Mô hình TCP/IP
• 2.3. Định dạng gói tin
• 3. CHƯƠNG 3: GIAO THỨC SỬ DỤNG TRONG LỚP IP ETHERNET
• 3.1. Cách thức hoạt động của IDFP
• 3.2. Cấu trúc UDP header
• 3.3. Cách biểu diễn địa chỉ và cấu trúc IPv4 header
• 3.4. Cách thức hoạt động của ARP và cấu trúc gói ARP
• 3.5. Kiến trúc giao thức Ethernet và cấu trúc khung giao thức Ethernet
• 4. CHƯƠNG 4: HIỆN THỰC LỚP IP ETHERNET
• 4.1. Cấu trúc module ICMP
• 4.2. ICMP rx/ICMP tx
• 4.3. Cấu trúc lõi IP Ethernet
• 5. CHƯƠNG 5: KIỂM TRA THIẾT KẾ TRÊN PHẦN MỀM MÔ PHỎNG
• 6. CHƯƠNG 6: XÂY DỰNG HỆ THỐNG SOC
• 6.1. PCS/PMA or SGMII IP LogiCORETM
• 6.2. Xây dựng hệ thống trên phần mềm Vivado
• 6.3. Phân tích hệ thống và định thời hệ thống
• 6.4. Tài nguyên sử dụng
• 7. CHƯƠNG 7: KIỂM TRA THIẾT KẾ TRÊN BOARD
• 7.1. V707 Board Block Diagram và chân kết nối của Ethernet với PHY Device
• 7.2. Thiết lập cho quá trình kiểm tra và cấu hình mạng trên PC
• 7.3. Phần mềm hỗ trợ quá trình kiểm tra và kết quả kiểm tra
• 7.4. ICMP & AXI4-Lite
• 7.5. UDP & AXI4-Lite
• 7.6. Hướng phát triển
• DANH MỤC HÌNH
• DANH MỤC BẢNG
• DANH MỤC TỪ VIẾT TẮT
• TÓM TẮT KHÓA LUẬN

Tóm tắt

I. Tổng quan về Tích Hợp Hệ Thống SOC Hỗ Trợ Giao Thức ICMP Trên FPGA

Hệ thống SOC (System on Chip) tích hợp giao thức ICMP (Internet Control Message Protocol) trên FPGA (Field-Programmable Gate Array) đang trở thành một xu hướng quan trọng trong lĩnh vực mạng máy tính. Việc tích hợp này không chỉ giúp tối ưu hóa hiệu suất mà còn giảm tải cho CPU, nâng cao khả năng kiểm tra và chẩn đoán mạng. Bài viết này sẽ đi sâu vào các khía cạnh của hệ thống này, từ lý do chọn đề tài đến các ứng dụng thực tiễn.

1.1. Lý do chọn đề tài Tích Hợp Hệ Thống SOC

Lĩnh vực mạng máy tính và giao thức IP đang phát triển mạnh mẽ. Việc hiện thực hóa lõi IP Ethernet 1Gbps hỗ trợ giao thức ICMP trên FPGA không chỉ đáp ứng nhu cầu thực tiễn mà còn mở ra cơ hội nghiên cứu mới trong lĩnh vực này.

1.2. Mục tiêu và phương pháp thực hiện

Mục tiêu chính là nắm vững kiến thức về giao thức IP Ethernet và hiện thực hóa hệ thống SOC tích hợp lõi IP Ethernet 1Gbps. Phương pháp thực hiện bao gồm việc tìm hiểu cấu trúc gói tin và các giao thức liên quan.

II. Vấn đề và Thách thức trong Tích Hợp Hệ Thống SOC

Tích hợp hệ thống SOC hỗ trợ giao thức ICMP trên FPGA gặp phải nhiều thách thức, từ việc thiết kế phần cứng đến việc đảm bảo tính tương thích với các giao thức mạng hiện có. Những vấn đề này cần được giải quyết để đảm bảo hiệu suất và độ tin cậy của hệ thống.

2.1. Thách thức trong thiết kế phần cứng

Thiết kế phần cứng cho hệ thống SOC yêu cầu kiến thức sâu rộng về FPGA và các giao thức mạng. Việc tối ưu hóa tài nguyên phần cứng là một trong những thách thức lớn nhất.

2.2. Vấn đề tương thích với giao thức mạng

Đảm bảo tính tương thích với các giao thức mạng như IPv4 và UDP là rất quan trọng. Việc này đòi hỏi phải có sự nghiên cứu kỹ lưỡng về các tiêu chuẩn và quy trình truyền thông.

III. Phương pháp Tích Hợp Hệ Thống SOC Hỗ Trợ Giao Thức ICMP

Để tích hợp hệ thống SOC hỗ trợ giao thức ICMP trên FPGA, cần thực hiện một số bước quan trọng. Các bước này bao gồm việc thiết kế cấu trúc hệ thống, lập trình FPGA và kiểm tra hiệu suất.

3.1. Thiết kế cấu trúc hệ thống

Cấu trúc hệ thống cần được thiết kế sao cho tối ưu hóa hiệu suất và tài nguyên. Việc này bao gồm việc xác định các thành phần chính và cách chúng tương tác với nhau.

3.2. Lập trình FPGA cho giao thức ICMP

Lập trình FPGA để hỗ trợ giao thức ICMP yêu cầu kiến thức về ngôn ngữ mô tả phần cứng như VHDL hoặc Verilog. Việc này giúp đảm bảo rằng hệ thống có thể xử lý các gói tin ICMP một cách hiệu quả.

IV. Ứng dụng Thực Tiễn của Hệ Thống SOC Hỗ Trợ Giao Thức ICMP

Hệ thống SOC tích hợp giao thức ICMP trên FPGA có nhiều ứng dụng thực tiễn trong lĩnh vực mạng máy tính. Các ứng dụng này không chỉ giúp cải thiện hiệu suất mà còn nâng cao khả năng kiểm tra và chẩn đoán mạng.

4.1. Cải thiện khả năng kiểm tra mạng

Việc tích hợp ICMP trên phần cứng giúp tăng cường khả năng kiểm tra mạng, cho phép phát hiện và xử lý sự cố một cách nhanh chóng và hiệu quả.

4.2. Nâng cao hiệu suất truyền dữ liệu

Hệ thống SOC hỗ trợ giao thức ICMP có thể tối ưu hóa hiệu suất truyền dữ liệu, giảm thiểu độ trễ và tăng cường khả năng xử lý gói tin.

V. Kết luận và Tương lai của Hệ Thống SOC Hỗ Trợ Giao Thức ICMP

Tích hợp hệ thống SOC hỗ trợ giao thức ICMP trên FPGA không chỉ là một xu hướng hiện tại mà còn mở ra nhiều cơ hội nghiên cứu trong tương lai. Việc phát triển và cải tiến hệ thống này sẽ tiếp tục đóng góp vào sự phát triển của mạng máy tính.

5.1. Tương lai của giao thức ICMP trên FPGA

Giao thức ICMP trên FPGA có tiềm năng lớn trong việc cải thiện hiệu suất mạng. Nghiên cứu và phát triển thêm các tính năng mới sẽ giúp nâng cao khả năng của hệ thống.

5.2. Hướng phát triển tiếp theo

Hướng phát triển tiếp theo có thể bao gồm việc tích hợp thêm các giao thức mạng khác và tối ưu hóa hơn nữa hiệu suất của hệ thống SOC.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Trong các hệ thống nhúng và hệ thống trên chip (System-on-Chip - SoC), nhu cầu truyền nhận dữ liệu tốc độ cao giữa phần cứng và mạng máy tính ngày càng trở nên phổ biến. Việc xử lý các giao thức mạng truyền thống thông qua bộ xử lý trung tâm (CPU) thường tiêu tốn tài nguyên tính toán và gây trễ lớn đối với các ứng dụng thời gian thực. Do đó, việc hiện thực hóa các lõi IP (Intellectual Property) Ethernet xử lý trực tiếp trên phần cứng FPGA giúp giảm tải cho CPU, tối ưu hóa hiệu năng truyền thông và đảm bảo tính linh hoạt trong thiết kế vi mạch. Tuy nhiên, việc tích hợp lõi IP Ethernet có kích thước nhỏ gọn vào hệ thống SoC vẫn là một thách thức lớn do giới hạn tài nguyên phần cứng trên các dòng vi mạch định trình FPGA.

Khóa luận tốt nghiệp của tác giả Lê Hoàng Văn và Nguyễn Thanh Tùng (ngành Kỹ thuật Máy tính, Trường Đại học Công nghệ Thông tin – ĐHQG-HCM, năm 2024) tập trung giải quyết bài toán thiết kế, hiện thực và tích hợp một lõi IP Ethernet 1Gbps hỗ trợ giao thức chẩn đoán mạng ICMP trên nền tảng FPGA.

Văn bản xác định các mục tiêu và nhiệm vụ nghiên cứu cụ thể như sau:

1. Nắm vững kiến thức về cách hoạt động của giao thức IP Ethernet, bao gồm quá trình truyền thông giữa các thiết bị, cấu trúc gói tin, định tuyến và quản lý địa chỉ.
2. Hiện thực một hệ thống SoC tích hợp lõi IP Ethernet 1Gbps hỗ trợ giao thức ICMP trên FPGA.
3. Cấu hình được địa chỉ cho lõi Ethernet thông qua giao diện điều khiển.
4. Triển khai và kiểm chứng hệ thống hoàn chỉnh trên board mạch phát triển Xilinx Virtex-7 (VC707).

Đối tượng nghiên cứu của đề tài là kiến trúc lõi IP Ethernet tốc độ 1Gbps, các khối xử lý giao thức phần cứng (Ethernet MAC, IPv4, ARP, UDP, ICMP) và giao diện bus nội chip ARM AMBA AXI. Phạm vi nghiên cứu giới hạn ở việc xử lý các khung truyền Ethernet II, gói tin IPv4, giao thức phân giải địa chỉ ARP, giao thức truyền dữ liệu không kết nối UDP và các thông điệp phản hồi Ping cơ bản (Echo Request/Reply) của giao thức ICMP; hệ thống được tổng hợp và kiểm tra trên phần cứng FPGA Xilinx Virtex-7 VC707 kết nối với máy tính cá nhân (PC) qua giao diện mạng cáp đồng.

Cơ sở lý thuyết và phương pháp

Nghiên cứu được xây dựng trên nền tảng mô hình phân tầng truyền thông và các tiêu chuẩn giao thức mạng quốc tế, kết hợp với các chuẩn giao tiếp phần cứng vi mạch số:

• Mô hình tham chiếu mạng: Mô hình OSI 7 tầng và mô hình TCP/IP 4 tầng. Đề tài tập trung hiện thực hóa các tầng bên dưới: Tầng vật lý (Physical Layer), Tầng liên kết dữ liệu (Data Link Layer - MAC, LLC), Tầng mạng (Network/Internet Layer - IPv4, ARP, ICMP) và Tầng giao vận (Transport Layer - UDP).
• Các tiêu chuẩn giao thức:
  • IEEE 802.3 Ethernet: Khung truyền dữ liệu Ethernet II với cấu trúc gồm Tiền tố (Preamble - 7 bytes), Dấu phân cách bắt đầu khung (SFD - 1 byte 0xD5), Địa chỉ MAC nguồn (6 bytes), Địa chỉ MAC đích (6 bytes), Trường EtherType (2 bytes), Dữ liệu tải (Payload - 46 đến 1500 bytes) và Chuỗi kiểm tra khung (FCS/CRC-32 - 4 bytes).
  • Giao thức ARP (Address Resolution Protocol): Gói tin kích thước 28 bytes với EtherType 0x0806, phục vụ ánh xạ địa chỉ IP và địa chỉ MAC vật lý qua các gói tin ARP Request (Opcode 1) và ARP Reply (Opcode 2).
  • Giao thức IPv4 (Internet Protocol version 4): Header chuẩn 20 bytes với EtherType 0x0800, bao gồm các trường Version, IHL, TOS, Total Length, Identification, Flags, Fragment Offset, TTL, Protocol (UDP là 0x11, ICMP là 0x01) và Header Checksum 16-bit.
  • Giao thức UDP (User Datagram Protocol): Header 8 bytes gồm Source Port (16 bits), Destination Port (16 bits), Length (16 bits) và Checksum (16 bits).
  • Giao thức ICMP (Internet Control Message Protocol): Hỗ trợ cấu trúc thông điệp Ping gồm trường Type (Type 8 cho Echo Request, Type 0 cho Echo Reply), Code (0), Checksum, Identifier và Sequence Number.

Giao diện phần cứng	Tần số xung nhịp tối đa	Tốc độ truyền	Độ rộng bus dữ liệu
MII (Media-Independent Interface)	25 MHz	100 Mbps	4 bits
RMII (Reduced MII)	50 MHz	100 Mbps	2 bits
GMII (Gigabit MII)	125 MHz	1 Gbps	8 bits
RGMII (Reduced GMII)	125 MHz	1 Gbps	8 bits
SGMII (Serial GMII)	625 MHz	1 Gbps	2 bits
HSGMII (High Serial GMII)	1562.5 Gbps	-	2 bits

• Chuẩn bus giao tiếp trên chip (ARM AMBA AXI4):
  • AXI4-Lite: Sử dụng cấu trúc 5 kênh truyền tín hiệu độc lập (Read Address, Read Data, Write Address, Write Data, Write Response) để CPU cấu hình địa chỉ IP, MAC và UDP Port cho lõi phần cứng.
  • AXI4-Stream: Giao diện luồng dữ liệu tốc độ cao giữa các module phần cứng không qua định địa chỉ bộ nhớ, điều khiển bởi các tín hiệu chuẩn như ACLK, ARESETn, TVALID, TREADY, TDATA, TKEEP, TLAST, TUSER.

Phương pháp nghiên cứu thực hiện bao gồm: phân tích lý thuyết các giao thức; thiết kế kiến trúc vi mạch bằng ngôn ngữ mô tả phần cứng; mô phỏng kiểm tra chức năng từng khối trên phần mềm ModelSim/Vivado Simulator; tổng hợp và phân tích định thời trên Vivado; nhúng hệ thống lên board FPGA Virtex-7 VC707; thu thập và phân tích gói tin thực tế bằng phần mềm Wireshark và script kiểm thử Python.

Thiết kế và triển khai

Hệ thống được thiết kế theo kiến trúc phân luồng độc lập giữa nhánh thu (RX) và nhánh phát (TX), đảm bảo khả năng xử lý song công toàn phần (Full-Duplex) ở băng thông 1 Gbps với tần số làm việc 125 MHz.

1. Kiến trúc lõi IP Ethernet

• Nhánh tiếp nhận (RX Path): Dữ liệu 8-bit từ chip PHY đi vào giao diện GMII_in qua module eth_mac_1g_fifo để loại bỏ Preamble, SFD và kiểm tra mã lỗi CRC/FCS. Khối eth_axis_rx tiếp nhận luồng AXI4-Stream và phân tách Frame Header với Frame Data. Khối IP_complete kiểm tra trường EtherType: nếu giá trị là 0x0806, gói tin được chuyển đến module ARP; nếu giá trị là 0x0800, dữ liệu chuyển đến IP_rx. Module UDP_complete tiếp tục giải mã trường Protocol của IP Header: nếu là 0x01 sẽ gửi đến khối ICMP_rx, nếu là 0x11 sẽ đưa vào khối UDP_rx và lưu trữ tại udp_payload_fifo (FIFO_rx).
• Nhánh truyền dẫn (TX Path): Dữ liệu người dùng từ FIFO phát được đưa qua khối UDP_checksum để tính toán trường kiểm tra 16-bit và đóng gói UDP Header. Module IP_arb_mux đóng vai trò là bộ chọn kênh dồn ưu tiên (Priority Multiplexer), trong đó luồng phản hồi ICMP_reply được đặt mức ưu tiên cao hơn luồng dữ liệu UDP. Dữ liệu sau đó được đóng gói IP Header tại IP_tx và chuyển tới bộ dồn kênh ETH_arb_mux (ưu tiên gói ARP_reply hơn gói IP). Cuối cùng, eth_axis_tx kết hợp header với payload để đưa sang khối MAC hoàn chỉnh việc thêm Preamble (0x55), SFD (0xD5), tính toán mã kiểm tra CRC-32 và xuất ra giao tiếp GMII_out.

2. Thiết kế khối ICMP phần cứng và bộ tính Checksum

Module ICMP được tích hợp thành một khối phần cứng chuyên biệt gồm 4 khối con: ICMP_rx, ICMP_tx, ICMP_checksum và FIFO. Khối tính toán ICMP_checksum hoạt động dựa trên máy trạng thái hữu hạn (FSM) gồm 5 trạng thái:

• Trạng thái S1: Gán giá trị Checksum ban đầu bằng 0, thiết lập chiều dài gói tin Length = 8 (8 bytes của ICMP Header).
• Trạng thái S2: Cộng dồn giá trị trường định danh (16-bit Identifier).
• Trạng thái S3: Cộng dồn giá trị số thứ tự (16-bit Sequence).
• Trạng thái S4: Duyệt qua từng byte dữ liệu trong FIFO. Nếu vị trí byte chẵn thì cộng {8'h0, data}, nếu vị trí lẻ thì cộng {data, 8'h0} và tăng biến đếm Length.
• Trạng thái S5: Đảo bit kết quả cộng dồn 32-bit để tạo giá trị Checksum chuẩn, đồng thời tăng biến Length thêm 20 bytes (tính cả IP Header) để chuyển cho các khối đóng gói tiếp theo.

3. Tích hợp SoC và kết nối lớp vật lý (PHY)

Hệ thống được đóng gói trên phần mềm Vivado, tích hợp lõi IP Ethernet cùng giao diện cấu hình AXI4-Lite và lõi xử lý điều khiển. Tín hiệu GMII từ IP Ethernet được kết nối với chip PHY ngoài Marvell 88E1111 trên board VC707 thông qua IP Core 1G/2.5G PCS/PMA or SGMII LogiCORE IP, cho phép chuyển đổi giao tiếp giữa chuẩn song song GMII và chuẩn nối tiếp SGMII tương thích với phần cứng board mạch.

Nội dung chính theo từng chương

Chương 1. TỔNG QUAN

Chương 1 trình bày lý do chọn đề tài xuất phát từ nhu cầu thực tiễn về việc phát triển các hệ thống mạng nhúng, yêu cầu tối ưu hóa tài nguyên phần cứng SoC và nâng cao hiệu năng truyền thông. Tác giả xác định 4 mục tiêu nghiên cứu trọng tâm và đề ra phương pháp luận thực hiện dựa trên quy trình thiết kế số chuẩn IEEE 802.3, sử dụng công cụ mô phỏng ModelSim, môi trường thiết kế Vivado và nền tảng FPGA Xilinx Virtex-7 VC707.

Chương 2. TỔNG QUAN VỀ ETHERNET

Chương 2 phân tích chi tiết cơ sở lý thuyết về mô hình mạng OSI 7 tầng và mô hình TCP/IP 4 tầng. Nội dung tập trung làm rõ chức năng của từng tầng từ Tầng vật lý đến Tầng ứng dụng, nguyên lý định dạng gói tin mạng (UDP, ICMP, ARP), cấu trúc địa chỉ MAC 48-bit (Unicast, Broadcast, Multicast). Đồng thời, chương này tổng hợp các chuẩn giao tiếp MII (MII, RMII, GMII, RGMII, SGMII, HSGMII) và phân tích giao thức bus ARM AMBA AXI4 (bao gồm cấu trúc 5 kênh của AXI4-Lite và định dạng luồng dữ liệu của AXI4-Stream).

Chương 3. GIAO THỨC SỬ DỤNG TRONG LÕI IP ETHERNET

Chương 3 đi sâu vào cấu trúc kỹ thuật và cơ chế hoạt động của các giao thức được hiện thực trong lõi IP:

• Giao thức UDP: Cơ chế truyền không kết nối (CL mode), cấu trúc header 8 bytes và thuật toán kiểm tra lỗi Checksum.
• Giao thức IPv4: Cách biểu diễn địa chỉ 32-bit (dạng thập phân, hệ 16, hệ 8), cấu trúc header 20 bytes với 12 trường thông tin bắt buộc và quy tắc đệm padding.
• Giao thức ARP: Quy trình 5 bước giải mã địa chỉ MAC/IP thông qua gói tin Request và Reply kích thước 28 bytes.
• Giao thức Ethernet: Kiến trúc phân lớp LLC/MAC, cơ chế truy cập môi trường CSMA/CD, các chuẩn Ethernet (Standard, Fast, Gigabit) và định dạng khung Ethernet II (64 đến 1518 bytes).
• Giao thức ICMP: Cấu trúc bản tin điều khiển, các trường Type, Code, Identifier, Sequence Number và định dạng tải dữ liệu thử nghiệm Ping chuẩn.

Chương 4. HIỆN THỰC LÕI IP ETHERNET

Chương 4 trình bày thiết kế chi tiết kiến trúc phần cứng của lõi IP Ethernet. Tác giả phân tích sơ đồ khối tổng thể fpga_core, cấu trúc module ICMP kèm FSM tính Checksum 5 trạng thái (S1 đến S5), sơ đồ khối UDP_complete và cơ chế dồn kênh ưu tiên của IP_arb_mux và ETH_arb_mux. Ngoài ra, chương này mô tả chi tiết máy trạng thái FSM điều khiển khối MAC GMII cho cả hai chiều: GMII_rx (gồm các trạng thái STATE_IDLE, STATE_PAYLOAD, STATE_WAIT_END) và GMII_tx (gồm các trạng thái STATE_IDLE, STATE_PREAMBLE, STATE_PAYLOAD với biến đếm chèn đệm tối thiểu 59 bytes).

Chương 5. KIỂM TRA THIẾT KẾ TRÊN PHẦN MỀM MÔ PHỎNG

Chương 5 cung cấp kết quả mô phỏng kiểm tra chức năng dạng sóng cho tất cả các khối phần cứng đơn lẻ và toàn hệ thống:

• Khối MAC: Kiểm tra phân tích và đóng gói gói tin thành công; kiểm tra phản ứng của hệ thống khi gói tin bị sai FCS, trường SFD khác 0xD5, nhận tín hiệu báo lỗi hoặc kích thước dữ liệu gửi đi bé hơn kích thước tối thiểu.
• Khối Eth_axis: Kiểm tra phân tích header và xử lý gói tin bị rút gọn.
• Khối ARP: Kiểm tra phân tích gói tin, xử lý gói bị cắt ngắn, header không hợp lệ, cơ chế ghi/đọc/ghi đè/xóa bộ nhớ ARP_cache, xử lý gói tin ARP Request/Reply, trường hợp truy xuất địa chỉ MAC chưa lưu dẫn đến timeout và xử lý IP broadcast.
• Khối IP: Kiểm tra tính kích thước gói tin, phân tích gói tin thành công, phát hiện các lỗi chiều dài gói, không đủ header, header không hợp lệ và lỗi IP checksum.
• Khối UDP: Kiểm tra đóng gói và phân tách UDP datagram, phát hiện lỗi chiều dài, lỗi header và kiểm tra tính toán checksum.
• Khối ICMP: Kiểm tra phân tách gói ICMP_rx, đóng gói ICMP_tx, tính checksum và chiều dài, quy trình nhận/gửi packet độc lập và kiểm tra tích hợp trên fpga_core.

Chương 6. XÂY DỰNG HỆ THỐNG SOC

Chương 6 mô tả quy trình tích hợp lõi IP Ethernet vào hệ thống SoC hoàn chỉnh trên phần mềm Vivado. Nội dung bao gồm việc thiết lập luồng dữ liệu, tích hợp IP Core 1G/2.5G PCS/PMA or SGMII LogiCORE, cấu hình các ràng buộc xung nhịp (clock constraints) cho khối PHY Device, tổng hợp mạng xung nhịp và thực hiện phân tích định thời (Timing Analysis). Chương này cũng tổng kết mức độ tiêu thụ tài nguyên phần cứng (LUT, FF, BRAM) của riêng lõi IP Ethernet và của toàn bộ hệ thống SoC trên vi mạch FPGA Xilinx Virtex-7 VC707.

Chương 7. KIỂM TRA THIẾT KẾ TRÊN BOARD

Chương 7 trình bày quá trình thực nghiệm phần cứng thực tế:

• Cấu hình sơ đồ kết nối khối Ethernet với chip PHY Marvell 88E1111 trên board VC707 cho ứng dụng cáp đồng.
• Thiết lập địa chỉ mạng IPv4 trên máy tính kiểm thử, xác nhận kết nối mạng vật lý đạt tốc độ 1 Gbps.
• Kiểm tra chức năng cấu hình IP Ethernet qua giao diện AXI4-Lite: thay đổi địa chỉ IP/MAC và kiểm tra phản hồi tương ứng.
• Kiểm tra giao thức ICMP: thực hiện lệnh ping từ máy tính đến board FPGA và giám sát các gói tin ICMP Request/Reply trên phần mềm Wireshark.
• Kiểm tra giao thức UDP: kết nối đến UDP Port 12344, gửi và nhận các gói tin ngắn và gói tin dài, kiểm chứng việc bắt gói tin trên Wireshark.
• Kiểm tra truyền nhận tệp dữ liệu: thực thi script Python để gửi tệp dữ liệu sang IP Ethernet và hiển thị nội dung tệp nhận lại.
• So sánh hiệu năng và tài nguyên với các khóa luận thế hệ trước, đồng thời đề xuất các hướng phát triển tiếp theo.

Kết quả và đóng góp

Kết quả nghiên cứu thực nghiệm

• Thiết kế và hiện thực hoàn chỉnh lõi IP Ethernet hỗ trợ các giao thức mạng ARP, IPv4, UDP và ICMP trên phần cứng vi mạch số.
• Lõi IP hoạt động ổn định ở tốc độ đường truyền 1 Gbps, tương thích chuẩn giao tiếp GMII với tần số làm việc 125 MHz.
• Tích hợp thành công lõi IP vào hệ thống SoC trên nền tảng FPGA Xilinx Virtex-7 VC707, hỗ trợ cấu hình động các thông số mạng (IP nguồn/đích, MAC, UDP Port) thông qua các thanh ghi điều khiển giao tiếp bus AXI4-Lite.
• Kiểm chứng thực nghiệm phần cứng thành công:
  • Máy tính kết nối thành công với board VC707 qua chip PHY Marvell 88E1111 ở tốc độ 1 Gbps.
  • Phản hồi lệnh ping chính xác thông qua khối phần cứng ICMP, dữ liệu bắt được trên Wireshark thể hiện đúng cấu trúc gói ICMP Echo Request và Echo Reply.
  • Truyền nhận dữ liệu UDP hai chiều ổn định qua cổng 12344; hệ thống lọc và từ chối xử lý chính xác khi gửi sai địa chỉ IP đích.
  • Truyền nhận thành công toàn bộ nội dung tệp dữ liệu thử nghiệm từ máy tính sang FPGA thông qua script Python.

Đóng góp của đề tài

• Hiện thực hóa thành công module xử lý giao thức ICMP trực tiếp trên phần cứng (Hardware-based ICMP engine), bao gồm bộ tính toán Checksum tự động bằng FSM. Giải pháp này giúp hệ thống tự phản hồi các yêu cầu kiểm tra mạng (Ping) mà không cần can thiệp của bộ xử lý trung tâm, qua đó giảm tải cho CPU trong hệ thống SoC và tăng tốc độ đáp ứng chẩn đoán mạng.
• Xây dựng cấu trúc phân luồng ưu tiên linh hoạt (IP_arb_mux và ETH_arb_mux), giải quyết triệt để vấn đề xung đột dữ liệu giữa các luồng điều khiển mạng (ARP, ICMP) và luồng dữ liệu ứng dụng (UDP).
• Tối ưu hóa kích thước và tài nguyên phần cứng của lõi IP Ethernet 1Gbps, tạo tiền đề thuận lợi cho việc nhúng vào các hệ thống SoC có tài nguyên logic hạn chế.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế

• Hệ thống chỉ mới hỗ trợ giao thức giao vận không kết nối UDP; chưa hiện thực giao thức truyền thông tin cậy TCP.
• Giao thức ICMP mới chỉ dừng lại ở việc hỗ trợ các thông điệp cơ bản phục vụ lệnh Ping (Echo Request Type 8, Echo Reply Type 0 với Code 0); chưa hỗ trợ đầy đủ các bản tin báo lỗi mạng khác của ICMP (như Destination Unreachable, Time Exceeded, Redirect).
• Quá trình gán địa chỉ IP vẫn dựa trên cấu hình tĩnh qua AXI4-Lite hoặc giá trị mặc định; chưa tích hợp giao thức cấu hình máy chủ động DHCP để tự động nhận IP trong mạng nội bộ.

Hướng nghiên cứu tiếp

• Nghiên cứu và hiện thực lõi IP hỗ trợ giao thức truyền thông tin cậy TCP (TCP/IP Offload Engine) trên phần cứng FPGA.
• Mở rộng chức năng cho khối ICMP để hỗ trợ đa dạng các loại thông điệp chẩn đoán và báo lỗi mạng theo chuẩn RFC 792.
• Tích hợp giao thức DHCP để hỗ trợ cấp phát địa chỉ IP tự động.
• Tiếp tục tối ưu hóa tài nguyên logic và năng lượng tiêu thụ của lõi IP trên các dòng vi mạch FPGA thế hệ mới.

Giá trị tham khảo

Khóa luận là tài liệu tham khảo chuyên sâu dành cho sinh viên, học viên cao học và kỹ sư thuộc các ngành Kỹ thuật Máy tính, Điện tử - Viễn thông, Thiết kế Vi mạch và Hệ thống Nhúng.

Tài liệu cung cấp giá trị học thuật và ứng dụng thực tiễn ở các nội dung:

• Quy trình thiết kế và mô phỏng các máy trạng thái FSM xử lý giao thức truyền thông tốc độ cao (MAC, GMII, Checksum).
• Phương pháp thiết kế các khối tính toán kiểm tra lỗi (CRC-32, 16-bit One's Complement Checksum) hoàn toàn bằng phần cứng.
• Kỹ thuật phân luồng và thiết kế bộ dồn kênh ưu tiên (Arbiter Multiplexer) cho các luồng dữ liệu AXI4-Stream.
• Phương pháp tích hợp lõi IP Ethernet với chip PHY ngoài thông qua IP Core SGMII/PCS/PMA và chuẩn bus AXI4-Lite trên môi trường Xilinx Vivado.

Câu hỏi thường gặp

1. Lõi IP Ethernet trong đề tài hỗ trợ những giao thức nào và đạt tốc độ truyền nhận là bao nhiêu?
Lõi IP Ethernet được thiết kế hỗ trợ các giao thức: Ethernet II (tầng liên kết dữ liệu), ARP và IPv4 (tầng mạng), UDP (tầng giao vận) và ICMP (giao thức điều khiển/chẩn đoán mạng). Hệ thống đạt tốc độ truyền nhận thực tế là 1 Gbps (1000 Mbps).

2. Giao diện phần cứng nào được lựa chọn để kết nối giữa khối MAC và lớp vật lý PHY, và thông số hoạt động của giao diện đó là gì?
Đề tài lựa chọn giao diện GMII (Gigabit Media-Independent Interface). Giao diện này hoạt động với đường truyền dữ liệu 8-bit riêng biệt cho chiều thu (RXD[7:0]) và chiều phát (TXD[7:0]), chạy trên tần số xung nhịp 125 MHz để đạt thông lượng 1 Gbps.

3. Khối ICMP phần cứng trong khóa luận hỗ trợ những loại thông điệp nào và chức năng của nó là gì?
Do giới hạn phạm vi phục vụ chức năng Ping mạng, khối ICMP chỉ sử dụng Type 8 (Echo Request), Type 0 (Echo Reply) với Code 0. Khối này chịu trách nhiệm nhận gói tin Ping Request từ thiết bị khác (như PC), tự động tính toán lại Checksum, đóng gói và gửi trả bản tin Ping Reply hoàn toàn bằng phần cứng mà không cần CPU xử lý.

4. Cơ chế dồn kênh ưu tiên (Arbiter Multiplexer) trong nhánh truyền (TX) hoạt động như thế nào khi có nhiều luồng dữ liệu cùng lúc?
Tại khối IP_arb_mux, luồng dữ liệu từ ICMP (gói phản hồi ICMP Reply) được gán mức ưu tiên cao hơn luồng dữ liệu từ UDP; chỉ khi dữ liệu ICMP truyền xong thì đầu ra mới chuyển sang dữ liệu UDP. Tương tự, tại khối ETH_arb_mux, dữ liệu từ ARP (gói ARP Reply) được ưu tiên truyền trước dữ liệu từ khối IP.

5. Hệ thống SoC và lõi IP Ethernet được hiện thực và kiểm chứng trên nền tảng phần cứng và công cụ phần mềm nào?
Hệ thống được thiết kế, tổng hợp và phân tích định thời trên phần mềm Xilinx Vivado; mô phỏng chức năng trên ModelSim/Vivado Simulator; kiểm chứng thực tế trên board mạch FPGA Xilinx Virtex-7 (VC707) kết nối với chip PHY Marvell 88E1111; kiểm tra và phân tích lưu lượng truyền nhận qua phần mềm Wireshark và script Python trên PC.

Kết luận

Khóa luận tốt nghiệp của tác giả Lê Hoàng Văn và Nguyễn Thanh Tùng đã hiện thực hóa thành công hệ thống SoC tích hợp lõi IP Ethernet 1Gbps hỗ trợ giao thức ICMP trên nền tảng FPGA Xilinx Virtex-7. Công trình đã giải quyết trọn vẹn việc xử lý các giao thức mạng Ethernet, ARP, IPv4, UDP và ICMP trực tiếp trên phần cứng, kết hợp cơ chế cấu hình động qua bus AXI4-Lite và phân luồng ưu tiên AXI4-Stream. Toàn bộ hệ thống đã được kiểm chứng hoạt động chính xác cả trên phần mềm mô phỏng và môi trường thực nghiệm với máy tính cá nhân ở tốc độ đường truyền 1 Gbps.

Trích đoạn nội dung tài liệu

Chương I. 2-2 2£+2£+SE+EEEEE£EEEEEEEEEEEEEEEEEEerkerrkrree 2 1. LY do chọn đề tài. Mục tiêu và phương pháp thực hiện.-- 5 c5 3+ £++sEeeeseerrss 2 mm lo.

Phương pháp thực hiỆn.- G5 5 3283 ESEeEeeererrerrsereree 3 Chương 2. TONG QUAN VE ETHERNET. Mô hình OSD oc cccccecsseseseseseenesesesesesesnssesesesesescsnensseseseseseeneneneseseees 4 2. Tầng 1: Tang vat lý (Plysical Layer).

Tầng 2: Tang liên kết dữ liệu (Data Link Layer). Tầng 3: Tầng mang (Network LaY€T). Tầng 4: Tang giao vận (Transport Layer). Tang 5: Tang phiên (Session Layer).

Tầng 6: Tầng trình diễn (Presentation Layer). Tầng 7: Tang ứng dụng (Application Layer). Dinh dang 261 tine. Mac address Oooo.

Media Independent Interface LÍOÌ,. Gigabit media-independent Inf€TFACG. Giao thức AXĨ. 2Q HH HH HH HH HH HH 12 2.

Ăn TH TH TH TH TH TH ng 12 Chương 3. GIAO THUC SỬ DỤNG TRONG LOI IP ETHERNET. Cách thức hoạt động của IDFP. Cau trúc UDP header.---- 2 ©5¿++<+EE£EE2EEEEEEEEEEEEerkrrrrrrkrree 18 3.

_ Cách biểu diễn địa chỉ. Cấu trúc IPv4 header. Cách thức hoạt động của ARP. Cau trúc gói ARP.

2Q 2Q ST T TH TT TT TH TH TH TT TT TH re 24 3. _ Kiến trúc giao thức Ethernet. Cấu trúc khung giao thức Ethernet.--------- 2s s+cz£zzzzxzes 26 Sao».-c 1111 11T vn vn vn29 3. HIỆN THUC LOI IP ETHERNET.

Cấu trúc module ICMP. ICMP rx/ICMP _tx. Cau trúc lõi IP Ethernet. Eth axis rx/Eth_ aXIS_ EX.ccnn HH nnn ng 1x keg 39 “`.

KIEM TRA THIET KE TREN PHAN MEM MO PHONG /19)8)5863)000712775. Eth_axis_rx/Eth aXIS_ẨX. Eth aXIS TX.QQ DO nnnnnkkkkv vế47 5. Eth axIs bẤW⁄2⁄.-SAS Sen seeeserse49 ¬=.

HH TH TH HH HH ng 64 5. ICM cs, Cn 67 5.Sc 2S 2 TH E22 11211 1c errey 69 5. FPGA_COLEC ha BK. cv TH HH ng rry 71 3.- Án TH TH TH HH 71 Chương 6.

XÂY DỰNG HE THONG SOC. Luỗồng dit iGu coececececcecccsccsessessessessessessessesscssessessesscssessssuessessesssssssesseeseeaee 73 6.5G PCS/PMA or SGMII IP LogiCORETM. Xây dựng hệ thống trên phần mềm Vivado .--- 2-2 s+ss+sz+cz+s+2 74 6. Phan tích hệ thống.

Dinh thời hệ thống.----:- 2+ E+SE+EE+EEEEEEEEEErrrrrrrreres 75 6. Tai nguyên SU Ụng. cv ky 77 Chương 7. KIÊM TRA THIET KE TREN BOARD.

V707 Board Block Diagram. Chan kết nối của Ethernet với PHY Device. 222 HH HH He 83 7. Thiết lập cho quá trình kiỂm tra.

Cấu hình mạng trên PC.-- 2 ++++E++EE+EE+EE2EEEEEEEEEEEErrrrrrei 83 7. Phần mềm hỗ trợ quá trình kiểm tra. Kết quả kiểm tra.---:- 2+ St EEE1EE1811211211211711211 2111. ICMP & AXI4-LI(e.-- LH HH it 86 7.

UDP & AXI4-LI(€. Gửi dữ liệu trong tệp sang IP Ethernet. So sánh với khóa luận tTƯỚC. Hướng phát triỀn.----- ¿- 2SEEE+EE+EEEEE2EEEE12E121121171121111 111.95 DANH MỤC HÌNH Hình 2.

MG Ninh OSL. Định dạng các 261 KIT.- -- SG 1132118311139 39 111 11 91118 11 1 1 ng rệt 8 Hình 2. Cấu trúc kênh truyền chung AXT4 LÍTÌ,. 2 s+Ss+S£2EE+EE+E£+E£2E£zEzEzzxez 13 Hình 2.

Các tín hiệu của AXI4-ÌLIfe.----- -Ăc SE 2211113112231 1 111511 eree 14 Hình 3. Cấu trúc UDP header.--:-©2+22++t22EYYt2EEEvttEkvrrrrtrrrrrrrrrrrrre 18 Hình 3. Biểu diễn dia Chic. Cấu trúc IPv4 header.

Cách hoạt động của ARP prOtOCOÏ. Cấu trúc gói tin ARP. Kiến trúc của giao thức Ethernet. Cấu trúc khung giao thức Ethernet.

Cấu trúc ICMP header.- 5 c1 1S TT TH nh HT Hết 31 Hình 4. Máy trạng thái ICMP_checksum. s5 5 + + *sE+seeeeerseeeeeee 32 Hình 4. Sơ đồ cau trúc IP Ethernet.

Sơ đồ module UDP_complete.----:- 2 s¿s+++2+++£x++£x++zx+zrxe+zxs 34 Hình 4. Cấu trúc module MAC.:--©22¿22+vt2££xvttEExvvrerrtrrsrtrrrirrrrrrrrre 36 Hình 4. Quá trình xử lí Ethernet frame .--- 55222213 *+2 ++evE+esessssexrs 37 Hình 4. Quá trình truyền tải Ethernet frame.

Cấu trúc module ARP. Quá trình tinh checksum của ÏÍÏP. MAC _rx thành công phân tích gói tin (Ï). MAC _rx thành công phân tích gói tin (2).

--¿- 5+ ++x*++v£see+seeseess 42 Hình 5. MAC _ 1x g6i tin bi Sai FCS 1. MAC rx trường SFD khác OxID5. MAC rx nhận được tín hiệu gói tin lỗi từ nguồn dữ liệu.

MAC tx đóng gói thành công gói tin (Ï). MAC tx đóng gói thành công gói tin (2).- - - 55c sk*++sksseeseeeesee 45 Hình 5. MAC tx kích thước dit liệu gửi đi bé hơn kích thước tối thiểu (1). MAC tx kích thước dữ liệu gửi đi bé hơn kích thước tối thiểu (2).

Eth_axis_rx thành công phân tích gói tin. Eth_axis_rx gói tin DỊ TÚt ØỌII. Eth axis tx đóng gói thành công gói tin .- --- 5-55 s++ss++s+sxsss 48 Hình 5. ARP_rx thành công phân tích gói fin.- ---«s + «+ +++ve+seeessees 49 Hình 5.

ARP_rx gói tin bị cắt ngắn. ARP_rx header không hợp lỆ. ARP_rx header không hop lỆ. ARP_ cache ghi và đọc bộ NG.

eee eeccescesececeeseeeceeeeeseeeeeseeneeeseeaeens 51 Hình 5. ARP cache ghi đè vùng nhớ. ARP_cache xóa bộ nhớ. ARP nhận và gửi gói tin ARP (Í).- c5 ScSSxS+EskskEsirerrsrrserreree 53 Hình 5.

ARP nhận va gửi gói tin ARP (2) oo. eee eee eeceeecceseeeseeceeeeseeeeaeeeeeeeeseeeees 53 Hinh 5. ARP Truy xuất địa chi MAC chưa được lưu trong bộ nhớ và time out. ARP time OUK.

- s26 0 1x19 11219 ng nh nh nh nh 54 Hình 5. ARP IP broadcast .- - <6 111 ng Hết 55 Hình 5. Tính kích thước gói tin theo dữ liệu fes(.-- -5 55+ <++<<++se>+sss2 56 Hình 5. IP_rx thành công phân tích gói tin (1) .-- «+ «+ +s£++ve+sexseesss 56 Hình 5.

IP_rx thành công phân tích gói tin (2) .-- ------«+++<x++se+seeessees 56 Hình 5. IP_rx lỗi chiều đài gói tin (1).- 2-2-2 ©++2x++£x++zx++rxesrxrsrxerrxee 57 Hình 5. IP_rx lỗi chiều đài gói tin (2).----:-2¿©+¿©++2x++£x++zx++zxezrxrzrxerrxee 57 Hình 5. IP_rx lỗi không đủ header (1) .--- ¿2-5 25s 2 2+2 £££+E+Ez£kzE+zzzxzxers 58 Hình 5.

IP_rx lỗi không đủ header (2). IP_rx header không hợp lỆ (1) .-- << + + + £++vE+eeeeeeeeeeresrs 58 Hình 5. IP_rx header không hop lệ (2). IP_rx checksum không hop 16 (1).

IP_rx checksum không hợp lỆ (2) .-- ¿55-52 *++sx+veseeseeersesss 59 Hình 5. IP_tx đóng gói thành công gói tin (1) .-- 55+ +<s*++se++eexeeeessess 60 Hình 5. IP_tx đóng gói thành công gói tin (2) .- ¿6 St sskEsersersersrse 60 Hình 5. IP_tx lỗi chiều dài gói tin (1) .-------¿-+ ++22++2++zx++x+zrxerxezrxerxee 61 Hình 5.

IP_tx lỗi chiều dài gói tin (2) .--- 2: 2¿©<+++x+EE+Ex+Eeerxerxerrxerxee 61 Hình 5. UDP_rx thành công phân tích gói tin (Ï).--- -- «+ ««++ss++sex+se++ 62 Hình 5. UDP_rx thành công phân tích gói tin (2). UDP_rx lỗi chiều đài gói tin (1).

UDP_rx lỗi chiều đài gói tin (2). UDP_rx header không hợp 16 ((Í).- - s5 + 5+ £++se++seeeeseeereesss 64 Hình 5. UDP_rx header không hop lỆ (2). UDP_tx đóng gói thành công gói tin (Ï).- 5555 + + ++s+sex+eesss 65 Hình 5.

UDP_tx đóng gói thành công gói tin (2). UDP_checksum thành công tính checksum (Ï). UDP_ checksum thành công tính checksum (2). ICMP_rx phân tach ICMP packet (1) .- --- «<< <++<ex+seexeeereeess 67 Hình 5.

ICMP_rx phân tach ICMP packet (2) .-----«++<s<++sc+seeseseresees 67 Hình 5. ICMP_tx đóng gói IMCP packet (1). cece eeeeseesseeeeseeeeeseeeseeeeeeeeseens 68 Hình 5. ICMP_ tx đóng gói IMCP packet (2).

ICMP_checksum tinh checksum va length (1). ICMP_checksum tinh checksum va length (2). ICMP nhận packet. ec ceecccesecesceesseeeseeeseeceaeeeseeceaeeeaeeesaeeeaeeseaeseaeeeaes 70 Hình 5.

ICMP gửi packet .- - G2 1 HH ng TH ng 70 Hình 5. FPGA nhận và gửi UDP pacKage. FPGA nhận ICMP pacKaØ©.v ng nệt 71 Hình 5. FPGA gửi ICMP package .- G5 HH ng rệt 72 Hình 6.

Sơ đồ luồng dit liệu.---2- 2-52 252 SE+SE+EE+EEEEEEEEEEEEEEEEEEEEErrrrrerrree 73 Hình 6. Sơ đồ kết nối chân của IP Ethernet với PHY thông qua PCS/PMA. Hệ thống xây dựng trên phần mềm Vivado. Tóm tắt định thời thiết kẾ.

Constrain cho clock của khối PHY Device. Tổng hop clock trong hệ thống đã xây dựng. Tài nguyên sử dụng cua IP Ethernet trên board VC707. Tài nguyên sử dung của SoC trên board VC707.

VC707 Board Block Diagram Í?Ì,.- ¿+ +s +8 St SEeEeEeEeEexexexexrxrrrxrxrs 79 Hình 7. Các kết nối Ethernet, từ FPGA đến thiết bi PHY !l. Thiết bị 88E1111 được sử dụng trong ứng dụng cáp đồng. Các chức năng của 88E1111 (datasheet) .- -- ---5S<cscccs+ceseeeee 82 Hình 7.

Cấu hình IPv4 trên PC.---- 2 +¿©£+2E+EE++EE£EE+EEEEEEEEEEEkerkerkrrrkerkree 84 Hình 7. Thông tin cấu hình mạng với tốc độ đường truyền 1 Gbps. Kết nối tới UDP port 12344.----¿ +: ©2+©++2E++£E++EE++EE++Exezrxrzrxrrrxee 85 Hình 7. Cau hình mặc định của IP Ethernet.

Thực hiện lệnh ping trên PC. Gói ICMP request va reply quan sát trên Wireshark. Cấu hình địa chi IP mới cho IP Ethernet.- s- - + s2 +se£++x+zezxzxezs 87 Hình 7. Ping đến địa chỉ cũ và MOi.

Dữ liệu gói tin UDP gửi và nhận trên PC. Nhận gói tin UDP từ PC. 2G G1121 911931 9111 1 1 ng ng ngư. Gửi gói tin UDP đến PC.--- 2 2 ©2¿+E£EE+EE+EEtEEzEEerkerkrrreerrree 89 Hình 7.

Gửi va nhận gói tin UDP dài.-- ó5 +33 E*vE+sEEsevseesserseesse 90 Hình 7. Gói tin UDP bắt được trên Wireshark.- ¿22+ +s+E+EvEEE+EzEzEsxsrerrs 91 Hình 7. IP Ethernet không nhận dữ liệu khi không đúng dia chi IP. IP Ethernet nhận dữ liệu khi đúng địa chi IP.

Thực thi đoạn code Python. Hiển thị dữ liệu trong tệp đã nhận được. Gói tin UDP bắt được trên Wireshark.--s- - + vEx+x+EvE+xererxsxers 93 DANH MỤC BANG Bảng 2-1. Một số giao thức trong mô hình OSÌ.

Các biến thé và thông $6 .-- 2-2-5252 E+EE2EE2EE2EE2E2EE2E12E22E22Ee ke, 10 Bang 2-3. Các tin hiệu truyền của GMIDo0. Các tín hiệu nhận của GMIIÍ,. -- c5 SE E9 VESkSerirseeeerrereree 11 Bang 2-5.

Các tín hiệu của AXI4-Stream oo. eee --- «cà 1kg ng tr 15 Bảng 8-1. So sánh với khóa luận trước ÍfÌ,.-¿- + + St +++++x+xexeEeEeztzvzxrxexerersrs 94 DANH MỤC TU VIET TAT IP Intellectual property FPGA Field-programmable gate array IEEE Institute of Electrical and Electronics Engineers CSMA/CD Carrier-sense multiple access with collision detection FCS Frame check sequence ARP Address Resolution Protocol Ipv4 Internet Protocol version 4 UDP User Datagram Protocol ICMP Internet Control Message Protocol MAC Medium access control TCP Transmission Control Protocol DHCP Dynamic Host Configuration Protocol GMII Gigabit media-independent interface PHY Physical layer CRC Cyclic redundancy check SDF Start frame delimiter ICMP Internet Control Message Protocol PCS Physical coding sublayer PMA Physical Medium Attachment SoC System-on-Chip MIG Memory Interface Generator TOM TAT KHÓA LUẬN Khóa luận này tập trung tìm hiểu và hiện thực IP Ethernet 1Gbit/s. Trong hệ thống mạng, dữ liệu được đóng gói thành các frame vì vậy khóa luận này tập trung xử lý các Ethernet frame, IPv4 packet, và UDP datagram, đồng thời phân tích các trường thông tin tương ứng với từng đơn vị dữ liệu đóng gói.

Ngoài ra, em cũng đã tích hợp IP này vào hệ thống SoC và sử dụng lõi xử lí để cấu hình và điều khiển. Mặc dù IP Ethernet không phải là khái niệm mới và đã trở nên phổ biến, nhưng nhu cầu tích hợp IP kích thước nhỏ gọn vào hệ thống SoC van rat quan trọng do tài nguyên phần cứng có hạn. Vì lý do này, em đã chọn hiện thực IP Ethernet 1Gbit/s cùng với giao thức truyền dữ liệu UDP dé đơn giản hóa quá trình thực hiện. Kết quả đánh giá dựa trên: tốc độ, khả năng kết nối với PC, và tài nguyên sử dụng.

Thông qua thử nghiệm trên FPGA, IP Ethernet hỗ trợ đầy đủ các chức năng theo mục tiêu đặt ra với tốc độ 1Gbit/s. Bên cạnh đó, khóa luận này còn mở rộng thêm hiện thực giao thức ICMP trên phần cứng để giúp tăng cường khả năng kiểm tra và chân đoán mạng. Việc hiện thực ICMP trên phần cứng không chỉ giúp tối ưu hóa hiệu năng ma còn giảm tải cho CPU, nâng cao khả năng của hệ thông.