Tổng quan luận án
Công trình nghiên cứu tập trung giải quyết các thách thức kỹ thuật cốt lõi trong việc thiết kế bộ xử lý băng gốc cho hệ thống thông tin vô tuyến xung băng siêu rộng (Impulse-Radio Ultra-Wideband - IR-UWB) tốc độ thấp. Bối cảnh nghiên cứu xuất phát từ sự phát triển của các thiết bị điện tử cá nhân (PDA) như điện thoại di động, thiết bị theo dõi sức khỏe cầm tay và thẻ thông minh, đòi hỏi các kết nối không dây có kích thước nhỏ gọn, tiêu thụ năng lượng thấp, độ tin cậy cao và khả năng hoạt động song hành không gây can nhiễu lên các hệ thống vô tuyến truyền thống (GSM, WLAN, Bluetooth, GPS). Kỹ thuật IR-UWB phát các xung có độ rộng cực ngắn (cỡ nano-giây) ở mức công suất phát rất thấp (dưới ngưỡng quy định -41,3 dBm/MHz của FCC) trên dải tần không cấp phép 3,1 - 10,6 GHz. Tuy nhiên, việc thương mại hóa công nghệ này gặp trở ngại lớn do: yêu cầu bộ biến đổi tương tự - số (ADC) tốc độ lấy mẫu siêu cao (hàng gigasamples/giây), độ phức tạp tính toán lớn của máy thu RAKE trong môi trường kênh truyền đa đường dày đặc, cùng khó khăn trong việc ước lượng kênh truyền và đồng bộ tín hiệu ở tỷ số tín hiệu trên tạp âm (SNR) thấp.
Luận án xác định hai vấn đề kỹ thuật trọng tâm cần giải quyết:
- Vấn đề 1: Phát triển thuật toán xử lý tín hiệu đơn giản và hiệu quả cho máy thu truyền tham chiếu (TR-UWB), có khả năng triển khai thành công trên phần cứng.
- Vấn đề 2: Phát triển thuật toán đồng bộ tín hiệu cho máy thu UWB IEEE 802.15.4a, tiến tới việc thiết kế và chế tạo bộ xử lý băng gốc (Baseband DSP) cho máy thu trên phần cứng.
Mục tiêu nghiên cứu của luận án được xác định gồm hai nội dung:
- Đề xuất và cải tiến các thuật toán xử lý tín hiệu cho máy thu UWB sao cho có độ tin cậy cao, độ phức tạp tính toán thấp, phù hợp với các ứng dụng trong mạng vô tuyến cá nhân (WPAN) tốc độ thấp.
- Thiết kế, kiểm tra và triển khai thử nghiệm khối đồng bộ và giải mã dữ liệu trong bộ xử lý băng gốc UWB trên phần cứng mảng phần tử logic khả trình (FPGA).
Đối tượng nghiên cứu là hệ thống thu/phát số IR-UWB tốc độ thấp, tập trung vào khối đồng bộ và giải mã dữ liệu trong bộ xử lý tín hiệu số băng gốc của máy thu. Phạm vi nghiên cứu về không gian và môi trường truyền dẫn được giới hạn trong môi trường truyền sóng trong nhà có đường truyền thẳng (mô hình kênh CM1 theo chuẩn IEEE 802.15.4a) với chiều dài kênh ngắn (60 - 70 ns). Phạm vi kỹ thuật bao quát từ nghiên cứu thuật toán lý thuyết, mô phỏng số đến khâu thiết kế kiến trúc logic bằng ngôn ngữ mô tả phần cứng (HDL) và thực nghiệm kiểm chứng trên kit FPGA Spartan 6 XC6SLX45 của Xilinx.
Tổng quan tài liệu và vị trí của luận án
Kỹ thuật xung vô tuyến được khởi xướng từ các thí nghiệm của Heinrich Hertz (năm 1887) và Guglielmo Marconi (năm 1894), nhưng bị gián đoạn phát triển trong một thời gian dài do nhược điểm chiếm dụng băng thông lớn khi chưa có kỹ thuật đa truy nhập phù hợp. Đến năm 2002 và 2005, Ủy ban Truyền thông Liên bang Mỹ (FCC) và Ủy ban Truyền thông Điện tử Châu Âu (ECC) lần lượt ban hành quy hoạch dải tần 3,1 - 10,6 GHz với mặt nạ phổ công suất phát giới hạn, tạo tiền đề thúc đẩy nghiên cứu UWB trên thế giới. Trong công nghiệp và học thuật, UWB phân hóa thành hai nhánh chính:
- Multiband OFDM (MB-OFDM): Do liên minh WiMedia Alliance (dẫn dắt bởi Intel cùng các công ty HP, Sony, Microsoft...) phát triển cho các ứng dụng tốc độ cao (IEEE 802.15.3a), chia phổ tần thành các băng phụ 500 MHz, tuy nhiên nhóm này đã ngừng hoạt động vào năm 2006 do bất đồng tiêu chuẩn.
- Impulse Radio UWB (IR-UWB): Do UWB Forum (khởi xướng bởi Freescale cùng Fujitsu, Siemens...) thúc đẩy và được nhóm tác vụ IEEE 802.15.4a chuẩn hóa cho các ứng dụng tốc độ thấp, tiêu thụ ít năng lượng trong mạng WPAN và mạng cảm biến.
Đối với máy thu IR-UWB, máy thu RAKE truyền thống được xem là bộ lọc phối hợp tối ưu về mặt lý thuyết nhưng đòi hỏi bộ ADC lấy mẫu tới 40 GHz và khối ước lượng kênh đa đường phức tạp. Để khắc phục, Hoctor và Tomlinson (năm 2002) đề xuất kiến trúc máy thu truyền tham chiếu (TR-UWB), sử dụng xung tham chiếu đi trước làm xung mẫu tương quan với xung mang tin trễ một khoảng $D$, loại bỏ hoàn toàn khối ước lượng kênh. Các công trình tiếp nối của nhiều nhóm tác giả đã mở rộng TR-UWB cho kịch bản đa người dùng và nhiều tuyến trễ, song vẫn dựa trên giả thiết lý tưởng là máy thu đã đồng bộ hoàn chỉnh hoặc đã biết trước công suất tạp âm. Một số công trình khác giải quyết bài toán đồng bộ nhưng lại giả thiết môi trường không có tạp âm, hoặc sử dụng mô hình Volterra với độ phức tạp tính toán tăng theo cấp số mũ khi phải biến đổi Fourier ma trận kích thước lớn.
Đối với dòng máy thu tách sóng năng lượng (Energy Detection - ED) theo chuẩn IEEE 802.15.4a, các nghiên cứu trước đây đề xuất kỹ thuật tìm kiếm năng lượng cực đại và tìm kiếm ngược, song mức ngưỡng phụ thuộc trực tiếp vào SNR tức thời - một tham số khó đo đạc chính xác tại máy thu. Một số nghiên cứu khác đề xuất phát hiện vị trí bắt đầu của tiêu đề lớp vật lý (PHR) nhưng độ chính xác suy giảm mạnh khi vùng tạp âm giữa hai ký tự tăng lên, hoặc chưa giải quyết được bài toán đo khoảng cách từ đỉnh năng lượng về vị trí bắt đầu xung. Nghiên cứu của tác giả khác (tài liệu [14]) sử dụng thuật toán tìm kiếm hai chiều kết hợp tìm kiếm ngược nhưng bắt buộc phải biết trước công suất tạp âm và giả định đoạn tín hiệu bắt được luôn nằm trong mào đầu đồng bộ (SYNC). Tại Việt Nam, các nghiên cứu về UWB trước đây chủ yếu tập trung vào thiết kế anten hoặc mạch phát xung hỗn loạn (chaotic UWB), chưa có công trình nào đi sâu vào việc phát triển thuật toán xử lý băng gốc kết hợp thiết kế phần cứng vi mạch số.
Luận án lựa chọn giải quyết các khoảng trống trên bằng cách: (1) Xây dựng thuật toán đồng bộ dựa trên cửa sổ trượt năng lượng cho TR-UWB; (2) Ứng dụng phép phân tích ma trận (SVD) kết hợp thuật toán CORDIC cải tiến trên FPGA để nâng cao độ chính xác máy thu TR-UWB mà không cần truyền tín hiệu dẫn đường; (3) Thiết lập thuật toán đồng bộ hai giai đoạn (đồng bộ thô và đồng bộ tinh) cho máy thu IEEE 802.15.4a với ngưỡng đề xuất mới $\lambda_0$, hoạt động độc lập với công suất tạp âm và tương thích với bộ ADC tốc độ thấp (62,5 - 125 MHz).
Cơ sở lý thuyết và phương pháp nghiên cứu
Tín hiệu UWB được định nghĩa là tín hiệu có băng thông tuyệt đối $B = f_H - f_L \ge 500\text{ MHz}$ hoặc băng thông tương đối lớn hơn 20% tần số trung tâm $f_c = (f_H + f_L)/2$. Dạng xung cơ bản là xung Gaussian đơn chu trình $g_0(t) = \exp[-2\pi(t/t_p)^2]$ và các đạo hàm bậc $k$ của nó:
$$g_k(t) = \frac{d^k}{dt^k}\exp\left[-2\pi\left(\frac{t}{t_p}\right)^2\right]$$
Luận án sử dụng đạo hàm bậc hai của xung Gaussian với độ rộng xung $T_p = 2\text{ ns}$ (hoặc 1 ns trong các mô phỏng đối sánh), đáp ứng điều kiện băng thông 500 MHz tại tần số trung tâm. Hai phương thức điều chế chính trong IR-UWB được khảo sát là điều chế biên độ xung (PAM) và điều chế vị trí xung (PPM).
Kênh truyền vô tuyến đa đường tổng quát được biểu diễn qua đáp ứng xung:
$$h(t) = \sum_{k} \beta_k e^{j\theta_k} \delta(t - \tau_k)$$
với $\beta_k$, $\theta_k$, $\tau_k$ lần lượt là hệ số khuếch đại, độ dịch pha và độ trễ của tia thứ $k$. Các tham số đặc trưng gồm chiều dài kênh $T_h = \max_i \tau_i - \min_i \tau_i$, trải trễ hiệu dụng $\tau_{\text{rms}} = \sqrt{\bar{\tau^2} - (\bar{\tau})^2}$ và hàm trễ công suất (PDP). Mô hình kênh Saleh-Valenzuela mô tả các tia đến theo từng cụm theo tiến trình Poisson với tốc độ cụm $\Lambda$ và tốc độ tia $\lambda$, năng lượng suy giảm theo hàm mũ:
$$\overline{\beta_{k,l}^2} = \beta^2(0,0)e^{-T_l/\Gamma} e^{-\tau_{k,l}/\gamma}$$
Chuẩn IEEE 802.15.4a mở rộng mô hình này bằng cách tích hợp hai tiến trình Poisson kết hợp $(\lambda_1, \lambda_2, \beta)$, hằng số suy hao trong cụm phụ thuộc thời gian trễ $\gamma_l \propto k_\gamma T_l + \gamma_0$ và phân phối Nakagami-$m$ cho fading quy mô nhỏ. Bảng sau tổng hợp các tham số đặc trưng của mô hình kênh IEEE 802.15.4a qua các môi trường:
| Tham số mô hình |
Nhà ở LOS (CM1) |
Nhà ở NLOS (CM2) |
Văn phòng LOS (CM3) |
Văn phòng NLOS (CM4) |
Ngoài trời LOS (CM5) |
Ngoài trời NLOS (CM6) |
Công nghiệp LOS (CM7) |
Công nghiệp NLOS (CM8) |
| Suy hao đường truyền $PL_0$ [dB] |
43,51 |
48,70 |
35,30 |
45,90 |
48,96 |
45,40 |
56,70 |
47,30 |
| Hệ số suy hao lũy thừa $n$ |
1,79 |
4,58 |
1,63 |
3,07 |
1,76 |
2,50 |
1,20 |
2,15 |
| Độ lệch chuẩn che chắn $\sigma_S$ [dB] |
2,22 |
3,51 |
3,63 |
3,10 |
3,96 |
4,30 |
6,00 |
4,00 |
| Tốc độ đến của cụm $\Lambda$ [1/ns] |
0,0233 |
0,098 |
0,016 |
0,019 |
0,0048 |
0,0273 |
0,095 |
0,012 |
| Tốc độ đến của tia $\lambda_1, \lambda_2$ [1/ns] |
0,61; 0,61 |
0,64; 0,64 |
0,45; 0,45 |
0,54; 0,54 |
0,82; 0,82 |
0,40; 0,40 |
0,51; 0,51 |
0,49; 0,49 |
| Xác suất kết hợp $\beta$ |
0,095 |
0,017 |
0,035 |
0,024 |
0,014 |
0,078 |
0,000 |
0,000 |
| Suy giảm cụm tia $\Gamma$ [ns] |
22,61 |
26,27 |
14,00 |
17,00 |
31,70 |
104,70 |
8,00 |
89,00 |
| Hệ số suy giảm tia $\gamma_0$ [ns] |
12,53 |
17,50 |
5,21 |
6,40 |
3,70 |
9,30 |
5,60 |
6,30 |
| Hệ số Nakagami trung bình $m_0$ [dB] |
0,67 |
0,69 |
0,42 |
0,50 |
0,77 |
0,56 |
0,36 |
0,30 |
Lý thuyết phân tích ma trận SVD phân tích ma trận dữ liệu $X \in \mathbb{C}^{m \times n}$ thành tích $X = U \Sigma V^H$, với $U, V$ là các ma trận trực giao chứa các vector riêng của $XX^H$ và $X^H X$, còn $\Sigma$ chứa các giá trị suy biến $\sigma_i$. Để tính SVD trên phần cứng, phương pháp quay Givens được triển khai thông qua thuật toán CORDIC, thực hiện xoay vector qua các góc vi phân $\theta_i = \arctan(2^{-i})$ chỉ bằng các phép cộng, trừ và dịch bit.
Phương pháp nghiên cứu kết hợp thiết kế dựa trên mô hình (Model-Based Design - MBD) và kỹ thuật đồng mô phỏng:
- Thuật toán được xây dựng và kiểm chứng hiệu năng bằng phương pháp Monte-Carlo (1000 vòng lặp, mỗi vòng 100 ký tự) trên môi trường MATLAB/Simulink.
- Các khối chức năng số được mô tả bằng ngôn ngữ HDL, kiểm tra chức năng bằng công cụ System Generator và ISE Simulator.
- Thiết kế hoàn chỉnh được tổng hợp, nạp thử nghiệm trực tiếp trên kit FPGA Spartan 6 XC6SLX45 (đóng gói CSG324) kết nối với môi trường máy tính để kiểm tra dạng sóng và tính đúng đắn.
Nội dung chính theo từng chương
Chương 1: Tổng quan về truyền thông băng siêu rộng
Chương 1 hệ thống hóa cơ sở lịch sử, các văn bản pháp quy của FCC, ECC và phân tích kỹ thuật hai trường phái MB-OFDM và IR-UWB. Tác giả đi sâu phân tích hai cấu trúc máy thu điển hình cho IR-UWB: máy thu RAKE và máy thu truyền tham chiếu (TR-UWB). Máy thu RAKE hoạt động trên nguyên lý bộ lọc phối hợp, sử dụng một chuỗi các nhánh tương quan (finger) để thu gom năng lượng đa đường. Tuy nhiên, RAKE đòi hỏi phải biết trước dạng xung nhận được và yêu cầu tần số lấy mẫu lên đến 40 GHz. Luận án phân tích hai biến thể đơn giản hóa là Partial RAKE (PRAKE - chỉ thu $L$ tia đầu tiên) và Selective RAKE (SRAKE - thu $L$ tia có năng lượng lớn nhất). Ngược lại, máy thu TR-UWB phát đi cặp xung gồm xung tham chiếu $g(t)$ và xung mang tin trễ $s \cdot g(t-D)$. Máy thu thực hiện nhân tín hiệu với bản sao trễ $D$ của chính nó và tích phân:
$$\hat{s} = \text{sign}\left{\int r(t)r(t-D)dt\right}$$
cho phép giải điều chế mà không cần ước lượng kênh và chỉ cần lấy mẫu 1 mẫu/khung.
Kết quả mô phỏng Monte-Carlo trên kênh CM1 với xung Gaussian bậc hai độ rộng 1 ns cho thấy:
- Đường cong BER của máy thu TR-UWB kém hơn máy thu RAKE lý tưởng khoảng 12 dB. Nguyên nhân là do khung TR-UWB có độ rộng $T_f = 3D = 210\text{ ns}$ (gấp 3 lần khung RAKE $T_f = 70\text{ ns}$), gây lãng phí công suất phát $20\log_{10}(3) \approx 9,5\text{ dB}$, đồng thời phép tự tương quan làm tăng phương sai tạp âm.
- Máy thu SRAKE luôn vượt trội hơn PRAKE: SRAKE với 3 nhánh tương quan cho chất lượng tương đương PRAKE với 7 nhánh. Khi số nhánh đạt $L = 7$ đến 10, hiệu năng của SRAKE chỉ còn cách trường hợp lý tưởng biết trước toàn bộ kênh truyền dưới 1 dB ở vùng SNR cao.
Phần cuối chương phân loại các thách thức phần cứng (biến dạng xung do anten, giới hạn tốc độ lấy mẫu ADC) và thách thức xử lý tín hiệu (định dạng xung, ước lượng kênh ở SNR thấp, đồng bộ nano-giây), đồng thời đặt nền móng lý thuyết về SVD và mô hình kênh IEEE 802.15.4a phục vụ các chương tiếp theo.
Chương 2: Thuật toán đồng bộ và triển khai máy thu TR-UWB trên FPGA
Chương 2 giải quyết bài toán đồng bộ cho máy thu TR-UWB khi tín hiệu sau bộ tương quan $x(t)$ chỉ chứa năng lượng có ích $s \cdot h^2(t)$ tại phân khung từ độ trễ $D$ đến $2D$, trong khi các khoảng thời gian còn lại hoàn toàn là nhiễu và thành phần tương quan chéo. Thuật toán đồng bộ đề xuất khai thác tính chất: các tích phân $\int_{(k-1)T_s}^{kT_s} s \cdot h^2(t)dt$ luôn có cùng dấu phụ thuộc vào bit $s$. Tác giả sử dụng một cửa sổ trượt có chiều dài bằng $1/3$ khung tín hiệu ($N_f/3$, tương ứng độ trễ $D$) để tích lũy năng lượng mẫu:
$$s = \sum_{j=0}^{N_f/3 - 1} x_{i-j}$$
Cơ chế hoạt động gồm hai pha:
- Chế độ Đồng bộ: Khi nhận mẫu đầu tiên, cửa sổ trượt kích thước $N_f/3$ bắt đầu tích lũy. Bộ đếm tăng dần; nếu $|s| > s_{\max}$, máy thu cập nhật $s_{\max} = |s|$ và thiết lập lại bộ đếm về 0. Khi bộ đếm đạt $N_f/3$ lần đầu, cửa sổ đã quét hết khung đầu tiên. Từ khung thứ hai, ngưỡng cực đại của bộ đếm đặt bằng $N_f$, máy thu ghi nhận vị trí $n_{\max}$ khi $|s|$ đạt cực đại. Vị trí đồng bộ hoàn chỉnh được tính bằng trung bình cộng qua $m$ bit mào đầu:
$$n_{\text{sync}} = \frac{1}{m} \sum_{j=0}^{m-1} n_{\max,j}$$
- Chế độ Dữ liệu: Máy thu kích hoạt bộ cộng dồn trong phân khung dữ liệu (gồm $N_f/3$ mẫu tính từ $n_{\text{sync}}$) và tách ký tự dựa vào dấu của tổng:
$$\text{sum} = \sum_{j=0}^{N_f/3 - 1} x_{n_{\text{sync}} + j} \quad \longrightarrow \quad \hat{s} = \text{sign}(\text{sum})$$
Quy trình MBD được áp dụng để chuyển đổi thuật toán sang các khối chức năng số trên Simulink: sliding_window, accumulator, và detect_max_model. Thiết kế được mô tả bằng HDL và tổng hợp thành công trên kit FPGA Xilinx Spartan 6 XC6SLX45. Kết quả mô phỏng BER theo SNR xác nhận thuật toán đã hiệu chỉnh có khả năng chống chịu sai số định thời $\tau$, đảm bảo tính khả thi khi vận hành trên phần cứng thực tế.
Chương 3: Thuật toán SVD cho máy thu TR-UWB
Chương 3 đề xuất thuật toán máy thu TR-UWB cải tiến ứng dụng phép phân tích giá trị suy biến SVD nhằm khắc phục hiện tượng suy giảm phẩm chất do tương quan tạp âm mà không cần truyền tín hiệu dẫn đường (pilot). Bằng cách xếp các khung tín hiệu thu được sau bộ tương quan thành ma trận dữ liệu $X$, phép phân tích $X = U \Sigma V^H$ cho phép trích xuất thành phần không gian tín hiệu ứng với giá trị suy biến lớn nhất $\sigma_1$, loại bỏ các thành phần trực giao thuộc không gian tạp âm.
Để hiện thực hóa SVD trên FPGA với tài nguyên giới hạn, tác giả xây dựng quy trình tính toán gồm hai giai đoạn sử dụng phép quay Givens:
- Đưa ma trận về dạng đường chéo kép (Bidiagonalization) bằng chuỗi các phép quay Givens tác động lên vector hàng và vector cột.
- Chéo hóa hoàn toàn ma trận (Diagonalization) để rút ra các giá trị suy biến và vector suy biến tương ứng.
Thay vì sử dụng các khối CORDIC tạo sẵn từ thư viện của nhà sản xuất (chiếm dụng quá nhiều tài nguyên lát logic và bộ nhớ bảng tra), tác giả tự thiết kế khối CORDIC cải tiến dựa trên các phần tử logic cơ bản: bộ cộng/trừ và bộ dịch bit. Khối CORDIC cải tiến được tối ưu hóa số vòng lặp và định dạng dữ liệu dấu phẩy cố định (fixed-point), giảm thiểu sai số tính toán góc quay $\theta$ và tích lũy hệ số tỷ lệ $K_i$. Thiết kế phần cứng SVD tự thiết kế đạt tốc độ xử lý vượt trội về số phép toán SVD/giây, đáp ứng yêu cầu xử lý băng gốc thời gian thực trên kit Spartan 6 mà không cần bộ nhân phần cứng phức tạp.
Chương 4: Thuật toán đồng bộ cho máy thu UWB IEEE 802.15.4a
Chương 4 nghiên cứu giải pháp đồng bộ cho máy thu tách sóng năng lượng (ED) không đồng bộ theo chuẩn IEEE 802.15.4a. Khung tín hiệu gồm mào đầu đồng bộ SHR (phần SYNC có $N_{\text{sync}}$ ký tự và phần SFD có $N_{\text{sfd}}$ ký tự), tiêu đề PHR và tải dữ liệu PSDU. Chuỗi mào đầu được xây dựng từ chuỗi cân bằng hoàn hảo $c_k$ có độ dài $K_{\text{pbs}}$. Tín hiệu sau bộ lọc thông dải BPF được bình phương và lọc thông thấp LPF, tạo ra dạng sóng bao $q(t)$ và chuỗi mẫu rời rạc $y_i$ ở đầu ra bộ ADC tốc độ thấp.
Thuật toán đồng bộ hoàn chỉnh gồm hai bước:
- Đồng bộ thô (Coarse Synchronization): Gom nhóm các mẫu tín hiệu $y_i$ với hệ số nhóm $Q = 3$, tính toán mảng năng lượng $g_i$. Nhờ cấu trúc đặc biệt của chuỗi ${c_k}$ bổ sung 2 phần tử 0 ở cuối, mảng $g_i$ luôn xuất hiện một đỉnh cực đại duy nhất, cho phép phát hiện sự có mặt của khung tín hiệu. Khảo sát mô phỏng đánh giá xác suất lỗi đồng bộ thô theo hệ số lặp $K$, chu kỳ lấy mẫu $T_s$ và số bit lượng tử hóa của ADC.
- Đồng bộ tinh (Fine Synchronization): Ước lượng độ lệch thời gian $\tau$ và xác định vị trí biên của PHR. Luận án chỉ ra điểm hạn chế của công trình [14] khi sử dụng ngưỡng $\lambda$ phụ thuộc công suất tạp âm và giả thiết mẫu thu luôn nằm trong phần SYNC. Tác giả đề xuất ngưỡng mới $\lambda_0$ được tính toán trực tiếp từ dữ liệu đo nội bộ, loại bỏ nhu cầu đo công suất tạp âm và đảm bảo đồng bộ chính xác ngay cả khi điểm bắt đầu thu nằm ở vùng dữ liệu. Hiệu năng ước lượng trễ $\tau$ và phát hiện PHR được kiểm chứng qua các giá trị chu kỳ lấy mẫu $T_s \in {2, 4, 8, 16}\text{ ns}$, tương ứng tần số lấy mẫu 500 MHz, 250 MHz, 125 MHz và 62,5 MHz.
Toàn bộ hệ thống đồng bộ và giải mã được mô tả kiến trúc phần cứng bằng HDL, điều khiển bởi máy trạng thái hữu hạn (FSM). Quá trình đồng mô phỏng kết hợp Simulink và phần mềm ISE Simulator qua System Generator chứng minh thiết kế hoạt động ổn định. Thử nghiệm thực tế trên FPGA Spartan 6 XC6SLX45 hiển thị dạng sóng chính xác tại các mức $E_s/N_0 = 0\text{ dB}$ và $E_s/N_0 = 20\text{ dB}$.
Kết quả và những đóng góp mới
Luận án đã đạt được các kết quả cụ thể và đóng góp mới sau:
- Đề xuất thuật toán máy thu TR-UWB cải tiến không cần sử dụng tín hiệu dẫn đường dựa trên phép phân tích giá trị suy biến (SVD), nâng cao độ chính xác giải mã so với máy thu TR truyền thống. Đồng thời, đề xuất và hiện thực hóa kiến trúc tính SVD trên FPGA thông qua các khối CORDIC cải tiến tự thiết kế (chỉ dùng bộ cộng/trừ và dịch bit), đạt tốc độ xử lý cao và tiết kiệm tài nguyên phần cứng.
- Đề xuất thuật toán đồng bộ hai giai đoạn (đồng bộ thô và đồng bộ tinh) cho máy thu UWB tách sóng năng lượng IEEE 802.15.4a. Thuật toán áp dụng ngưỡng mới $\lambda_0$, loại bỏ yêu cầu đo công suất tạp âm phức tạp, cho phép hệ thống vận hành tin cậy với các bộ ADC tốc độ thấp (tần số 62,5 - 125 MHz) thay vì các bộ ADC gigasamples đắt đỏ.
- Thiết kế hoàn chỉnh kiến trúc phần cứng bằng ngôn ngữ HDL, kiểm chứng thông qua quy trình đồng mô phỏng MBD (Simulink/ISE) và triển khai thử nghiệm thành công bộ xử lý băng gốc trên chip FPGA Spartan 6 XC6SLX45 của Xilinx.
Về mặt giải pháp kỹ thuật, luận án cung cấp quy trình thiết kế dựa trên mô hình (MBD) giúp rút ngắn thời gian phát triển từ thuật toán lý thuyết sang phần cứng vi mạch số, đồng thời mở ra khả năng chế tạo các nút mạng cảm biến không dây công suất thấp, giá thành rẻ.
Hạn chế và hướng nghiên cứu tiếp
Hạn chế của luận án gắn liền với phạm vi đã xác định trong văn bản:
- Các thuật toán đồng bộ và xử lý tín hiệu mới chỉ được mô phỏng và kiểm chứng trên mô hình kênh truyền trong nhà có đường truyền thẳng (IEEE 802.15.4a CM1) với chiều dài kênh ngắn (60 - 70 ns). Hiệu năng hệ thống chưa được đánh giá đầy đủ trên các môi trường không có đường truyền thẳng (NLOS như CM2, CM4, CM6, CM8) hoặc môi trường công nghiệp/ngoài trời.
- Luận án tập trung vào kịch bản đơn người dùng, chưa tích hợp các cơ chế khử giao thoa đa người dùng hoặc đa truy nhập phức tạp trong mạng mật độ cao.
- Khâu thực nghiệm phần cứng dừng lại ở mức kiểm chứng trên kit FPGA Spartan 6 thương mại, chưa tiến hành thiết kế vật lý và chế tạo chip vi mạch chuyên dụng (ASIC).
Các hướng nghiên cứu tiếp theo được đề xuất:
- Mở rộng kiểm chứng và tối ưu hóa thuật toán đồng bộ cho các môi trường kênh UWB phức tạp hơn (NLOS, kênh ngoài trời và công nghiệp).
- Nghiên cứu thuật toán phối hợp xử lý đa người dùng trên nền tảng máy thu TR-UWB và máy thu ED.
- Tối ưu hóa kiến trúc RTL hướng tới quy trình thiết kế vi mạch tích hợp chuyên dụng (ASIC) nhằm giảm tối đa diện tích chip và mức tiêu thụ năng lượng.
Giá trị tham khảo
Luận án là tài liệu tham khảo chuyên môn cho:
- Nghiên cứu sinh, học viên cao học và giảng viên chuyên ngành Kỹ thuật Điện tử, Viễn thông, Xử lý tín hiệu số và Thiết kế vi mạch số (SoC/ASIC/FPGA). Các nội dung về mô hình hóa kênh UWB IEEE 802.15.4a (Bảng 1.1) và thuật toán phân tích SVD là tài liệu tham khảo phục vụ nghiên cứu và giảng dạy.
- Kỹ sư thiết kế hệ thống nhúng và vi mạch vô tuyến: Có thể tham khảo trực tiếp cấu trúc thuật toán CORDIC cải tiến trong Chương 3 để triển khai các phép biến đổi đại số tuyến tính trên FPGA mà không tốn tài nguyên bộ nhân; áp dụng thuật toán đồng bộ thô/tinh trong Chương 4 để hạ thấp yêu cầu tốc độ lấy mẫu của bộ ADC trong các thiết bị thu phát vô tuyến băng siêu rộng giá rẻ.
- Các nhà phát triển tiêu chuẩn mạng WPAN và mạng cảm biến IoT: Cung cấp bằng chứng thực nghiệm về tính khả thi của máy thu tách sóng năng lượng không đồng bộ hoạt động với phần cứng đơn giản.
Câu hỏi thường gặp
1. Tại sao máy thu TR-UWB lại có phẩm chất BER kém hơn máy thu RAKE khoảng 12 dB trong mô phỏng ở Chương 1?
Sự suy giảm phẩm chất này xuất phát từ hai nguyên nhân kỹ thuật được nêu rõ trong văn bản: thứ nhất, khung tín hiệu của TR-UWB được thiết kế có độ rộng $T_f = 3D = 210\text{ ns}$ (gấp ba lần độ rộng khung $T_f = 70\text{ ns}$ của máy thu RAKE nhằm tránh giao thoa liên khung và liên xung qua kênh CM1), dẫn đến hao phí công suất tương đương $20\log_{10}(3) \approx 9,5\text{ dB}$; thứ hai, cấu trúc máy thu TR thực hiện phép tự tương quan lên tín hiệu thu có chứa tạp âm, làm phát sinh tích chéo giữa tín hiệu với tạp âm và tạp âm với tạp âm, khiến mức nhiễu nền bị khuếch đại sau bộ tích phân.
2. Nguyên lý cơ bản của thuật toán đồng bộ máy thu TR-UWB trong Chương 2 là gì?
Nguyên lý cốt lõi dựa trên việc nhận diện phân khung dữ liệu (từ độ trễ $D$ đến $2D$ tính từ đầu khung) chứa năng lượng có ích $s \cdot h^2(t)$. Vì các giá trị $\int_{(k-1)T_s}^{kT_s} s \cdot h^2(t)dt$ luôn có cùng dấu phụ thuộc vào bit $s$, máy thu sử dụng một cửa sổ trượt kích thước bằng $1/3$ khung dữ liệu ($N_f/3$) để cộng dồn năng lượng mẫu. Vị trí đạt cực đại $|s_{\max}|$ trong khung được ghi nhận qua một bộ đếm. Sau $m$ bit mào đầu đồng bộ, máy thu lấy trung bình các vị trí cực đại để xác định mốc thời gian $n_{\text{sync}}$, từ đó cố định cửa sổ tích lũy giải mã dữ liệu.
3. Khối tính toán SVD trên FPGA trong Chương 3 được thiết kế như thế nào để tiết kiệm tài nguyên phần cứng?
Thay vì sử dụng các khối CORDIC dựng sẵn từ thư viện của nhà sản xuất FPGA vốn tiêu hao nhiều phần tử logic, tác giả tự thiết kế khối CORDIC từ các cổng logic cơ bản gồm bộ cộng, bộ trừ và bộ dịch bit. Khối này thực hiện các phép quay Givens cho hai giai đoạn Bidiagonalization và Diagonalization mà không cần dùng đến bộ nhân số học hay bảng tra hàm lượng giác, đồng thời được tối ưu hóa số vòng lặp và định dạng dấu phẩy cố định để giảm sai số tính toán góc quay $\theta$.
4. Điểm khác biệt căn bản giữa thuật toán đồng bộ tinh đề xuất trong Chương 4 và phương pháp của nghiên cứu [14] là gì?
Nghiên cứu trước (tài liệu [14]) sử dụng mức ngưỡng $\lambda$ đòi hỏi phải biết trước công suất tạp âm và giả định đoạn tín hiệu thu nhận luôn nằm trong phần mào đầu SYNC. Luận án đề xuất một mức ngưỡng mới $\lambda_0$ không phụ thuộc vào công suất tạp âm, đồng thời thuật toán cho phép máy thu xác định chính xác vị trí bắt đầu của tiêu đề PHR ngay cả khi điểm bắt đầu bắt tín hiệu rơi vào giữa khung hoặc nằm trong phần dữ liệu, hoạt động ổn định ở chu kỳ lấy mẫu lớn $T_s = 8\text{ ns}$ hoặc $16\text{ ns}$ (tần số lấy mẫu 62,5 - 125 MHz).
5. Mô hình kênh truyền vô tuyến nào được sử dụng xuyên suốt các mô phỏng của luận án và đặc điểm của nó là gì?
Luận án sử dụng mô hình kênh IEEE 802.15.4a CM1 (môi trường trong nhà khu dân cư, có đường truyền thẳng - Residential LOS). Đặc điểm của mô hình này là chiều dài kênh tương đối ngắn (khoảng 60 - 70 ns), thành phần tia đến đầu tiên là đường truyền thẳng có năng lượng lớn nhất, và đáp ứng xung bao gồm các cụm tia đến theo tiến trình Poisson với suy giảm năng lượng theo hàm mũ.
Kết luận
Luận án của nghiên cứu sinh Trần Mạnh Hoàng đã giải quyết trọn vẹn bài toán tối ưu hóa thuật toán xử lý tín hiệu băng gốc và đồng bộ cho hai kiến trúc máy thu IR-UWB tốc độ thấp (TR-UWB và máy thu tách sóng năng lượng IEEE 802.15.4a). Bằng việc kết hợp giữa mô phỏng toán học Monte-Carlo, lý thuyết phân tích SVD, thuật toán CORDIC cải tiến và quy trình thiết kế dựa trên mô hình (MBD), tác giả đã hiện thực hóa các thuật toán đề xuất trên phần cứng FPGA Spartan 6 mà không đòi hỏi các bộ ADC tốc độ siêu cao hay khối đo công suất tạp âm phức tạp. Kết quả nghiên cứu cung cấp cơ sở khoa học và giải pháp kỹ thuật thực tiễn cho việc phát triển các bộ xử lý băng gốc vô tuyến công suất thấp, hướng tới tích hợp vi mạch chuyên dụng trong các mạng vô tuyến cá nhân và mạng cảm biến không dây.