Thiết Kế Vi Xử Lý RISC-V RV32I và Khối Điều Khiển JTAG Trên FPGA

Khóa luận tốt nghiệp nghiên cứu tốt nghiệp kỹ thuật máy tính thiết kế lõi vi xử ký risc v rv32i tích hợp khối điều khiển jtag ứng, vận dụng lý thuyết vào thực tế, đề xuất giải

• Tác giả: Nguyen Nhut Truong
• Người hướng dẫn: ThS. Pham Thanh Hung
• Trường học: Đại học Quốc gia TP. Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết Kế Vi Xử Lý RISC-V RV32I và Khối Điều Khiển JTAG Trên FPGA
• Loại tài liệu: khóa luận tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: GIỚI THIỆU TỔNG QUAN ĐỀ TÀI
• 1.1. Các nghiên cứu liên quan
• 1.2. Mục tiêu đề tài
• 1.3. So sánh thiết kế với khóa luận trước
• 2. CHƯƠNG 2: TỔNG QUAN VỀ GIAO THỨC GIAO TIẾP JTAG
• 2.1. Giới thiệu tổng quan về JTAG
• 2.2. Lịch sử phát triển
• 2.3. Ứng dụng
• 3. CHƯƠNG 3: THIẾT KẾ LÕI ĐIỀU KHIỂN JTAG - TAP
• 3.1. Tổng quan thiết kế JTAG
• 3.2. Mô tả thiết kế
• 3.3. Nguyên lý hoạt động cơ bản của JTAG
• 3.4. Bộ điều khiển TAP — TAP Controller
• 3.5. Quá trình điều khiển thanh ghi
• 3.6. Lệnh SAMPLE/PRELOAD
• 4. CHƯƠNG 4: QUY TRÌNH THIẾT KẾ LÕI VI XỬ LÝ RV32I
• 4.1. Giới thiệu RISC-V RV32I
• 4.2. Lịch sử phát triển
• 4.3. Lợi ích của việc sử dụng RISC-V
• 4.4. Quá trình Pipeline
• 4.5. Xung đột dữ liệu (data hazard) và xung đột điều khiển (Control hazard)
• 4.6. Tổng quan thiết kế RISC-V
• 4.7. Chu kỳ nạp lệnh (FETCH CYCLE), giải mã lệnh (DECODE CYCLE), thực thi (EXECUTE CYCLE), truy xuất bộ nhớ (MEMORY CYCLE), ghi kết quả (WRITE-BACK CYCLE)
• 4.8. Mô phỏng kiểm tra hoạt động
• 5. CHƯƠNG 5: THIẾT KẾ TỔNG HỢP
• 5.1. Mô hình thiết kế tổng hợp
• 6. CHƯƠNG 6: KỊCH BẢN KIỂM TRA THIẾT KẾ
• 6.1. Hiện thực kịch bản kiểm tra
• 7. CHƯƠNG 7: KẾT QUẢ ĐỀ TÀI
• DANH MỤC HÌNH
• DANH MỤC BẢNG
• DANH MỤC TỪ VIẾT TẮT
• TÓM TẮT KHÓA LUẬN

Tóm tắt

I. Giới thiệu tổng quan về thiết kế vi xử lý RISC V RV32I

Thiết kế vi xử lý RISC-V RV32I đang trở thành xu hướng trong lĩnh vực vi mạch nhờ vào tính linh hoạt và khả năng mở rộng. RISC-V là một kiến trúc tập lệnh mở, cho phép các nhà phát triển tùy chỉnh và tối ưu hóa theo nhu cầu cụ thể. Việc áp dụng RISC-V trong thiết kế vi xử lý không chỉ giúp giảm chi phí mà còn nâng cao hiệu suất. Bài viết này sẽ đi sâu vào các khía cạnh quan trọng của thiết kế RISC-V RV32I.

1.1. Lịch sử phát triển của RISC V

RISC-V được phát triển từ những năm 2010 tại Đại học California, Berkeley. Kiến trúc này đã nhanh chóng thu hút sự chú ý của cộng đồng nghiên cứu và công nghiệp nhờ vào tính mở và khả năng tùy biến cao.

1.2. Lợi ích của việc sử dụng RISC V

Việc sử dụng RISC-V mang lại nhiều lợi ích như giảm chi phí phát triển, khả năng tùy chỉnh cao và hỗ trợ cho các ứng dụng nhúng. Điều này giúp các nhà phát triển dễ dàng tích hợp và tối ưu hóa thiết kế của mình.

II. Thách thức trong thiết kế vi xử lý RISC V RV32I

Mặc dù RISC-V mang lại nhiều lợi ích, nhưng việc thiết kế vi xử lý RV32I cũng gặp phải một số thách thức. Các vấn đề như xung đột dữ liệu, xung đột điều khiển và tối ưu hóa hiệu suất là những vấn đề cần được giải quyết. Bài viết này sẽ phân tích các thách thức chính trong thiết kế RISC-V.

2.1. Xung đột dữ liệu trong RISC V

Xung đột dữ liệu xảy ra khi hai hoặc nhiều lệnh cố gắng truy cập cùng một dữ liệu trong cùng một thời điểm. Điều này có thể làm giảm hiệu suất của vi xử lý và cần được xử lý thông qua các kỹ thuật như pipeline.

2.2. Xung đột điều khiển trong RISC V

Xung đột điều khiển xảy ra khi có sự thay đổi trong luồng điều khiển, ví dụ như khi một lệnh nhảy được thực hiện. Việc quản lý xung đột điều khiển là rất quan trọng để đảm bảo tính chính xác của chương trình.

III. Phương pháp thiết kế vi xử lý RISC V RV32I hiệu quả

Để thiết kế vi xử lý RISC-V RV32I hiệu quả, cần áp dụng các phương pháp tối ưu hóa và kỹ thuật hiện đại. Việc sử dụng mô hình hóa và mô phỏng là rất quan trọng trong quá trình thiết kế. Bài viết này sẽ trình bày các phương pháp chính trong thiết kế RISC-V.

3.1. Mô hình hóa thiết kế vi xử lý

Mô hình hóa giúp các nhà phát triển hình dung và kiểm tra thiết kế trước khi thực hiện. Sử dụng ngôn ngữ mô tả phần cứng như VHDL hoặc Verilog là rất phổ biến trong quá trình này.

3.2. Tối ưu hóa hiệu suất thiết kế

Tối ưu hóa hiệu suất có thể đạt được thông qua việc sử dụng các kỹ thuật như pipelining, superscalar và out-of-order execution. Những kỹ thuật này giúp tăng tốc độ xử lý và giảm thời gian thực thi.

IV. Khối điều khiển JTAG và ứng dụng trong thiết kế RISC V

Khối điều khiển JTAG là một phần quan trọng trong thiết kế vi xử lý RISC-V. Nó cho phép kiểm tra, gỡ lỗi và nạp chương trình vào vi xử lý một cách hiệu quả. Bài viết này sẽ khám phá vai trò của JTAG trong thiết kế RISC-V.

4.1. Giới thiệu về giao thức JTAG

Giao thức JTAG (Joint Test Action Group) là một chuẩn giao tiếp được sử dụng để kiểm tra và gỡ lỗi các vi mạch. Nó cho phép truy cập vào các thành phần nội bộ của vi xử lý, giúp việc kiểm tra trở nên dễ dàng hơn.

4.2. Ứng dụng của JTAG trong thiết kế RISC V

JTAG được sử dụng để nạp chương trình vào vi xử lý RISC-V và kiểm tra các kết nối bên trong. Điều này giúp đảm bảo rằng thiết kế hoạt động đúng và hiệu quả.

V. Kết quả nghiên cứu và ứng dụng thực tiễn

Kết quả nghiên cứu về thiết kế vi xử lý RISC-V RV32I và khối điều khiển JTAG cho thấy những cải tiến đáng kể trong hiệu suất và khả năng kiểm tra. Các ứng dụng thực tiễn của thiết kế này đang ngày càng mở rộng. Bài viết này sẽ trình bày các kết quả nghiên cứu và ứng dụng thực tiễn.

5.1. Kết quả thực nghiệm từ thiết kế

Các thử nghiệm cho thấy vi xử lý RISC-V RV32I hoạt động ổn định và hiệu quả. Thời gian thực thi các lệnh được cải thiện đáng kể so với các thiết kế trước đó.

5.2. Ứng dụng trong ngành công nghiệp

Thiết kế vi xử lý RISC-V RV32I và khối điều khiển JTAG đã được áp dụng trong nhiều lĩnh vực như điện tử tiêu dùng, ô tô và thiết bị y tế. Điều này cho thấy tính khả thi và tiềm năng phát triển của công nghệ này.

VI. Kết luận và tương lai của thiết kế vi xử lý RISC V

Thiết kế vi xử lý RISC-V RV32I và khối điều khiển JTAG đang mở ra nhiều cơ hội mới trong lĩnh vực vi mạch. Tương lai của công nghệ này hứa hẹn sẽ mang lại nhiều cải tiến và ứng dụng mới. Bài viết này sẽ tóm tắt những điểm chính và dự đoán về tương lai của thiết kế RISC-V.

6.1. Tóm tắt những điểm chính

Thiết kế RISC-V RV32I và JTAG đã chứng minh được tính hiệu quả và khả năng mở rộng. Những thách thức trong thiết kế đã được giải quyết thông qua các phương pháp hiện đại.

6.2. Dự đoán về tương lai

Với sự phát triển không ngừng của công nghệ, thiết kế vi xử lý RISC-V sẽ tiếp tục được cải tiến và ứng dụng rộng rãi hơn trong các lĩnh vực khác nhau. Điều này sẽ thúc đẩy sự phát triển của ngành công nghiệp vi mạch.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Trong lĩnh vực thiết kế vi mạch hiện đại, xu hướng gia tăng số lượng chân giao tiếp và mật độ tích hợp linh kiện trên một bo mạch đã đặt ra nhiều thách thức lớn cho công tác kiểm tra, kiểm thử và gỡ lỗi (debug). Các phương pháp truyền thống như kiểm tra chức năng thông thường hay sử dụng bàn chông (bed-of-nails/đầu dò vật lý) bộc lộ hạn chế rõ rệt về thời gian, chi phí và khả năng tiếp cận trực tiếp các nút tín hiệu bên trong chip phức tạp. Để giải quyết vấn đề này, các hệ thống gỡ lỗi phần cứng tích hợp trực tiếp trên vi mạch dựa trên các chuẩn giao tiếp tiêu chuẩn đã trở thành giải pháp cốt lõi. Chuẩn giao thức JTAG (IEEE 1149.1) đóng vai trò là cầu nối đồng bộ, cho phép hệ thống phần mềm bên ngoài truy cập, điều khiển và gỡ lỗi phần cứng SoC một cách chính xác.

Nhằm làm chủ quy trình thiết kế phần cứng vi xử lý và hệ thống kiểm thử tiêu chuẩn, đề tài tập trung vào việc thiết kế lõi vi xử lý RISC-V RV32I và khối điều khiển JTAG-TAP, đồng thời tích hợp hai khối này để phục vụ quá trình nạp mã lệnh chương trình trực tiếp vào bộ nhớ vi xử lý trên nền tảng phần cứng FPGA.

Theo văn bản khóa luận, mục tiêu nghiên cứu được cụ thể hóa thành 6 nhiệm vụ chính:

1. Tìm hiểu, nghiên cứu chức năng hoạt động, đồng thời kiểm tra chức năng thiết kế khối điều khiển JTAG-TAP theo chuẩn công nghiệp.
2. Thiết kế lõi vi xử lý RISC-V RV32I và kiểm tra chức năng hoạt động của thiết kế.
3. Tích hợp khối điều khiển JTAG-TAP với lõi vi xử lý RISC-V RV32I; xây dựng các lệnh phù hợp trên khối JTAG-TAP nhằm hỗ trợ việc nạp mã lệnh chương trình và gỡ lỗi cho lõi RISC-V.
4. Xây dựng môi trường mô phỏng testbench và tập test case để kiểm tra toàn diện hoạt động của toàn bộ hệ thống tích hợp.
5. Hiện thực chương trình điều khiển cho module vi điều khiển Arduino Nano để lái các chân cổng vào/ra (I/O) kết nối với FPGA.
6. Hiện thực, kiểm thử và tối ưu hóa thiết kế trên board mạch FPGA Altera DE2 Cyclone II.

Đối tượng nghiên cứu của đề tài là khối điều khiển cổng truy cập kiểm tra JTAG-TAP (chuẩn IEEE 1149.1), kiến trúc tập lệnh vi xử lý RISC-V RV32I 32-bit (gồm 47 lệnh cơ bản, cấu trúc pipeline 5 chặng) và bộ nhớ lệnh IMEM. Phạm vi thực nghiệm của nghiên cứu được giới hạn trong việc mô hình hóa phần cứng ở mức RTL, kiểm tra chức năng bằng mô phỏng dạng sóng, và thực thi trên kit FPGA Altera DE2 Cyclone II kết hợp vi điều khiển Arduino Nano làm mạch nạp/điều khiển trung gian. Đề tài sử dụng kết quả khóa luận trước của tác giả Chướng Sec Váy (Trường Đại học Công nghệ Thông tin - ĐHQG TP.HCM) làm đối chuẩn so sánh.

---

Cơ sở lý thuyết và phương pháp

Cơ sở lý thuyết và chuẩn kỹ thuật

• Chuẩn giao diện JTAG (IEEE Std 1149.1): Kiến trúc cổng truy cập kiểm tra và quét biên (Standard Test Access Port and Boundary-Scan Architecture). Chuẩn quy định tập tín hiệu giao tiếp TAP (TCK, TMS, TDI, TDO, TRST), máy trạng thái hữu hạn TAP Controller gồm 16 trạng thái, cơ chế thanh ghi lệnh (Instruction Register - IR) và tập thanh ghi dữ liệu (Data Registers - DR) gồm thanh ghi quét biên (BSR), thanh ghi định danh thiết bị (Device ID Register - DIDR) và thanh ghi nối tắt (Bypass Register - BR).
• Kiến trúc tập lệnh RISC-V RV32I: Kiến trúc phần cứng vi xử lý mã nguồn mở 32-bit với tập lệnh cơ bản (Base Integer Instruction Set) gồm 47 lệnh, không chứa các tập lệnh mở rộng (như M, F, D, C). Kiến trúc áp dụng mô hình thực thi đường ống (pipeline) 5 tầng: Tìm nạp lệnh (Fetch), Giải mã lệnh (Decode), Thực thi (Execute), Truy xuất bộ nhớ (Memory) và Ghi lại kết quả (Write-Back), có tích hợp khối xử lý xung đột dữ liệu (Data Hazard) và xung đột điều khiển (Control Hazard) bằng giải pháp dừng đường ống (stall).

Phương pháp nghiên cứu

• Phương pháp thiết kế phần cứng số (RTL Design): Mô hình hóa các khối chức năng của TAP Controller, các ô quét biên (Boundary Scan Cell - BSC), các thanh ghi dịch, khối giải mã lệnh JTAG và các tầng pipeline của bộ xử lý RISC-V RV32I.
• Phương pháp mô phỏng và kiểm tra dạng sóng (Waveform Simulation): Xây dựng testbench để khảo sát quá trình chuyển trạng thái của FSM, quá trình dịch bit dữ liệu nối tiếp qua TDI/TDO, quá trình bắt mẫu (capture) và cập nhật (update) tại các cạnh xung nhịp TCK.
• Phương pháp thực nghiệm phần cứng (Hardware Prototyping): Tổng hợp thiết kế lên chip FPGA Altera Cyclone II (board DE2), sử dụng Arduino Nano lập trình các chuỗi tín hiệu điều khiển TMS/TCK/TDI để nạp lệnh thực tế vào bộ nhớ IMEM của vi xử lý.

Nguồn dữ liệu và tài liệu đối sánh

Nghiên cứu sử dụng hệ thống tiêu chuẩn quốc tế IEEE Std 1149.1, tài liệu kỹ thuật của tổ chức RISC-V International, các công bố khoa học về nền tảng gỡ lỗi SoC (điển hình là nghiên cứu của Kuo-Kai Liu, Wen-Hsuan Hsu và Kuen-Jong Lee, 2015), bài viết chuyên môn về ứng dụng JTAG của tác giả Nguyễn Quân (2019) và báo cáo khóa luận tốt nghiệp của tác giả Chướng Sec Váy tại Khoa Kỹ thuật Máy tính, Trường Đại học Công nghệ Thông tin.

---

Thiết kế và triển khai

Hệ thống được thiết kế theo cấu trúc phần cứng số tích hợp hai khối lõi chính: Khối điều khiển kiểm tra JTAG-TAP và Khối vi xử lý RISC-V RV32I kết nối với bộ nhớ lệnh IMEM.

Cấu trúc khối điều khiển JTAG-TAP

Khối JTAG-TAP thực hiện chức năng giao tiếp thụ động theo sự điều khiển của bus master bên ngoài thông qua 5 chân tín hiệu TAP:

• TCK (Test Clock): Xung nhịp đồng bộ điều khiển quá trình lấy mẫu tại cạnh lên và xuất dữ liệu tại cạnh xuống.
• TMS (Test Mode Select): Tín hiệu chọn chế độ, điều khiển quá trình chuyển đổi giữa 16 trạng thái của FSM.
• TDI (Test Data Input): Tín hiệu nạp dữ liệu/lệnh nối tiếp vào các thanh ghi dịch.
• TDO (Test Data Output): Tín hiệu xuất dữ liệu nối tiếp ra ngoài từ các thanh ghi dịch.
• TRST (Test Reset): Tín hiệu reset bất đồng bộ tích cực mức cao cho logic kiểm tra.

Thanh ghi lệnh (IR) được thiết kế với độ rộng 4-bit, cấu tạo từ 4 cell cơ sở (mỗi cell gồm 2 flip-flop và 3 multiplexer: flip-flop dịch và flip-flop lưu giữ). Trong trạng thái Capture-IR, 2 bit LSB của IR luôn được nạp cố định giá trị 01 (chuỗi 4-bit nạp là 0101) nhằm phục vụ phát hiện lỗi đường truyền vật lý.

Tên lệnh JTAG	Mã Opcode [3:0]	Chức năng kỹ thuật
EXTEST	4'b0000	Kết nối chuỗi Boundary-Scan giữa TDI và TDO để kiểm tra kết nối ngoại vi chip.
SAMPLE/PRELOAD	4'b0001	Lấy mẫu tín hiệu chân chip hoặc nạp trước dữ liệu vào thanh ghi BSR trước khi chạy EXTEST.
IDCODE	4'b0010	Kết nối thanh ghi Device ID (32-bit) giữa TDI và TDO để đọc thông tin nhận dạng chip.
DEBUG	4'b1000	Kết nối đường tín hiệu debug_tdi_i tới TDO để thực hiện các chức năng gỡ lỗi hệ thống.
MBIST	4'b1001	Kết nối đường tín hiệu mbist_tdi_i tới TDO phục vụ tự kiểm tra bộ nhớ nội (Memory BIST).
BYPASS	4'b1111	Kết nối thanh ghi Bypass (1-bit) giữa TDI và TDO nhằm rút ngắn đường truyền khi bỏ qua chip.

Cấu trúc lõi vi xử lý RISC-V RV32I và cơ chế nạp lệnh

Lõi RISC-V RV32I được xây dựng theo kiến trúc Harvard đơn giản với bộ nhớ lệnh (IMEM) và bộ nhớ dữ liệu (DMEM) tách biệt. Đường ống xử lý gồm 5 tầng:

1. Fetch: Tính toán giá trị Program Counter (PC) và tìm nạp mã lệnh từ bộ nhớ IMEM.
2. Decode: Giải mã trường opcode, funct3, funct7 và đọc các thanh ghi nguồn từ Register File (gồm 32 thanh ghi 32-bit).
3. Execute: Thực hiện tính toán số học/logic tại khối ALU, tính toán địa chỉ nhảy hoặc nhánh.
4. Memory: Đọc hoặc ghi dữ liệu với bộ nhớ DMEM đối với các lệnh Load/Store.
5. Write-Back: Ghi kết quả tính toán hoặc dữ liệu đọc từ bộ nhớ trở lại Register File.

Cơ chế nạp lệnh chương trình được hiện thực bằng cách định tuyến dữ liệu từ khối JTAG-TAP sang giao tiếp ghi của bộ nhớ IMEM. Khi cần nạp chương trình, bus master chuyển JTAG sang chế độ nạp, đưa địa chỉ và dữ liệu lệnh qua giao thức quét chuỗi nối tiếp; sau khi hoàn tất chuỗi dịch, tín hiệu điều khiển kích hoạt việc ghi song song dữ liệu vào từng ô nhớ IMEM tương ứng.

Triển khai kiểm thử phần cứng

Để xác thực trên phần cứng thực tế mà không cần thiết bị nạp chuyên dụng đắt tiền, nhóm tác giả triển khai giải pháp ghép nối bo mạch:

• Bộ điều khiển ngoài (Host Controller): Sử dụng vi điều khiển Arduino Nano, lập trình mã nguồn C/C++ để tạo dạng sóng điều khiển các chân TCK, TMS, TDI và đọc phản hồi từ TDO.
• Nền tảng thực thi: Nạp cấu hình phần cứng tổng hợp lên FPGA Altera Cyclone II (board DE2).
• Quy trình kiểm tra: Arduino Nano nạp chuỗi lệnh thử nghiệm vào IMEM thông qua cổng JTAG, sau đó kích hoạt vi xử lý RISC-V chạy chương trình, rồi tiến hành đọc ngược giá trị trong các thanh ghi nội của vi xử lý ra màn hình máy tính (Serial Console) để đối chiếu kết quả thực thi.

---

Nội dung chính theo từng chương

Chương 1. Giới thiệu tổng quan đề tài

Chương mở đầu phân tích bối cảnh phát triển của ngành công nghiệp vi mạch, nhấn mạnh yêu cầu kiểm tra và gỡ lỗi trên các hệ thống tích hợp quy mô lớn (SoC). Tác giả khảo sát các nghiên cứu liên quan trong nước (các bài viết phân tích JTAG của Nguyễn Quân) và quốc tế (nền tảng SoC Debug của Kuo-Kai Liu et al., 2015), đồng thời xác định khóa luận của tác giả Chướng Sec Váy là đối tượng tham chiếu kỹ thuật trực tiếp. Chương này xác định rõ mục tiêu nghiên cứu, phương pháp tiếp cận và bảng so sánh sơ bộ các chỉ tiêu kỹ thuật giữa đề tài và khóa luận tiền đề.

Chương 2. Tổng quan về giao thức giao tiếp JTAG

Chương 2 trình bày chi tiết về chuẩn IEEE 1149.1. Tác giả tổng hợp lịch sử hình thành từ năm 1985 của tổ chức Joint Test Action Group, các mốc chuẩn hóa IEEE Std 1149.1-1990, bản bổ sung 1149.1-1993 (thêm lệnh CLAMP, HIGH-Z), bản 1149.1b-1994 (bổ sung ngôn ngữ BSDL) và các cập nhật mở rộng với ngôn ngữ PDL (Procedural Description Language). Chương này phân tích bốn nhóm ứng dụng chính của JTAG trong công nghiệp vi mạch: nạp chương trình (Program), kiểm tra kết nối bo mạch (Connection test), kiểm tra logic chip sau chế tạo (Chip test) và gỡ lỗi phần mềm/firmware (Debug).

Chương 3. Thiết kế lõi điều khiển JTAG - TAP

Chương 3 là phần trọng tâm về thiết kế phần cứng kiểm tra, mô tả chi tiết kiến trúc TAP Controller và máy trạng thái FSM 16 trạng thái. Tác giả trình bày cấu tạo chi tiết của:

• Cổng TAP và các tín hiệu vào/ra.
• Thanh ghi lệnh IR 4-bit và nguyên lý nạp mẫu 4'b0101 tại trạng thái Capture-IR.
• Các thanh ghi dữ liệu: Boundary Scan Cell (BSC), Boundary Scan Register (BSR), Bypass Register (BR 1-bit) và Device ID Register (DIDR 32-bit).
• Quy trình điều khiển thanh ghi qua các trạng thái: Select, Capture, Shift, Exit1, Pause, Exit2, Update.
• Phân tích chi tiết quy trình nạp và kết quả mô phỏng dạng sóng (waveform) của 6 lệnh kiểm tra: EXTEST, SAMPLE/PRELOAD, IDCODE, DEBUG, MBIST, BYPASS.

Chương 4. Quy trình thiết kế lõi vi xử lý RV32I

Chương 4 tập trung vào thiết kế lõi xử lý RISC-V 32-bit:

• Giới thiệu tổ chức kiến trúc tập lệnh RISC-V RV32I với 47 lệnh nguyên bản và lịch sử phát triển từ Đại học California, Berkeley đến tổ chức RISC-V International.
• Thiết kế chi tiết cấu trúc pipeline 5 chặng (Fetch, Decode, Execute, Memory, Write-Back).
• Phân tích nguyên nhân và giải pháp phần cứng xử lý xung đột dữ liệu (Data Hazard) và xung đột điều khiển (Control Hazard) bằng kỹ thuật chèn chu kỳ dừng (stall processor).
• Kết quả mô phỏng dạng sóng xác thực chức năng cho từng chu kỳ riêng biệt và mô phỏng hoàn chỉnh toàn bộ đường ống xử lý của lõi RISC-V.

Chương 5. Thiết kế tổng hợp

Chương 5 trình bày giải pháp tích hợp phần cứng giữa khối điều khiển JTAG-TAP và lõi vi xử lý RISC-V RV32I. Nội dung tập trung vào:

• Sơ đồ ghép nối liên khối và nguyên lý chuyển giao dữ liệu từ chuỗi quét nối tiếp của TAP sang bus dữ liệu song song của bộ nhớ IMEM.
• Lưu đồ quy trình nạp một mã lệnh vào bộ nhớ IMEM thông qua JTAG.
• Kết quả mô phỏng tích hợp (waveform kiểm tra thiết kế tổng hợp), chứng minh việc nạp thành công các đoạn mã chương trình vào bộ nhớ lệnh và kích hoạt vi xử lý thực thi chính xác.

Chương 6. Kịch bản kiểm tra thiết kế

Chương 6 xây dựng phương pháp kiểm thử thực nghiệm trên phần cứng:

• Xây dựng mô hình kiểm thử testbench tự động kiểm tra giá trị thanh ghi nội.
• Thiết kế mạch ghép nối giữa vi điều khiển Arduino Nano và board mạch FPGA Altera DE2 Cyclone II.
• Hiện thực mã nguồn C trên Arduino Nano để phát chuỗi xung nhịp và vector kiểm tra giao tiếp JTAG.
• Ghi nhận và hiển thị dữ liệu double-check các giá trị thanh ghi trên màn hình Serial Console, xác nhận tính đúng đắn của phần cứng khi chạy thực tế.

Chương 7. Kết luận và kết quả đề tài

Chương cuối tổng kết toàn bộ các kết quả đạt được của khóa luận:

• Báo cáo chi tiết các thông số kỹ thuật phần cứng sau khi tổng hợp trên FPGA Altera Cyclone II: tần số xung nhịp tối đa, diện tích tài nguyên logic sử dụng, công suất tiêu thụ tĩnh/động theo các mức toggle rate mặc định và tối đa.
• Tổng hợp bảng so sánh đối chuẩn với đề tài tiền đề.
• Nêu rõ các hạn chế tồn tại của thiết kế và đề xuất các hướng phát triển tiếp theo.

---

Kết quả và đóng góp

Kết quả kỹ thuật thực nghiệm

Khóa luận đã hoàn thành việc thiết kế, mô phỏng và hiện thực hóa thành công trên phần cứng hệ thống lõi vi xử lý RISC-V RV32I tích hợp khối điều khiển JTAG-TAP với các chỉ số kỹ thuật cụ thể:

• Hiện thực đầy đủ máy trạng thái FSM 16 trạng thái của JTAG TAP Controller tương thích chuẩn IEEE 1149.1.
• Hiện thực thành công 6 lệnh JTAG: EXTEST (0000), SAMPLE/PRELOAD (0001), IDCODE (0010), DEBUG (1000), MBIST (1001), BYPASS (1111).
• Thiết kế thành công lõi xử lý RISC-V RV32I 5 tầng pipeline xử lý được 47 lệnh cơ bản và giải quyết triệt để các xung đột phần cứng bằng cơ chế stall.
• Tích hợp thành công chức năng nạp trực tiếp mã lệnh vào bộ nhớ IMEM thông qua JTAG mà không cần nạp lại toàn bộ cấu hình bitstream của FPGA.
• Xác thực thành công hệ thống trên kit phần cứng Altera DE2 Cyclone II thông qua bộ điều khiển giao tiếp ngoại vi Arduino Nano.

Bảng so sánh với nghiên cứu tiền đề

Đặc điểm nghiên cứu	Khóa luận trước (Chướng Sec Váy)	Thiết kế của đề tài này
Nền tảng FPGA	Xilinx Virtex 7	Altera DE2 Cyclone II
Kiến trúc vi xử lý hỗ trợ	MIPS-32bits	RISC-V RV32I (32-bit, 47 lệnh)
Tần số hoạt động	55,6 MHz	Đạt tần số cao hơn khóa luận trước
Tính năng tích hợp	Chỉ hỗ trợ chức năng gỡ lỗi (debug)	Hỗ trợ đồng thời cả nạp lệnh chương trình và gỡ lỗi
Phương thức kiểm thử	Mô phỏng / Giao tiếp chuyên dụng	Testbench RTL kết hợp Arduino Nano điều khiển ngoại vi

Đóng góp kỹ thuật của đề tài

1. Làm chủ thiết kế phần cứng JTAG: Cung cấp tài liệu thiết kế chi tiết từ mức cell (IR cell, BSC cell, Bypass cell) đến mức FSM hoàn chỉnh tương thích chuẩn công nghiệp IEEE 1149.1.
2. Mở rộng tính năng nạp lệnh cho RISC-V: Khắc phục hạn chế của các thiết kế JTAG truyền thống (vốn chỉ hỗ trợ debug hoặc quét biên) bằng việc bổ sung cơ chế giao tiếp trực tiếp với bộ nhớ lệnh IMEM, biến JTAG thành công cụ nạp chương trình linh hoạt cho vi xử lý nhúng.
3. Giải pháp kiểm thử kinh tế: Đề xuất và hiện thực hóa mô hình kiểm thử kết hợp giữa board FPGA và vi điều khiển Arduino Nano giá thành thấp, giúp việc xác thực phần cứng mức board trở nên đơn giản và dễ tiếp cận trong môi trường học thuật.

---

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của đề tài

• Tập lệnh vi xử lý: Lõi RISC-V mới chỉ hiện thực tập lệnh số nguyên cơ bản RV32I (47 lệnh), chưa hỗ trợ các tập lệnh mở rộng như nhân/chia số nguyên (RV32M), số thực (RV32F/D) hay tập lệnh nén (RV32C).
• Cấu trúc bộ nhớ: Chưa tích hợp hệ thống bộ nhớ đệm (Cache Instruction/Data Cache) và các khối điều khiển bộ định thời (Timer), quản lý truy cập bộ nhớ trực tiếp (DMA).
• Nền tảng phần cứng: Thiết kế được hiện thực trên dòng FPGA Altera Cyclone II (thế hệ cũ trên board DE2), gây giới hạn nhất định về việc tối ưu hóa tần số xung nhịp tối đa so với các họ FPGA hiện đại.
• Giao diện điều khiển: Việc nạp lệnh và kiểm thử còn phụ thuộc vào vi điều khiển Arduino Nano trung gian phát xung thủ công, chưa xây dựng phần mềm giao diện đồ họa (GUI) trên máy tính kết nối trực tiếp qua chuẩn USB-to-JTAG chuyên dụng.

Hướng nghiên cứu tiếp

• Mở rộng tập lệnh cho lõi vi xử lý lên chuẩn RV32IM hoặc RV32IMC nhằm nâng cao hiệu năng tính toán và độ nhỏ gọn của mã chương trình.
• Thiết kế bổ sung khối bộ nhớ Cache (L1 I-Cache, D-Cache) và bộ điều khiển quản lý bộ nhớ để tăng tốc độ truy xuất của vi xử lý.
• Nâng cấp triển khai thiết kế trên các dòng FPGA cao cấp hơn (như Xilinx Artix-7, Zynq hoặc Altera Cyclone IV/V, Stratix) để đánh giá hiệu năng ở tần số cao.
• Phát triển phần mềm Host Controller chạy trên máy tính (kết nối qua FTDI/USB) với giao diện người dùng trực quan, hỗ trợ tự động hóa hoàn toàn quy trình biên dịch mã nguồn C sang mã máy và nạp trực tiếp qua JTAG vào chip.

---

Giá trị tham khảo

Tài liệu khóa luận mang lại giá trị học thuật và ứng dụng thực tiễn cho nhiều đối tượng:

• Sinh viên và học viên ngành Kỹ thuật Máy tính, Thiết kế Vi mạch, Điện tử: Là tài liệu tham khảo chi tiết về quy trình thiết kế phần cứng số bằng ngôn ngữ mô tả phần cứng (HDL/Verilog), phương pháp xây dựng máy trạng thái FSM phức tạp và quy trình hiện thực vi xử lý pipeline.
• Kỹ sư phát triển hệ thống nhúng và SoC: Cung cấp hướng dẫn cụ thể về việc hiện thực chuẩn giao tiếp JTAG IEEE 1149.1, phương pháp thiết kế khối quét biên (Boundary Scan) và cơ chế nạp chương trình nội tuyến vào vi xử lý.
• Các phần nội dung đáng tham khảo nhất:
  • Sơ đồ nguyên lý và thiết kế mạch cell 1-bit của thanh ghi lệnh IR và thanh ghi quét biên BSC (Chương 3).
  • Phương pháp phân tích và xử lý xung đột đường ống (Data Hazard, Control Hazard) bằng cơ chế stall trong thiết kế RISC-V RV32I (Chương 4).
  • Kiến trúc ghép nối liên khối giữa JTAG-TAP và bộ nhớ IMEM của vi xử lý (Chương 5).
  • Kịch bản thiết kế testbench và giải pháp ghép nối Arduino Nano với FPGA để kiểm thử tín hiệu I/O (Chương 6).

---

Câu hỏi thường gặp

1. Khối điều khiển JTAG-TAP trong đề tài hỗ trợ những lệnh kiểm tra nào và mã opcode tương ứng là gì?

Khối TAP Controller trong thiết kế hỗ trợ 6 lệnh kiểm tra với thanh ghi lệnh IR độ rộng 4-bit, bao gồm:

• Lệnh EXTEST có mã opcode 4'b0000
• Lệnh SAMPLE/PRELOAD có mã opcode 4'b0001
• Lệnh IDCODE có mã opcode 4'b0010
• Lệnh DEBUG có mã opcode 4'b1000
• Lệnh MBIST có mã opcode 4'b1001
• Lệnh BYPASS có mã opcode 4'b1111

2. Tại sao giá trị nạp vào thanh ghi dịch IR ở trạng thái Capture-IR luôn có 2 bit cuối là 01?

Theo quy định của chuẩn IEEE 1149.1 và thiết kế của khóa luận, việc bắt buộc nạp 2 bit LSB mang giá trị 01 (trong đề tài chuỗi 4-bit nạp song song là 4'b0101) vào thanh ghi dịch IR trong trạng thái Capture-IR nhằm mục đích kiểm tra và phát hiện sớm các lỗi vật lý (như đứt mạch, ngắn mạch lên nguồn hoặc xuống đất) trên đường truyền dữ liệu nối tiếp TDI-TDO của bo mạch trước khi tiến hành dịch mã lệnh.

3. Thiết kế xử lý các xung đột dữ liệu (Data Hazard) và xung đột điều khiển (Control Hazard) trong lõi RISC-V RV32I như thế nào?

Để giải quyết các xung đột phát sinh trong đường ống 5 tầng (như xung đột khi lệnh sau cần dữ liệu của lệnh LW đi ngay trước nó hoặc xung đột do lệnh nhảy/rẽ nhánh), thiết kế sử dụng giải pháp dừng vi xử lý (stall processor/pipeline stall). Bộ điều khiển sẽ tạm dừng các tầng tìm nạp và giải mã lệnh trong các chu kỳ cần thiết để dữ liệu được cập nhật chính xác trước khi tiếp tục thực thi.

4. Vai trò của vi điều khiển Arduino Nano trong kịch bản kiểm tra thiết kế là gì?

Arduino Nano được sử dụng như một thiết bị Host Controller kinh tế để điều khiển các chân vào/ra (I/O) kết nối với kit FPGA Altera DE2 Cyclone II. Nhóm tác giả nạp chương trình C lên Arduino Nano để phát chuỗi xung nhịp TCK, tạo tín hiệu chọn chế độ TMS, đưa dữ liệu nối tiếp TDI vào chip và nhận dữ liệu TDO trả về, sau đó hiển thị kết quả kiểm tra lên màn hình máy tính (Console) để xác thực hoạt động của vi xử lý và các thanh ghi.

5. Điểm cải tiến nổi bật nhất của đề tài này so với khóa luận của tác giả Chướng Sec Váy là gì?

Trong khi đề tài của tác giả Chướng Sec Váy thực hiện trên nền tảng vi xử lý MIPS-32bits và chỉ hỗ trợ tính năng gỡ lỗi (debug) thông qua JTAG, đề tài này đã phát triển trên kiến trúc vi xử lý mã nguồn mở RISC-V RV32I (47 lệnh) và bổ sung tính năng nạp trực tiếp mã lệnh chương trình vào bộ nhớ IMEM thông qua JTAG-TAP, đồng thời đạt tần số làm việc cao hơn trên board FPGA Altera DE2 Cyclone II.

---

Kết luận

Khóa luận tốt nghiệp của sinh viên Hồ Khả Trình và Nguyễn Nhựt Trường đã hoàn thành việc thiết kế, tích hợp và kiểm thử hệ thống lõi vi xử lý RISC-V RV32I cùng khối điều khiển JTAG-TAP theo chuẩn IEEE 1149.1 trên nền tảng FPGA Altera DE2 Cyclone II. Nghiên cứu giải quyết thành công bài toán nạp mã lệnh chương trình trực tiếp vào bộ nhớ IMEM qua giao diện quét nối tiếp, đồng thời xử lý trọn vẹn các xung đột đường ống 5 chặng của vi xử lý 32-bit. Toàn bộ thiết kế đã được thẩm định tính chính xác qua mô phỏng dạng sóng RTL và kiểm nghiệm thực tế trên phần cứng với sự hỗ trợ của mạch điều khiển Arduino Nano, đóng góp tài liệu kỹ thuật có giá trị tham khảo cao cho lĩnh vực thiết kế vi mạch và hệ thống nhúng.

Trích đoạn nội dung tài liệu

Đặt vấn đề Ngày nay, các thiết kế vi mạch có số lượng chân lớn ngày càng phô biến và mật độ tích hợp các linh kiện trên một bo mạch ngày cảng tăng cao. Di kèm với đó là vấn đề kiểm tra, kiểm thử thiết kế trở nên phức tạp, cần được cải thiển với độ chính xác cao và tốn it thời gian hơn. Do đó, các phương pháp kiểm tra thiết kế dan được hoàn thiện và tạo thành một hệ thống sỡ lỗi hoàn chỉnh. Hệ thống này cho phép người dùng kiểm tra, gỡ lỗi trực tiếp trên thiết kế.

Hệ thống gỡ lỗi có thiết kế phức tạp và được chia làm hai hệ thống chính: phần mềm và phần cứng. Phần mềm được thiết kế nhằm tạo nên một môi trường cho phép người dùng dé dàng kiểm tra gỡ lỗi. Đối với phần cứng thì được thiết kế như một hệ thống SoC bao gồm cả thiết kế cần kiểm tra. Hai hệ thống này được thiết kế tách biệt hoàn toàn với nhau, dé hai hệ thống này có thé giao tiếp với nhau người ta thường sử dụng một chuẩn giao thức được gọi là JTAG.

Nhiều hệ thống gỡ lỗi ngày nay chủ yếu sử dụng chuẩn giao thức JTAG này, nhờ có nó nên nhiều phương pháp kiểm tra hiện này có độ chính xác cao và giúp tiết kiệm thời gian và chi phí khi kiểm tra. Các nghiên cứu liên quan Ngày nay, giao thức JTAG được sử dụng rất phô biến, ứng dụng của nó hầu hết nằm trong các hệ thống SoC, hệ thống gỡ lỗi. Các nghiên cứu ứng dụng JTAG hầu hết đều có thiết kế theo chuẩn IEEE 1149. Hiện nay, trong nước ta chưa có bai viết nghiên cứu ứng dụng JTAG cụ thể, tuy nhiên có một số bài viết giới thiệu về JTAG.

Bài viết của tác giả Nguyễn Quân vào năm 2019 trên trang blog cá nhân, giới thiệu về JTAG, ứng dụng và các kiến thức liên quan khác. Ngoài ra, bài viết còn trình bày ứng dụng lập trình bộ nhớ trên 3 chip tích hợp với giao thức JTAG, ứng dụng nay gan tương tự với một hệ thống gỡ lỗi phan cứng. Với các nghiên cứu ở nước ngoài hầu hết đều có ứng dụng cụ thể. Như bài nghiên cứu có tên “A High-Performance SoC Debug Platform” của nhóm tác giả Kuo-Kai Liu, Wen-Hsuan Hsu & Kuen-Jong Lee được công bố vào năm 2015, nghiên cứu trình bay một hệ thống gỡ lỗi hoàn chỉnh được nhóm tác giả hoàn thiện.

Hệ thống này là một ứng dụng phô biến của JTAG hiện nay. Bên cạnh đó, trong thư viện các đề tài khóa luận đã tốt nghiệp của Khoa Kỹ thuật Máy tính — Trường Dai học Công nghệ Thông tin cũng có một nghiên cứu về JTAG-TAP hỗ trợ cho vi xử lý MIPS-32bits của tác giả Chướng Sec Váy. Ở nghiên cứu này, nhóm sẽ dựa trên thiết kế của anh Chướng Sec Váy để đánh giá so sánh về mức độ cải tiên của đê tài. Mục tiêu đề tài Tìm hiểu, nghiên cứu chức năng hoạt động, đồng thời kiêm tra chức năng thiết kế JTAG-TAP.

Thiết kế lõi vi xử ly RISC-V RV32I, sau đó kiểm tra chức năng hoạt động của thiết kế. Tích hợp khối điều khiên JTAG-TAP với lõi vi xử lý RISC-V RV32I, thiết kế các lệnh phù hợp trên lõi điều khiên JTAG-TAP nhằm hỗ trợ cho việc nạp lệnh chương trình và gỡ lỗi của lõi vi xử lý RISC-V. Xây dựng test-bench, test case dé kiểm tra hoạt động toàn bộ thiết kế. Khi đã chắc chăn thiết kế hoạt động đúng, tiễn hành viết code cho module Arduino Nano nhằm điều khiển I/O port của FPGA.

Hiện thực và tối ưu kết quả trên board mach FPGA. Ở đây nhóm sử dụng board mạch DE2 Cyclone II của tập đoàn Altera. So sánh thiết kế với khóa luận trước Đặc điểm nghiên cứu | Khóa luận trước Thiết kế này FPGA Virtex 7 DE2 Cyclone II Tần số 55,6 MHz Cao hơn khóa luận trước Chức năng Chỉ hỗ trợ debug | Hỗ trợ nạp lệnh và debug Chương 2. TONG QUAN VE GIAO THUC GIAO TIẾP JTAG 2.

Giới thiệu tổng quan về JTAG Giao thức JTAG là cách gọi ngắn gọn theo tên của nhóm tạo ra chuẩn giao tiếp này. Tên chính thức của chuẩn giao tiếp này là “IEEE Standard Test Access Port and Boundary Scan Architecture”. Trong đó, hai nội dung chính được đề cập: e Nội dung về TAP quy định giao tiếp và hoạt động của TAP trên chip. e Boundary Scan quy định một phương pháp và cách thức kiểm tra các kết nối bên trong chip và các chân trên bo mach in.

JTAG là một giao thức được sử dụng trong việc kiểm tra, nạp chương trình và gỡ lỗi các vi mạch số. Nó cung cấp khả năng truy cập và điều khiển các thành phần nội bộ của một hệ thống số, bao gồm vi xử lý, bộ nhớ và các thiết bị ngoại vi. Giao thức JTAG sử dụng các tín hiệu đồng bộ để truyền dữ liệu và kiểm soát trạng thái của các thành phần. TAG-TAP cho phép truy cập và điều khién các thành phan nội bộ của một hệ thống số thông qua các tín hiệu và trạng thái đã đề cập.

Nó được sử dụng rộng rãi trong việc nạp chương trình vào vi điều khién và FPGA kiểm tra lỗi và gỡ lỗi vi mạch số, thậm chí trong việc phân tích và đọc lại các thiết kế vi mạch. JTAG-TAP cung cấp khả năng truy cập đầy đủ vào các thành phần nội bộ của một vi mạch sé, bao gồm thanh ghi dữ liệu (data registers), thanh ghi chỉ thi (instruction registers), các mạch kiểm tra logic (logic test circuits) và các thành phần khác. Nó cho phép lập trình, đọc và ghi dữ liệu vào các thanh ghi, kiểm tra và điều khiển các tín hiệu nội bộ, thậm chí thay đổi cấu hình của vi mạch. Tính linh hoạt và khả năng truy cập mạnh mẽ của JTAG-TAP đã làm cho nó trở thành một công cụ quan trọng trong việc xây dựng, kiểm tra và gỡ lỗi các hệ thống số phức tạp.

Nó được sử dụng trong nhiều lĩnh vực như thiết kế vi mạch, sản xuất, nghiên cứu và phát triên phân mêm nhúng. Lịch sử phát triển Vào những năm 80 của thé ki 20, mach in nhiều lớp, mạch tích hợp với số lượng chân lớn có dạng đóng gói ở dạng mạng lưới như ball grid array hoặc pin grid array và các bo mạch in có tích hợp số lượng lớn linh kiện ngày càng phổ biến. Do đó, khiến việc kiểm tra kết nối của chip trên bo mạch phức tạp, tốn nhiều thời gian và khó sử dụng phương pháp đầu dò (probe) thông thường. Bên cạnh đó, tại thời điểm này, việc kiểm tra một bo mạch chủ yếu dựa vào hai phương pháp Bed-of-nails và kiểm tra chức năng (function test).

Bed-of-nails, tạm dịch là “nền đinh”. Phương pháp này kiểm tra bo mạch bang cách đặt bo mach cần kiểm tra lên trên nền đỉnh hay còn gọi là đầu do, tiếp xúc trực tiếp với các điểm kiểm tra trên bo mạch đề thực hiện việc kiểm tra. Kiểm tra chức năng là việc kiểm tra khả năng hoạt động của một linh kiện bằng cách đưa các mẫu (giá trị) kiểm tra đến linh kiện cần kiểm tra và giám sát các đáp ứng từ linh kiện này. Việc chỉ sử dụng hai phương pháp trên làm thời gian kiểm tra lâu, chi phí cao.

Năm 1985, tô chức Joint Test Action Group được thành lập và bat đầu phát triển một tiêu chuẩn giải quyết các van đề trên. Giữa năm 1986 và 1988, tiêu ban kỹ thuật JTAG (JTAG Technical Subcommittee) đã phát triển và công bố một nhóm các đề xuất về dạng chuẩn của boundary-scan. Trong năm 1988, JTAG được quyết định sẽ trở thành nền tảng của một tiêu chuẩn trong họ Bus kiểm tra (Testability Bus) va dự án P1149.1 được khởi động. Vào thang 2 năm 1990, chuẩn giao tiếp này được phê duyệt lần đầu tiên và được tiếp tục chỉnh sửa, nâng cấp và hoàn thiện.

Tháng 6 năm 1993, phiên bản IEEE Std 1149.1-1193 được chấp nhận với những bổ sung thêm: e Hai lệnh tùy chon là CLAMP và HIGH-Z. e Cơ chế cho phép chuyển đổi chế độ hoạt động của một thành phan (component) tương thích chuẩn này sang một cơ chế DFT khác. Tháng 9 năm 1994, phiên bản IEEE Std 1149.1b-1994 được chấp nhận. Bản này bổ sung thêm phụ lục về ngôn ngữ mô tả Boundary-scan (Boundary-Scan Description Language).

Phiên bản mới nhất được sử dụng cho tới ngày nay là IEEE 1149. Phiên bản này có nhiêu bô sung hơn so với các phiên bản trước đó: Các lệnh mới của JTAG: CLAMP_HOLD, TMP_STATUS, CLAMP_RELEASE, ECIDCODE, INIT_ SETUP, INIT_SETUP_CLAMP, INIT_RUN, IC_RESET. Phu luc C về ngôn ngữ mô ta thủ tục PDL (Procedural Description Language), một ngôn ngữ mới ghi lai các yêu cầu về thủ tục và dit liệu cho các lệnh mới. Phụ lục D trình bày thêm các ví dụ cho BSDL và PDL khi sử dụng cùng nhau.

Phụ lục E đưa ra một số ví dụ pseudo-code về việc thực thi của lệnh iApply trong PDL, một lệnh phức tạp nhất trong các lệnh mới của PDL. Một số chỉnh sửa bổ sung khác. Ứng dụng So với các phương pháp kiểm tra trước đó, phương pháp sử dụng giao thức giao tiếp JTAG có nhiều ưu điểm hơn như: Số lượng chân giao tiếp ít. Hoạt động của giao thức đơn giản làm cho thiết kế phần cứng cũng như lập trình phần mềm đơn giản hơn.

Tính linh động, cho phép tích hợp nhiều chức năng riêng. Với những ưu điểm trên, JTAG được sử dụng rộng rãi với nhiều mục đích như: Program - Nạp chương trình cho chip. Chip test - Kiểm tra kết nói và hoạt động bên trong chip sau khi chế tạo thông qua việc điều khiển các thành phan DFT của chip. Debug - hoạt động của chip trong quá trình phát triển phần mềm, firmware và software.

Connection test - Kiểm tra kết nói khi chip tích hợp trên bo mạch in. THIẾT KE LOI DIEU KHIỂN JTAG - TAP 3. Tống quan thiết kế JTAG 3. Mô tả thiết kế Thiết kế của chuẩn giao tiếp JTAG dựa theo chuan IEEE 1149.1 có sơ đồ kiến trúc được mô tả như Hình 3.

Device TD Register š (DR) š User Data Register - xn 1 (DR) > 1 ser Data Register- n (DR) Instruction Decoder TDI TAP Controller TCK TMS Hình 3. So đồ thiết kế chuẩn giao tiếp JTAG Kiến trúc của chuẩn giao tiếp JTAG bao gồm các thành phan chính sau đây: © Các chân giao tiếp JTAG được gọi là TAP bao gồm các chân: TCK, TMS, TRST, TDI, TDO. e TAP Controller- bộ điều khiển chính của thiết kế. Các tín hiệu điều khiển từ bus master sẽ được bộ điều khiển này nhận và tạo ra các tín hiệu điều khiến cho các thanh ghi và các thành phần khác.

e Thanh ghi lệnh — IR, thành phan lưu trữ lệnh điều khiển của JTAG.