Tổng quan nghiên cứu

Thị trường viễn thông toàn cầu ghi nhận sự bùng nổ mạnh mẽ về lưu lượng truyền dẫn không dây, tăng trưởng từ khoảng 3 tỷ người dùng vào năm 2008 lên hơn 4 tỷ người dùng vào năm 2009. Sự phát triển vượt bậc này đặt ra yêu cầu cấp thiết về việc thu nhỏ kích thước thiết bị cầm tay và tích hợp toàn bộ các khối chức năng vô tuyến lên một vi mạch duy nhất (RF-IC). Trong hệ thống thu phát siêu cao tần, bộ lọc đóng vai trò then chốt tại các tầng tiền khuếch đại và chuyển đổi tần số nhằm loại bỏ tạp nhiễu ngoài dải, triệt tiêu tần số ảnh và chọn kênh chính xác.

Tuy nhiên, các bộ lọc sóng âm bề mặt (SAW) truyền thống dù có hệ số phẩm chất cao nhưng không thể chế tạo đồng khối trên đế bán dẫn silicon, gây tăng giá thành và làm thiết bị cồng kềnh. Trong khi đó, các cuộn cảm xoắn ốc thụ động trên công nghệ CMOS thông thường chỉ đạt hệ số phẩm chất Q dưới 10 và chiếm diện tích vi mạch rất lớn.

Mục tiêu cốt lõi của đề tài là nghiên cứu thiết kế và mô phỏng hoàn chỉnh bộ lọc thông dải tích cực siêu cao tần hoạt động trong băng S (từ 2 GHz đến 4 GHz) trên tiến trình công nghệ bán dẫn TSMC 0.18 µm thông qua bộ công cụ Cadence. Đề tài tập trung giải quyết bài toán tích hợp nguyên khối, loại bỏ linh kiện rời rạc và cho phép điều chỉnh linh hoạt tần số trung tâm. Nghiên cứu mang ý nghĩa thực tiễn to lớn trong việc tối ưu hóa hiệu năng thu phát cho các chuẩn không dây hiện đại như WLAN (IEEE 802.11 b/g tại 2.4 GHz) và Bluetooth (2.4 GHz đến 2.4835 GHz), giúp giảm trên 70% diện tích đế bán dẫn và tiết kiệm đáng kể chi phí sản xuất vi mạch.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên nền tảng lý thuyết mạng hồi chuyển điện dung (Gyrator-C Network) và kỹ thuật mô hình hóa vi mạch tương tự siêu cao tần. Một mạng Gyrator-C lý tưởng bao gồm hai bộ truyền dẫn (transconductor) có độ truyền dẫn Gm1 và Gm2 mắc quay lưng với nhau, biến đổi một tụ điện tải thành một cuộn cảm tích cực tương đương với giá trị cảm kháng tỷ lệ nghịch với tích hai độ truyền dẫn.

Trong môi trường thực tế của công nghệ CMOS, cuộn cảm tích cực tồn tại các thành phần tổn hao ký sinh và được mô hình hóa toán học dưới dạng mạch RLC song song gồm điện cảm tương đương L, điện dung ký sinh Cp, điện trở tổn hao song song Rp và điện trở tổn hao nối tiếp Rs. Để khắc phục triệt để tổn hao điện trở và mở rộng dải tần số hoạt động, nghiên cứu ứng dụng lý thuyết mạch điện kháng âm (Negative Impedance Circuit - NIC) nhằm tạo ra điện trở âm bù tổn hao, qua đó nâng cao vượt bậc hệ số phẩm chất Q từ mức dưới 20 lên hàng trăm.

Các khái niệm chuyên ngành then chốt được phân tích chuyên sâu bao gồm: tần số tự cộng hưởng (SRF), hệ số tạp âm (Noise Figure - NF), điểm nén 1dB (P1dB) để xác định giới hạn tuyến tính của bộ thu, và điểm cắt giao thoa bậc ba (IIP3) nhằm định lượng mức độ méo nội điều chế khi có hai tín hiệu tần số lân cận đi qua khối phi tuyến.

Phương pháp nghiên cứu

Nghiên cứu sử dụng tập dữ liệu mô hình linh kiện bán dẫn BSIM3v3 chuẩn công nghiệp thuộc tiến trình TSMC 0.18 µm và UMC 0.18 µm do xưởng đúc cung cấp.

Cỡ mẫu khảo sát bao gồm hơn 50 kịch bản phân cực dòng điện và điện áp khác nhau, với dòng phân cực I0 được quét liên tục từ 40 µA đến 80 µA và dải quét tần số rộng từ 1 GHz đến 5 GHz với bước phân giải lấy mẫu 10 MHz. Phương pháp chọn mẫu tập trung vào các cấu trúc vi sai (differential) cascode nhằm triệt tiêu tối đa nhiễu đồng pha và các thành phần sóng hài bậc chẵn phát sinh từ kênh dẫn transistor.

Lý do lựa chọn môi trường Cadence Virtuoso cùng bộ giải mô phỏng Spectre RF là nhờ khả năng xử lý xuất sắc các giải thuật phi tuyến trong miền thời gian liên tục và phân tích tạp âm định kỳ (Periodic Steady State - PSS, Periodic S-Parameter - PSP) tại dải tần gigahertz, nơi mà các công cụ xử lý số DSP bị giới hạn dưới 500 MHz do công suất tiêu thụ quá mức.

Quy trình nghiên cứu được triển khai chặt chẽ qua 3 giai đoạn: tính toán giải tích tham số tín hiệu nhỏ của transistor NMOS/PMOS, thiết lập sơ đồ nguyên lý mạch lọc bậc 2 và bậc 6 trên Cadence, và tiến hành mô phỏng đối soát đáp ứng biên độ - pha, tạp âm và độ tuyến tính.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng trên phần mềm Cadence đã chứng minh tính khả thi vượt trội của cấu hình mạch lọc thông dải tích cực dùng cuộn cảm tích cực cascode.

Thứ nhất, khả năng điều chỉnh tần số trung tâm thể hiện dải quét ấn tượng khi thay đổi dòng phân cực I0 từ 40 µA lên 80 µA, giúp tần số cộng hưởng dịch chuyển tuyến tính từ 2.0 GHz lên 2.7 GHz, mở rộng phạm vi đáp ứng lên đến hơn 35% dải tần băng S.

Thứ hai, cơ chế tinh chỉnh tần số bằng biến dung MOS điều khiển qua điện áp cực đế VF mang lại độ mịn điều chỉnh cao, đảm bảo thiết bị khóa chính xác vào kênh sóng mong muốn từ 2.4 GHz đến 2.7 GHz mà không làm suy giảm hệ số khuếch đại.

Thứ ba, đặc tính lọc chọn lọc kênh đạt hiệu suất cao với tổn hao chèn tại tần số cộng hưởng 2.7 GHz chỉ ở mức xấp xỉ 0.2 dB, trong khi các tín hiệu ngoài dải tại 2.0 GHz và 4.0 GHz bị suy giảm và triệt tiêu hoàn toàn với độ dốc suy hao vượt mức 35 dB.

Thứ tư, hệ số tạp âm NF của mạch lọc giảm mạnh từ mức 18.5 dB tại tần số 3 GHz xuống còn 10 dB tại 4.2 GHz. Khi kết hợp mạch khử tạp âm chuyên dụng, hệ số NF tổng thể được hạ thấp từ 17 dB xuống chỉ còn khoảng 7 dB, trong khi công suất tiêu thụ toàn mạch duy trì ở mức tối ưu 28 mW trên đường nguồn điện áp thấp.

Thảo luận kết quả

Nguyên nhân chính giúp mạch lọc đạt được hệ số chất lượng Q cao và dải thông dốc đứng là nhờ sự kết hợp giữa cấu trúc tầng cascode Thanachayanont-Payne và mạch điện trở âm chủ động. Tầng cascode giúp tăng trở kháng đầu ra lên gấp nhiều lần tích gm3 nhân ro3, làm giảm mạnh điện trở ký sinh nối tiếp Rs, từ đó loại bỏ hiện tượng méo đáp ứng tần số.

Kết quả nghiên cứu được trực quan hóa rõ nét thông qua biểu đồ Bode biên độ - tần số của tham số truyền dẫn S21, đồ thị đáp ứng pha của trở kháng vào Zin, và các bảng đối sánh tham số R, L, C tương đương theo từng mức phân cực dòng điện.

So với cuộn cảm xoắn ốc thụ động truyền thống vốn có hệ số Q chỉ dao động từ 5 đến 25 và chiếm diện tích layout lên tới vài trăm micromet vuông, bộ lọc tích cực đề xuất không chỉ tiết kiệm hơn 70% diện tích đế mà còn cho phép tái cấu trúc đa băng tần (multi-standard). So với các công bố của nhóm nghiên cứu Liang trên tiến trình 0.18 µm, thiết kế này đạt được độ tuyến tính IIP3 ở mức -2.5 dBm, chứng minh sự cân bằng tuyệt vời giữa độ chọn lọc tần số, mức tiêu thụ năng lượng 28 mW và độ bền chống bão hòa tín hiệu.

Đề xuất và khuyến nghị

Nhằm hoàn thiện và đưa kết quả nghiên cứu vào ứng dụng thương mại thực tế, các giải pháp kỹ thuật cụ thể được đề xuất như sau:

  • Tối ưu hóa cấu trúc triệt tiêu tạp âm nhiệt: Nhóm kỹ sư thiết kế vi mạch RF cần tích hợp thêm các tầng tiền khuếch đại tạp âm thấp (LNA) phối hợp trở kháng 50 Ohm sử dụng kỹ thuật hồi tiếp dòng, hướng tới mục tiêu hạ hệ số tạp âm NF xuống dưới 5 dB trong vòng 6 tháng tới.
  • Mở rộng độ tuyến tính và dải động: Các phòng thí nghiệm nghiên cứu bán dẫn cần triển khai cấu trúc vi sai cân bằng hoàn toàn kết hợp kỹ thuật triệt méo phi tuyến bậc ba nhằm nâng cao điểm cắt IIP3 từ mức -2.5 dBm lên trên 5 dBm trong giai đoạn 12 tháng tiếp theo.
  • Chuyển đổi quy trình chế tạo sang công nghệ nano: Các doanh nghiệp sản xuất chip cần tài trợ và phối hợp chuyển giao thiết kế từ tiến trình TSMC 0.18 µm sang các công nghệ tiên tiến như 65 nm CMOS hoặc 28 nm FD-SOI, nhằm giảm diện tích die xuống dưới 0.1 mm² và cắt giảm công suất tiêu thụ xuống dưới 15 mW trước năm 2027.
  • Tích hợp khối tự động vi chỉnh tần số số hóa: Nhóm phát triển hệ thống nhúng cần thiết kế tích hợp vòng khóa pha (PLL) cùng bộ chuyển đổi số - tương tự (DAC 8-bit) trên cùng chip để tự động bù trôi nhiệt độ và biến thiên quy trình sản xuất (PVT), duy trì sai số tần số trung tâm dưới 0.5% trong vòng 9 tháng.

Đối tượng nên tham khảo luận văn

Công trình nghiên cứu cung cấp khối lượng kiến thức chuyên sâu và giải pháp kỹ thuật giá trị cho nhiều nhóm chuyên môn:

  • Kỹ sư thiết kế vi mạch cao tần (RFIC Designers): Tham khảo chi tiết sơ đồ nguyên lý mạch lọc Gyrator-C, cấu trúc cascode nâng cao hệ số Q và phương pháp phối hợp trở kháng đầu ra source-follower để ứng dụng trực tiếp vào các chip thu phát đa băng tần.
  • Học viên cao học và nghiên cứu sinh ngành Điện tử - Viễn thông: Khai thác cơ sở toán học về mô hình tín hiệu nhỏ của MOSFET kênh ngắn, phương pháp phân tích mật độ phổ công suất tạp âm nhiệt và quy trình thiết lập mô phỏng tham số S trên công cụ Cadence Virtuoso.
  • Giảng viên và chuyên gia đào tạo ngành Bán dẫn: Sử dụng toàn bộ cấu trúc luận văn, bảng thông số đối sánh và hệ thống hình vẽ phân tích miền làm việc transistor làm học liệu giảng dạy chuyên sâu cho học phần Thiết kế vi mạch tương tự - siêu cao tần.
  • Doanh nghiệp phát triển thiết bị viễn thông và phần cứng IoT: Nắm bắt giải pháp thay thế bộ lọc SAW cồng kềnh bằng vi mạch tích hợp hoàn toàn, giúp tinh gọn dây chuyền đóng gói linh kiện, giảm 30% đến 50% chi phí sản xuất và tối ưu hóa kích thước sản phẩm thương mại.

Câu hỏi thường gặp

  • Tại sao cuộn cảm tích cực lại vượt trội hơn cuộn cảm xoắn ốc thụ động trong vi mạch CMOS?
    Cuộn cảm xoắn ốc thụ động chế tạo trên đế silicon có hệ số chất lượng Q rất thấp (thường dưới 10) do điện trở đế ký sinh lớn và chiếm diện tích die chip khổng lồ. Cuộn cảm tích cực sử dụng cấu trúc transistor ghép Gyrator-C giúp tiết kiệm hơn 70% diện tích vi mạch, đồng thời cho phép điều chỉnh linh hoạt giá trị điện cảm và hệ số Q thông qua dòng phân cực.

  • Cơ chế điều chỉnh tần số trung tâm của bộ lọc băng S hoạt động như thế nào?
    Bộ lọc tích hợp cơ chế điều chỉnh hai cấp: chỉnh thô bằng cách thay đổi nguồn dòng cấp I0 từ 40 µA đến 80 µA để biến thiên độ dẫn truyền gm của transistor, và chỉnh tinh bằng cách thay đổi điện áp phân cực cực đế VF trên biến dung MOS, giúp quét mượt mà tần số trung tâm trong dải từ 2.0 GHz đến 2.7 GHz.

  • Thách thức lớn nhất của mạch lọc tích cực siêu cao tần là gì và giải pháp khắc phục ra sao?
    Thách thức chính là hệ số tạp âm (NF) và độ phi tuyến tương đối cao do ảnh hưởng của dòng dò và nhiễu nhiệt transistor kênh ngắn. Tác giả đã giải quyết bằng cách áp dụng cấu trúc vi sai cascode kết hợp mạch điện kháng âm (NIC), giúp triệt tiêu tạp âm đồng pha và giảm NF từ khoảng 17 dB xuống 7 dB.

  • Phần mềm Cadence hỗ trợ những phân tích quan trọng nào trong đề tài?
    Cadence Virtuoso và bộ giải Spectre RF cung cấp môi trường mô phỏng toàn diện từ điểm làm việc tĩnh DC, phân tích đáp ứng tín hiệu nhỏ AC, mô phỏng tham số tán xạ S-parameter, phân tích điểm nén 1dB (P1dB), đến kiểm tra miền thời gian transient nhằm xác thực khả năng triệt tín hiệu tại 2 GHz và 4 GHz.

  • Bộ lọc thông dải trong luận văn có thể tích hợp cho những ứng dụng viễn thông nào?
    Với dải thông hoạt động trong băng S từ 2 GHz đến 4 GHz, thiết kế tương thích hoàn hảo với các chuẩn giao tiếp không dây phổ biến như mạng cục bộ WLAN (IEEE 802.11 b/g tại 2.4 GHz), thiết bị Bluetooth (2.4 GHz đến 2.4835 GHz), hệ thống phát thanh vệ tinh DARS (2.3 GHz) và WiMAX (3.5 GHz).

Kết luận

  • Đề tài đã hoàn thành xuất sắc việc thiết kế và mô phỏng bộ lọc thông dải tích cực siêu cao tần băng S (2 GHz đến 4 GHz) trên tiến trình CMOS 0.18 µm.
  • Cấu trúc Gyrator-C cascode kết hợp mạch điện trở âm NIC đã giải quyết triệt để bài toán nâng cao hệ số phẩm chất Q và thu nhỏ diện tích vi mạch so với cuộn cảm xoắn ốc thụ động.
  • Hệ thống điều khiển tần số kép cho phép chỉnh thô qua dòng I0 (40 µA đến 80 µA) và chỉnh tinh qua điện áp biến dung VF, đáp ứng hoàn hảo yêu cầu đa tiêu chuẩn vô tuyến.
  • Mô phỏng trên phần mềm Cadence xác thực các chỉ tiêu kỹ thuật ấn tượng với tổn hao chèn chỉ 0.2 dB tại 2.7 GHz, công suất tiêu thụ 28 mW và độ triệt dải ngoài đạt trên 35 dB.
  • Công trình mở ra giải pháp khả thi để tích hợp toàn phần bộ lọc vô tuyến lên chip SoC đơn nhất, thay thế hoàn toàn các linh kiện SAW rời rạc đắt đỏ.

Kế hoạch phát triển tiếp theo bao gồm việc tiến hành layout chi tiết và gửi chế tạo thử nghiệm vi mạch mẫu (tape-out) trong vòng 12 tháng tới. Quý độc giả, kỹ sư và nhà nghiên cứu quan tâm vui lòng liên hệ trực tiếp hoặc tra cứu toàn văn luận văn thạc sĩ kỹ thuật điện tử để tiếp cận trọn bộ sơ đồ nguyên lý và mã mô phỏng Cadence chuyên sâu.