Thiết Kế Kiến Trúc MBIST Linh Hoạt Cho SRAM

Luận văn thạc sĩ kỹ thuật phân tích kỹ thuật cơ điện tử thiết kế kiến trúc vi mạch mbist có tính linh hoạt cao cho sram, đánh giá thực trạng, chỉ ra hạn chế, đề xuất giải pháp khả

• Tác giả: Bùi Quang Tín
• Người hướng dẫn: PGS. TS Hoàng Trang
• Trường học: Đại học Bách Khoa - ĐHQG TP. HCM
• Chuyên ngành: Kỹ thuật điện tử
• Đề tài: Thiết Kế Kiến Trúc MBIST Linh Hoạt Cho SRAM
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2017
• Địa điểm: TP. Hồ Chí Minh

Tóm tắt

I. Tổng Quan Về MBIST Cho SRAM Giới Thiệu Chi Tiết

Theo định luật Moore's, kích thước CMOS ngày càng giảm, dẫn đến mật độ tích hợp cao hơn. Tuy nhiên, điều này cũng làm tăng khả năng xuất hiện lỗi trong quá trình sản xuất vi mạch, đặc biệt là với SRAM. Các hệ thống điện tử hiện đại đòi hỏi dung lượng bộ nhớ lớn, khiến cho việc kiểm tra bộ nhớ trở thành một phần quan trọng trong quy trình đảm bảo chất lượng. Kiến trúc MBIST (Memory Built-In Self-Test) nổi lên như một giải pháp hiệu quả, tích hợp khả năng tự kiểm tra vào chính bộ nhớ, giúp giảm chi phí và tăng tính linh hoạt so với các phương pháp kiểm tra truyền thống. Bài viết này sẽ đi sâu vào thiết kế kiến trúc MBIST linh hoạt cho SRAM, nhằm tối ưu hóa hiệu năng kiểm thử và giảm thiểu diện tích cũng như công suất tiêu thụ.

1.1. Lịch Sử Phát Triển và Vai Trò Của Kiến Trúc MBIST

Từ những năm đầu phát triển của ngành công nghiệp bán dẫn, việc kiểm tra bộ nhớ luôn là một thách thức lớn. Các phương pháp kiểm tra bên ngoài (MBOST) dần bộc lộ nhược điểm về chi phí và hiệu quả. Sự ra đời của MBIST đã đánh dấu một bước tiến quan trọng, cho phép kiểm tra bộ nhớ trực tiếp trên chip, giảm thiểu sự phụ thuộc vào các thiết bị kiểm tra bên ngoài. Sự phát triển của kiến trúc MBIST gắn liền với sự tiến bộ của công nghệ SRAM và các thuật toán kiểm thử bộ nhớ.

1.2. Tại Sao MBIST Quan Trọng Đối Với SRAM Hiện Đại

SRAM là một loại bộ nhớ quan trọng trong nhiều ứng dụng, từ bộ nhớ cache của CPU đến bộ nhớ nhúng trong các hệ thống SoC (System-on-Chip). Với mật độ tích hợp ngày càng cao, việc đảm bảo chất lượng SRAM trở nên thiết yếu. MBIST cung cấp một giải pháp tự động kiểm tra, cho phép phát hiện và sửa chữa lỗi một cách nhanh chóng, giảm thiểu chi phí và thời gian sản xuất. Nó giúp tăng cường độ tin cậy và hiệu suất của hệ thống, đặc biệt trong các ứng dụng quan trọng.

II. Thách Thức Trong Thiết Kế MBIST Hiệu Quả Cho SRAM

Mặc dù MBIST mang lại nhiều lợi ích, việc thiết kế một kiến trúc MBIST hiệu quả cho SRAM không hề đơn giản. Các thách thức bao gồm: đảm bảo độ bao phủ lỗi cao (Fault coverage) với nhiều loại lỗi khác nhau, tối ưu hóa diện tích và công suất tiêu thụ của mạch MBIST, và đảm bảo tính linh hoạt để có thể áp dụng cho nhiều loại SRAM với các kích thước và cấu trúc khác nhau. Theo luận văn, các nghiên cứu hiện nay tập trung vào các giải thuật kiểm tra hay tối ưu công suất, diện tích nhưng bị hạn chế về dung lượng kiểm tra cũng như khả năng bao phủ hết tất cả các mô hình lỗi trên SRAM.

2.1. Các Mô Hình Lỗi SRAM Phổ Biến và Yêu Cầu Về Độ Bao Phủ

SRAM có thể bị ảnh hưởng bởi nhiều loại lỗi khác nhau, bao gồm lỗi tĩnh (static faults) như stuck-at faults, transition faults và lỗi động (dynamic faults) như coupling faults, neighborhood pattern sensitive faults (NPSF). Một kiến trúc MBIST hiệu quả cần phải có khả năng phát hiện tất cả các loại lỗi này với độ bao phủ cao, thường trên 99%. Điều này đòi hỏi việc lựa chọn thuật toán kiểm tra phù hợp và thiết kế mạch kiểm tra có khả năng phát hiện các lỗi một cách chính xác.

2.2. Tối Ưu Hóa Diện Tích Và Công Suất Của Kiến Trúc MBIST

MBIST chiếm một phần diện tích nhất định trên chip, và tiêu thụ một lượng công suất trong quá trình kiểm tra. Việc tối ưu hóa diện tích và công suất là rất quan trọng, đặc biệt trong các ứng dụng di động hoặc năng lượng hạn chế. Các kỹ thuật như chia sẻ tài nguyên, sử dụng các mạch logic hiệu quả năng lượng, và giảm thiểu số lượng các cổng logic có thể được sử dụng để giảm thiểu diện tích và công suất tiêu thụ của kiến trúc MBIST. Các phương pháp Tối ưu hóa năng lượng MBIST và Tối ưu hóa diện tích MBIST được quan tâm.

2.3. Đảm Bảo Tính Linh Hoạt Và Khả Năng Cấu Hình Của MBIST

Các hệ thống SoC thường chứa nhiều loại SRAM khác nhau với các kích thước và cấu trúc khác nhau. Một kiến trúc MBIST lý tưởng cần phải có tính linh hoạt và khả năng cấu hình cao, để có thể được sử dụng cho nhiều loại SRAM khác nhau mà không cần phải thiết kế lại hoàn toàn. Điều này có thể đạt được bằng cách sử dụng các tham số cấu hình, các khối kiểm tra có thể tái sử dụng, và các thuật toán kiểm tra có thể điều chỉnh được.

III. Thiết Kế Kiến Trúc MBIST Linh Hoạt Phương Pháp Tiếp Cận Đột Phá

Để giải quyết những thách thức trên, bài viết đề xuất một kiến trúc MBIST linh hoạt cho SRAM dựa trên việc tích hợp nhiều thuật toán kiểm tra, cho phép người dùng lựa chọn các thuật toán phù hợp với yêu cầu cụ thể. Kiến trúc này cũng hỗ trợ thay đổi dung lượng bộ nhớ kiểm tra và số lượng bộ nhớ được kết nối, mang lại sự linh hoạt cao trong quá trình kiểm tra. Mục tiêu là bao phủ hết các mô hình lỗi thường gặp trên SRAM và cho phép nhà sản xuất lựa chọn các thuật toán kiểm tra phù hợp.

3.1. Lựa Chọn Các Thuật Toán Kiểm Tra Phù Hợp March TLAPNPSF

Các thuật toán kiểm tra như March C-, March A, và TLAPNPSF có khả năng phát hiện các loại lỗi khác nhau. Việc lựa chọn thuật toán phù hợp phụ thuộc vào yêu cầu về độ bao phủ lỗi và hiệu năng kiểm tra. Kiến trúc đề xuất tích hợp nhiều thuật toán này, cho phép người dùng lựa chọn các thuật toán phù hợp với yêu cầu cụ thể, từ đó tối ưu hóa hiệu năng kiểm tra và giảm thiểu thời gian kiểm tra. Theo luận văn, kiến trúc MBIST mới sẽ dựa trên các giải thuật có khả năng phát hiện ra các mô hình lỗi tương ứng.

3.2. Kiến Trúc MBIST Với Khả Năng Thay Đổi Dung Lượng Bộ Nhớ Kiểm Tra

Một trong những điểm nổi bật của kiến trúc đề xuất là khả năng thay đổi dung lượng bộ nhớ kiểm tra, từ 1Kx8 đến 64Kx64. Điều này cho phép sử dụng cùng một kiến trúc MBIST cho nhiều loại SRAM khác nhau, giảm thiểu chi phí thiết kế và tái sử dụng. Khả năng này đạt được bằng cách sử dụng các tham số cấu hình và các khối kiểm tra có thể điều chỉnh được.

3.3. Hỗ Trợ Kiểm Tra Nhiều Bộ Nhớ SRAM Đồng Thời

Kiến trúc đề xuất cũng hỗ trợ kiểm tra nhiều bộ nhớ SRAM đồng thời, giúp giảm thiểu thời gian kiểm tra tổng thể. Điều này đặc biệt quan trọng trong các hệ thống SoC phức tạp, nơi có nhiều bộ nhớ SRAM cần được kiểm tra. Việc kiểm tra đồng thời có thể đạt được bằng cách sử dụng kiến trúc MBIST song song hoặc kiến trúc MBIST nối tiếp, tùy thuộc vào yêu cầu về hiệu năng và diện tích.

IV. Xây Dựng Môi Trường Kiểm Tra Và Đánh Giá Hiệu Năng MBIST

Để chứng minh tính hiệu quả của kiến trúc MBIST linh hoạt, cần xây dựng một môi trường kiểm tra toàn diện. Môi trường này bao gồm các mô hình lỗi SRAM, các trình tạo mẫu kiểm tra (Test pattern generation), và các công cụ phân tích độ bao phủ lỗi. Theo luận văn, môi trường kiểm tra các mô hình lỗi được xây dựng để chứng minh tính hiệu quả của các giải thuật được tích hợp lên kiến trúc MBIST.

4.1. Mô Phỏng Và Phân Tích Độ Bao Phủ Lỗi Với Cadence

Các công cụ mô phỏng như Cadence Incisive Enterprise Simulator có thể được sử dụng để mô phỏng hoạt động của kiến trúc MBIST và phân tích độ bao phủ lỗi. Các trình tạo mẫu kiểm tra có thể được sử dụng để tạo ra các mẫu kiểm tra phù hợp với các loại lỗi khác nhau. Kết quả mô phỏng sẽ cho thấy khả năng phát hiện lỗi của kiến trúc MBIST và giúp xác định các khu vực cần cải thiện.

4.2. Tổng Hợp Vật Lý Và Đánh Giá Diện Tích Công Suất

Để đánh giá diện tích và công suất tiêu thụ của kiến trúc MBIST, cần thực hiện tổng hợp vật lý (physical synthesis) bằng các công cụ như Synopsys Design Compiler. Kết quả tổng hợp sẽ cho thấy diện tích và công suất của kiến trúc MBIST và giúp so sánh với các kiến trúc khác. Theo luận văn, kiến trúc MBIST cũng sẽ được tổng hợp ở mức cổng vật lý bằng thư viện TSMC 90nm để thấy được khả năng ứng dụng của đề tài khi chạy thực tế.

V. Kết Quả Nghiên Cứu Và So Sánh Với Các Giải Pháp MBIST Khác

Các kết quả nghiên cứu cho thấy kiến trúc MBIST linh hoạt đạt được độ bao phủ lỗi cao, đồng thời tối ưu hóa diện tích và công suất tiêu thụ. So với các giải pháp MBIST khác, kiến trúc này mang lại sự linh hoạt cao hơn, cho phép áp dụng cho nhiều loại SRAM khác nhau và đáp ứng các yêu cầu kiểm tra khác nhau. Các kết quả chi tiết về diện tích, công suất, và độ bao phủ lỗi sẽ được trình bày trong chương 4, cùng với so sánh với các nghiên cứu khác.

5.1. Phân Tích Chi Tiết Kết Quả Mô Phỏng Và Tổng Hợp

Chương 4 sẽ trình bày chi tiết các kết quả mô phỏng và tổng hợp, bao gồm các dạng sóng tín hiệu tại vị trí lỗi, mối quan hệ giữa tần số và diện tích cell nhớ, và các thông số về công suất và diện tích sau khi tổng hợp vật lý. Các kết quả này sẽ cung cấp cái nhìn sâu sắc về hiệu năng của kiến trúc MBIST và giúp xác định các khu vực cần cải thiện.

5.2. So Sánh Với Các Nghiên Cứu Kiến Trúc MBIST Tương Tự

Chương 4 cũng sẽ so sánh kiến trúc MBIST linh hoạt với các nghiên cứu khác về kiến trúc MBIST cho SRAM. So sánh này sẽ tập trung vào các tiêu chí như độ bao phủ lỗi, diện tích, công suất, và tính linh hoạt. Mục tiêu là chứng minh rằng kiến trúc đề xuất mang lại những lợi thế đáng kể so với các giải pháp hiện có.

VI. Tiềm Năng Phát Triển Và Ứng Dụng Của Kiến Trúc MBIST

Kiến trúc MBIST linh hoạt có tiềm năng phát triển và ứng dụng rộng rãi trong nhiều lĩnh vực, từ thiết kế chip nhớ đến thiết kế hệ thống SoC. Với khả năng tự động kiểm tra và sửa chữa lỗi, kiến trúc này giúp tăng cường độ tin cậy và hiệu suất của hệ thống, đồng thời giảm thiểu chi phí và thời gian sản xuất. Theo luận văn, kiến trúc MBIST với sự hiệu quả cao sẽ làm tiền đề cho sự phát triển của kiến trức tự động sửa lỗi đạt được hiệu quả tối ưu nhất.

6.1. MBIST Trong Thiết Kế Chip Nhớ Và Hệ Thống SoC

MBIST là một thành phần quan trọng trong thiết kế chip nhớ, giúp đảm bảo chất lượng và độ tin cậy của chip. Nó cũng có thể được tích hợp vào các hệ thống SoC để kiểm tra bộ nhớ nhúng, giúp phát hiện và sửa chữa lỗi một cách nhanh chóng. Trong tương lai, MBIST có thể được sử dụng để tự động sửa chữa lỗi trong quá trình hoạt động, giúp tăng cường độ tin cậy của hệ thống.

6.2. Hướng Tới Môi Trường Tự Động Tạo Ra Kiến Trúc MBIST Tối Ưu

Một hướng phát triển tiềm năng là xây dựng một môi trường tự động tạo ra kiến trúc MBIST tối ưu cho một loại SRAM cụ thể. Môi trường này sẽ tự động lựa chọn các thuật toán kiểm tra phù hợp, cấu hình các tham số kiểm tra, và tối ưu hóa diện tích và công suất tiêu thụ. Theo luận văn, mở ra hướng đi mới nhằm tạo ra môi trường kiển tra tự động tạo ra kiến trúc hiệu quả nhất cho kiến trúc MBIST.

Trích đoạn nội dung tài liệu

Chương 1: TỔNG QUAN Có rất nhiều kỹ thuật được sử dụng để phát hiện lỗi trên các loại bộ nhớ, tuy nhiên kỹ thuật MBIST mang những đặc điểm ưu việt hơn nên đã được sử dụng nhiều hơn trong quy trình phát hiện lỗi trên bộ nhớ. Do đó, hướng nghiên cứu MBIST sẽ là một lĩnh vực mà được nhiều nhà khoa học tìm hiểu và nghiên cứu rộng rãi.1 Kỹ thuật BIST 1.1 Tầm quan trọng của việc kiểm tra bộ nhớ Theo đinh luật Moore’s, kích thước CMOS trong nghành công nghệ vi mạch đã ngày càng nhỏ dần đi: từ 130nm năm 2002,…, 65nm năm 2006, 45nm năm 2008,… 14nm năm 2014 và theo xu hướng chung thì có thể được phát triển để giảm xuống nữa trên nền công nghệ 10nm năm 2017. Tuy nhiên trái ngược với sự phát triển của kích thước CMOS, thì ngành công nghiệp vi mạch sẽ đối diện với 3 vấn đề lớn: + Trong cùng quy trình sản xuất, năng suất sản xuất ngày càng thấp đi + Các mô hình lỗi cũng như khả năng xảy ra lỗi xuất hiện ngày càng nhiều. + Ảnh hưởng nhiều tới sự thay đổi của quá trình hoạt động, điện áp và nhiệt độ của mỗi chip sau khi sản xuất.

Đáp ứng với nhu cầu hiện nay của người sử dụng và nhà sản xuất, các hệ thống điện tử sẽ thực thi nhiều ứng dụng sẽ đòi hỏi ngày càng cao khối lượng tính toán, các vi mạch bán dẫn sẽ có khối lượng xử lý ngày càng nhiều, do đó hệ thống sẽ yêu cầu dung lượng bộ nhớ lớn để đáp ứng kịp thời các yêu cầu về khối lượng tính toán. Theo xu hướng phát triển của ngành công nghệ vi mạch thì trong những năm 4-5 gần đây hầu hết diện tích trên vi mạch bị chiếm bởi 94% bộ nhớ. Trong lĩnh vực điện tử thì chất lượng vi mạch phụ thuộc vào diện tích phần bán dẫn sử dụng trên chip. Do đó theo định hướng phát triển của ngành vi mạch thì chất lượng của chip sau khi sản xuất sẽ phụ thuộc rất nhiều chất lượng của bộ nhớ, nghĩa là phần diện tích chiếm dụng nhiều trên chip.

Cho nên kích thước CMOS ngày càng giảm xuống thì số lỗi xuất hiện ngày càng nhiều, và đồng thời sẽ mở rộng thêm nhiều dạng mã lỗi mới xuất hiện khi các nhà thiết kế vi mạch có xu hướng cho ra đời nhiều kiến Trang 2 trúc bộ nhớ mới. Cho nên việc kiểm tra chất lượng bộ nhớ là một phần quan trọng trong việc đảm bảo sự hoạt động tốt sau khi sản xuất.2 Các mô hình kiểm tra bộ nhớ hiện tại a. Kỹ thuật MBOST Việc kiểm tra bộ nhớ từ bên ngoài MBOST (Memory Built Off Self test) là một phương pháp phổ biến trên thế giới để kiểm tra các thiết bị sau khi sản xuất, tuy nhiên đối với phương pháp này lại sẽ gặp phải một số nhược điểm khi kích thước CMOS ngày càng giảm đi: chi phí cao, chất lượng kiểm tra giảm dần, hạn chế việc truy cập tới các đường địa chỉ trực tiếp đến bộ nhớ.1- Kiến trúc kiểm tra MBOST Các thiết bị test MBOST sẽ được thiết kế một cách riêng biệt để kiểm tra thiết bị theo: cấu hình và dung lượng bộ nhớ, số cổng vào ra, mô hình tín hiệu hoạt động. Điều đó dẫn tới chi phí cho việc kiểm tra sẽ ngày càng nhiều nếu như có một sự thay đổi mặc dù chỉ là nhỏ trong quá trình sản xuất vì sẽ đòi hỏi các thiết bị phải được thiết kế và kiểm chứng lại lần nữa trước khi áp dụng vào thực tiễn.

Ngoài ra do xu hướng thay đổi kích thước CMOS cho nên tại mỗi thời điểm khác nhau của một công nghệ CMOS thì các thiết bị MBOST phải yêu cầu được thiết kế lại hoàn toàn cho phù hợp với các mô hình lỗi mới phát sinh tương ứng, đồng thời việc bảo trì và nâng cấp sẽ tốn khá nhiều chi phí phát sinh. Trang 3 Ngày nay các hệ thống đa phần đã được mở rộng lên tới hàng trăm bộ nhớ bên trong, cho nên với việc kiểm tra từ các thiết bị truy cập các bộ nhớ từ bên ngoài vào là điều khó thực hiện và tính kinh tế không cao. Ngoài ra các bộ MBOST muốn truy cập với bộ nhớ bên trong hệ thống cần phải kết nối với thông qua đường truyền khá dài và phải yêu cầu hoạt động với đúng tốc độ truyền dẫn, tuy nhiều điều này là không dễ thực hiện khi các cổng vào ra của bộ nhớ phải chia sẻ cho nhiều chức năng khác nhau dẫn đến kết quả sau khi test sẽ không ổn định, và làm giảm chất lượng kiểm tra. Kỹ thuật MBIST Việc kiểm tra chất lượng bộ nhớ bằng phương pháp MBOST có hiệu suất thấp do tốn chi phí cao, yêu cầu thiết kế riêng cho từng chip.

Do đó, theo xu hướng phát triển chung của các phương phát test (DFT) thì sẽ chuyển từ MBOST thành tự xây dựng mô hình test trên chính thiết bị nhớ (Memory Built In Self Test - MBIST). MBIST là một thành phần bên trong chip nên nó có thể giảm giá thành cho sản phẩm, MBIST cũng không yêu cầu việc nâng cấp hay bảo hành nên đã giảm được chi phí cho hệ thống, đồng thời muốn MBIST hoạt động với tốc độ cao thì có thể tái sử dụng các tần số hoạt động của bộ nhớ. Phần lõi (IP) của của kiến trúc MBIST có thể được tái sử dụng trên các bộ nhớ khác để tiết kiệm chi phí thiết kế, tính linh hoạt của kiến trúc MBIST khá cao khi nó có thể được sử dụng để kiểm tra trên nhiều cấp độ bộ nhớ khác nhau thông qua khối kiến trúc khối điều khiển của MBIST. MBIST giải quyết được tính phức tạp của hệ thống MBOST bằng cách cung cấp trực tiếp tín hiệu điều khiển cho quá trình kiểm tra trên bộ nhớ, sau đó thực thi và trả về kết quả sau khi kiểm tra, chính điều nay tiết kiệm được thời gian kiểm tra trên MBIST.

MBISR (Built In Self Repair) sẽ là một giải pháp nhằm tối ưu cho hệ thống nâng cao năng suất một cách tốt nhất cho hệ thống với khả năng tự động sửa lỗi tuy nhiên trước khi đó cần phải phát hiện vị trí lỗi trên hệ thống thông qua kiến trúc MBIST. Tuy nhiên theo chiều ngược lại, MBIST lại yêu cầu thêm: • Phần diện tích trên chip để dành riêng cho MBIST Trang 4 • Một số chân IO để giao diện với MBIST • Đòi hỏi người thiết kế phải có kinh nghiệm trong quá trình thiết kế phần cứng cho bộ nhớ Thường đặc trưng của kiến trúc MBIST là tích hợp chung với bộ nhớ nên sẽ có thời gian trễ để đi qua bộ phân kênh tín hiệu trên bộ nhớ, với thời gian tầm 200ps, đây sẽ là một vấn đề nếu người thiết kế không xem nó như là một yêu cầu của kiến trúc kiểm tra sẽ dẫn tới quá trình đọc ghi của bộ nhớ phát sinh lỗi. Kiến trúc BIST sẽ được thiết kế với các thuật toán cố định cho nên sau khi thực hiện công đoạn sản xuất chip thì rất khó để chỉnh sửa nếu muốn sử dụng các mô hình test mới để phát hiện ra lỗi mới, hay cần thiết là đi cấu hình lại thì việc này sẽ tốn thêm thời gian cho việc kiểm tra. Các yêu tố về timing và routing sẽ ảnh hưởng tới bộ nhớ khi có kèm theo MBIST, tuy nhiên vấn đề này có thể giải quyết được nhờ thực hiện đi layer với từ 6-8 lớp.2 Tình hình nghiên cứu trong và ngoài nước Kiến trúc vi mạch MBIST là hướng tiếp cận mới trong việc kiểm tra và đảm bảo chất lượng bộ nhớ trong qúa trình sản xuất, tuy nhiên ở mức độ nghiên cứu trong nước thì hầu như chưa có bài báo hay công trình khoa học hoàn chỉnh nào được công bố chính thức.

Các đề tài chỉ dừng lại ở cấp độ báo cáo chuyên đề, đồ án tốt nghiệp. Trên thế giới, do những ưu điểm của kiến trúc MBIST mang lại nên nó đã được nghiên cứu sâu rộng trên khía cạnh khác nhau, theo xu hướng hiện nay thì các đề tài nghiên cứu tập trung phát triển các giải thuật mới hoặc chỉnh sửa các giải thuật hiện có hiện tại để đa dạng hóa giải thuật trong việc xử lý như bảng khảo sát 1. [13] tập trung trong việc chỉnh sửa và ứng dụng thuật toán March C - để đi phát hiện ra các lỗi xuất hiện trên bộ nhớ của hệ thống nhúng. [14] tiếp cận các thuật toán March sau khi được chỉnh sửa nhỏ bên trong giải thuật để ứng dụng lên kiến trúc MBIST microcode.

Đa phần các giải thuật kiểm tra liên quan tới giải thuật March đã phát hiện được các lỗi như bên dưới.1 - Thống kê về các nghiên cứu MBIST từ 2005-2013 Năm Hội nghị Tên bài báo Bộ nhớ Giải thuật kiểm tra 2006 IEEE International Low Power SoC RAM - Modification Symposium on Memory BIST March C Defect and Fault- Tolerance in VLSI Systems 2005 System Theory, A System for Embedded - March LR 2005. Automated Built-In Single port - March Y Proceedings of the Self-Test of and dual Thirty-Seventh Embedded Memory port RAM: Southeastern Cores in System-on- synchronou Symposium on Chip s and asynchrono us 2006 ISOCC 2006 A New BIST RAM - March C, Architecture for Word - March AB Oriented Memory - APNPSF test algorithm 2012 International Journal Design of Improved DRAM, March Y of Soft Computing Built-In-Self-Test SRAM, and Engineering Algorithm (8n) for ROM (IJSCE) Single Port Memory 2012 Department of A Multibackground RAM March 76N Computer Science March Test for Static and Neighborhood Engineering,"Gheorg PatternSensitive he Asachi" Faults in Random- Technical University Access Memories of Iași, Romani 2011 International Journal Comparative RAM, March BDN, of Scientific & Simulation of MBIST ROM March Y, Engineering using MarchTest March SS, Research, Algorithms March C-, March AB, March RAW, March LR 2010 2nd International MBIST design and RAM and March17n Conference on implementation of a ROM Signal Processing H.264/AVC video Systems ( decoder chip 2008 2008 International A Programmable RAM, March X, C-, SoC Design Memory BIST for ROM A, B, Zerro Conference Embedded One Memory Trang 6 2011 A Novel Access EEPROM March C and Scheme for Online March SS Test in RFID Memories 2011 International Area Overhead and RAM March X, C-, Conference on Power Analysis of A, B, Zerro Communication March Algorithms for One, LA, AB, Technology and Memory BIST Y System Design 2011 2012 International Journal Modified March C - RAM March C of Electrical and Algorithm for modification Computer Embedded Memory Engineering Testing 2013 International Journal High Speed FSM- RAM March C+ of Computer Science based programmable algorithm and Mobile Memory Built-In Self- Computing Test (MBIST) Controller 2009 Industrial An overview of RAM March SS Electronics & microcode-based and Applications, 2009. FSM-based ISIEA 2009. IEEE programmable Symposium on memory built-in self test (MBIST) controller for coupling fault detection Bảng 1.