Khóa Luận Tốt Nghiệp: Thiết Kế Bộ Xử Lý RISC-V Theo Kiến Trúc OoO

Khóa luận tốt nghiệp nghiên cứu tốt nghiệp kỹ thuật máy tính thiết kế bộ xử lí theo vi kiến trúc ooo, vận dụng lý thuyết vào thực tế, đề xuất giải pháp cụ thể cho vấn đề kỹ thuật.

• Tác giả: Phan Van Tien
• Người hướng dẫn: Thạc Sĩ Hồ Ngọc Diễm
• Trường học: Đại học Quốc gia TP. Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết Kế Bộ Xử Lý RISC-V Theo Kiến Trúc OoO
• Loại tài liệu: khóa luận tốt nghiệp
• Năm xuất bản: 2021
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. TỔNG QUAN ĐỀ TÀI
• 1.1. Tổng quan
• 1.2. Các nghiên cứu liên quan
• 1.3. Lý do thực hiện đề tài
• 1.4. Mục tiêu đề tài
• 1.5. Phương pháp thực hiện
• 1.6. Các nội dung chính
• 2. KIẾN TRÚC BỘ XỬ LÝ VÀ KIẾN TRÚC TẬP LỆNH RISC-V
• 2.1. Kiến trúc RISC
• 2.1.1. Ưu điểm
• 2.1.2. Nhược điểm
• 2.2. Kiến trúc RISC-V
• 2.3. Ưu và nhược điểm của kiến trúc RISC-V
• 2.3.1. Ưu điểm
• 2.3.2. Nhược điểm
• 2.4. Kiến trúc RISC-V đã pipeline hóa
• 2.5. Vi kiến trúc Out-of-Order (OoO)
• 2.5.1. Vi kiến trúc In-Of-Order
• 2.5.2. Vi kiến trúc OoO
• 2.6. Kiến trúc tập lệnh RISC-V
• 3. THIẾT KẾ BỘ XỬ LÝ RISC-V THEO VI KIẾN TRÚC OoO
• 3.1. Vấn đề cần giải quyết
• 3.1.1. Data Hazards
• 3.1.1.1. True dependence: RaW (Read after Write)
• 3.1.1.2. Anti dependence: WaR (Write after Read)
• 3.1.1.3. False dependence: WaW (Write after Write)
• 3.1.2. Register Renaming
• 3.2. Thiết kế cơ bản tổng quát
• 3.2.1. Tổng quan
• 3.2.2. Khối Control
• 4. SỐ DẤU CHẤM ĐỘNG VÀ ĐƠN VỊ XỬ LÝ FLOATING POINT
• 4.1. Số dấu chấm động
• 4.1.1. Khái niệm số dấu chấm động
• 4.1.2. Số dấu chấm động độ chính xác đơn theo chuẩn IEEE 754
• 4.1.3. Tính toán trên số dấu chấm động độ chính xác đơn
• 4.1.4. Ngoại lệ trong tính toán số dấu chấm động độ chính xác đơn
• 4.1.5. Làm tròn khi tính toán số dấu chấm động
• 4.2. Thiết kế đơn vị xử lý Floating point
• 4.2.1. Thiết kế đơn vị xử lý Floating point theo luồng thiết kế ASIC
• 4.2.2. Thực hiện các phép toán trên FPU
• 5. MÔ PHỎNG VÀ ĐÁNH GIÁ KẾT QUẢ
• 5.1. Mô phỏng bộ xử lý RISC-V
• 5.1.1. Tập lệnh mô phỏng
• 5.2. Mô phỏng đơn vị xử lý Floating point
• 5.2.1. Mô phỏng phép cộng
• 5.2.2. Mô phỏng phép trừ
• 5.2.3. Mô phỏng phép nhân
• 5.2.4. Mô phỏng phép chia
• 5.3. Kết quả Post-synthesis
• 6. KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI
• 6.1. Nhược điểm
• 6.2. So sánh với nghiên cứu trước đó
• 6.3. Hướng phát triển
• TÀI LIỆU THAM KHẢO

Tóm tắt

I. Tổng quan về thiết kế bộ xử lý RISC V theo kiến trúc OoO

Thiết kế bộ xử lý RISC-V theo kiến trúc OoO (Out-of-Order) đang trở thành xu hướng trong lĩnh vực vi xử lý hiện đại. Kiến trúc này cho phép thực hiện các lệnh không theo thứ tự, giúp tối ưu hóa hiệu suất xử lý. Việc áp dụng kiến trúc OoO giúp giải quyết các vấn đề về phụ thuộc dữ liệu, từ đó nâng cao tốc độ xử lý và hiệu quả của bộ vi xử lý.

1.1. Khái niệm về kiến trúc RISC V

RISC-V là một kiến trúc bộ tập lệnh mở, cho phép người dùng tùy chỉnh và mở rộng. Kiến trúc này được thiết kế để đơn giản hóa quá trình phát triển vi xử lý, đồng thời hỗ trợ nhiều ứng dụng khác nhau.

1.2. Lợi ích của kiến trúc OoO trong thiết kế vi xử lý

Kiến trúc OoO giúp giảm thiểu thời gian chờ đợi trong quá trình thực thi lệnh. Bằng cách cho phép các lệnh độc lập được thực hiện song song, hiệu suất tổng thể của bộ xử lý được cải thiện đáng kể.

II. Vấn đề và thách thức trong thiết kế bộ xử lý RISC V

Mặc dù kiến trúc OoO mang lại nhiều lợi ích, nhưng cũng tồn tại một số thách thức trong quá trình thiết kế. Các vấn đề như xung đột dữ liệu và quản lý tài nguyên là những yếu tố cần được xem xét kỹ lưỡng.

2.1. Xung đột dữ liệu trong kiến trúc OoO

Xung đột dữ liệu xảy ra khi các lệnh phụ thuộc vào nhau. Việc giải quyết xung đột này là rất quan trọng để đảm bảo hiệu suất của bộ xử lý không bị giảm sút.

2.2. Quản lý tài nguyên trong thiết kế vi xử lý

Quản lý tài nguyên hiệu quả là một thách thức lớn trong thiết kế bộ xử lý RISC-V. Cần có các phương pháp tối ưu hóa để đảm bảo rằng các tài nguyên như thanh ghi và bộ nhớ được sử dụng một cách hợp lý.

III. Phương pháp thiết kế bộ xử lý RISC V theo kiến trúc OoO

Để thiết kế bộ xử lý RISC-V theo kiến trúc OoO, cần áp dụng một số phương pháp cụ thể. Các phương pháp này bao gồm việc sử dụng kỹ thuật Forwarding và Register Renaming để giải quyết các vấn đề về phụ thuộc dữ liệu.

3.1. Kỹ thuật Forwarding trong thiết kế

Kỹ thuật Forwarding cho phép truyền kết quả của một lệnh ngay khi nó được tính toán, thay vì phải chờ đến khi lệnh đó được ghi vào thanh ghi. Điều này giúp giảm thiểu thời gian chờ đợi và tăng tốc độ thực thi.

3.2. Register Renaming để tối ưu hóa hiệu suất

Register Renaming là một kỹ thuật giúp loại bỏ các phụ thuộc dữ liệu bằng cách đổi tên các thanh ghi. Kỹ thuật này cho phép nhiều lệnh được thực hiện song song mà không gặp phải xung đột.

IV. Ứng dụng thực tiễn của bộ xử lý RISC V theo kiến trúc OoO

Bộ xử lý RISC-V theo kiến trúc OoO đã được áp dụng trong nhiều lĩnh vực khác nhau, từ điện thoại thông minh đến máy chủ. Các ứng dụng này cho thấy khả năng xử lý mạnh mẽ và hiệu quả của kiến trúc này.

4.1. Ứng dụng trong thiết bị di động

Bộ xử lý RISC-V được sử dụng trong các thiết bị di động nhờ vào khả năng tiết kiệm năng lượng và hiệu suất cao. Điều này giúp cải thiện trải nghiệm người dùng và kéo dài thời gian sử dụng pin.

4.2. Ứng dụng trong máy chủ và trung tâm dữ liệu

Trong môi trường máy chủ, bộ xử lý RISC-V cho phép xử lý nhiều tác vụ đồng thời, từ đó nâng cao hiệu suất và khả năng mở rộng của hệ thống.

V. Kết luận và tương lai của thiết kế bộ xử lý RISC V

Thiết kế bộ xử lý RISC-V theo kiến trúc OoO hứa hẹn sẽ mang lại nhiều tiến bộ trong công nghệ vi xử lý. Với sự phát triển không ngừng của công nghệ, kiến trúc này sẽ tiếp tục được cải tiến và mở rộng.

5.1. Tương lai của kiến trúc RISC V

Kiến trúc RISC-V có tiềm năng lớn trong việc phát triển các bộ xử lý thế hệ mới. Sự mở rộng và tùy chỉnh của kiến trúc này sẽ tạo ra nhiều cơ hội cho các nhà phát triển.

5.2. Những thách thức cần vượt qua

Mặc dù có nhiều lợi ích, nhưng việc áp dụng kiến trúc RISC-V cũng đối mặt với một số thách thức. Cần có các nghiên cứu và phát triển liên tục để giải quyết những vấn đề này.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Sự phát triển mạnh mẽ của khoa học kỹ thuật kéo theo khối lượng dữ liệu khổng lồ cần xử lý trong các hệ thống tính toán hiện đại. Yêu cầu này đặt ra bài toán cấp thiết là phải xây dựng các bộ vi xử lý (CPU) có năng lực tính toán và tốc độ thực thi cao. Trong thiết kế kiến trúc máy tính, phương pháp xử lý theo thứ tự (In-of-Order) bộc lộ hạn chế lớn khi chuỗi lệnh gặp phải các xung đột dữ liệu (data hazards), dẫn đến việc đường ống vi xử lý bị đình trệ (pipeline stall) và tiêu tốn nhiều chu kỳ xung nhịp chờ đợi. Để giải quyết triệt để vấn đề nghẽn hiệu năng này, việc ứng dụng vi kiến trúc thực thi không theo thứ tự (Out-of-Order - OoO) là một giải pháp cốt lõi cho các bộ xử lý hiệu năng cao.

Tại thời điểm thực hiện đề tài (năm 2021), các nghiên cứu và sản phẩm thực nghiệm liên quan đến kiến trúc tập lệnh mở RISC-V kết hợp với vi kiến trúc Out-of-Order tại Việt Nam còn rất hạn chế. Để đáp ứng nhu cầu nghiên cứu thực nghiệm và xây dựng nền tảng kiến trúc vi xử lý thế hệ mới, đồ án tốt nghiệp kỹ sư ngành Kỹ thuật Máy tính tại Trường Đại học Công nghệ Thông tin – ĐHQG TP.HCM của hai tác giả Phan Văn Tiến và Huỳnh Trung Tấn đã tập trung giải quyết bài toán thiết kế hoàn chỉnh bộ xử lý RISC-V theo mô hình OoO.

Mục tiêu cụ thể của đề tài bao gồm:

1. Thiết kế bộ xử lý RISC-V theo mô hình đường ống (pipeline) 5 tầng ứng dụng vi kiến trúc OoO.
2. Thực thi 37 lệnh số nguyên cơ bản thuộc tập lệnh chuẩn RV32I.
3. Thực thi 4 lệnh tính toán số dấu chấm động độ chính xác đơn (FADD, FSUB, FMUL, FDIV) thuộc tập lệnh chuẩn RVF.
4. Tối ưu hóa phần cứng để hệ thống hoạt động ổn định ở tần số xung nhịp mục tiêu 50 MHz.

Đối tượng nghiên cứu của khóa luận là vi kiến trúc bộ xử lý Out-of-Order, tập lệnh RISC-V 32-bit (RV32I và RVF) và chuẩn tính toán số dấu chấm động IEEE 754. Phạm vi nghiên cứu tập trung vào việc mô hình hóa phần cứng bằng ngôn ngữ mô tả phần cứng (Verilog HDL), kiểm tra tính đúng đắn trên công cụ mô phỏng RARS và Xilinx Vivado, cũng như tổng hợp và đánh giá tài nguyên theo luồng thiết kế FPGA (hướng tới dòng chip Xilinx Virtex-7).

Cơ sở lý thuyết và phương pháp

Khóa luận được xây dựng dựa trên các nền tảng lý thuyết và tiêu chuẩn kỹ thuật sau:

• Kiến trúc tập lệnh RISC và RISC-V: Mô hình kiến trúc rút gọn đơn giản hóa tập lệnh, cố định chiều dài lệnh để tối ưu hóa giải mã và thực thi đường ống. Tập lệnh RISC-V 32-bit phân chia cấu trúc thành 6 định dạng lệnh chính: R-type, I-type, S-type, SB-type, U-type và UJ-type.
• Kỹ thuật đường ống song song (Parallel Pipeline): Cho phép nạp lệnh mới tại mỗi chu kỳ xung nhịp thay vì phải chờ lệnh trước hoàn tất qua toàn bộ 5 tầng xử lý, từ đó tối ưu hóa thông lượng (throughput).
• Lý thuyết xử lý xung đột dữ liệu (Data Hazards): Phân tích và xử lý ba dạng phụ thuộc dữ liệu cơ bản:
  • Phụ thuộc thực Read-After-Write (RAW): Giải quyết bằng cơ chế chuyển tiếp dữ liệu trực tiếp (Forwarding).
  • Phụ thuộc ngược Write-After-Read (WAR) và phụ thuộc giả Write-After-Write (WAW): Giải quyết bằng kỹ thuật đổi tên thanh ghi (Register Renaming) thông qua việc ánh xạ các thanh ghi kiến trúc (Architectural Register File - ARF) sang tập thanh ghi vật lý (Physical Register File - PRF) và hàng đợi trạm bảo lưu (Reservation Station - RS).
• Chuẩn biểu diễn số dấu chấm động IEEE 754: Định dạng độ chính xác đơn 32-bit gồm 1 bit dấu ($S$), 8 bit số mũ ($E$ với độ lệch bias là 127) và 23 bit phần định trị ($M$, kết hợp cùng 1 bit ẩn tạo nên độ chính xác 24-bit thực tế).

Thành phần số mũ ($E$)	Thành phần định trị ($M$)	Giá trị thể hiện theo chuẩn IEEE 754
$E = 0$	$M = 0$	Số $0$ (Zero)
$E = 0$	$M \neq 0$	Số không chuẩn hóa (Denormalized)
$1 \le E \le 254$	Giá trị bất kỳ	Số chuẩn hóa thông thường (Normalized)
$E = 255$	$M = 0$	Vô cùng ($\pm\infty$)
$E = 255$	$M \neq 0$	Không phải là số (NaN - Not a Number)

Phương pháp nghiên cứu thực nghiệm áp dụng luồng thiết kế ASIC/FPGA chuẩn:

• Phương pháp phân tích và thiết kế: Phân rã kiến trúc vi xử lý thành hai phân hệ chính gồm khối đường truyền dữ liệu (Datapath) và khối điều khiển (Control Unit), kết hợp khối tính toán dấu chấm động FPU.
• Phương pháp kiểm thử và mô phỏng: Sử dụng phần mềm mô phỏng tập lệnh RISC-V (RARS) làm môi trường đối chiếu dữ liệu chuẩn; sử dụng bộ công cụ Xilinx Vivado để mô phỏng dạng sóng mức chuyển thanh ghi (RTL) và tổng hợp sau thiết kế (Post-synthesis).

Thiết kế và triển khai

Hệ thống vi xử lý được thiết kế hoàn chỉnh với các khối chức năng chính nhằm hiện thực hóa khả năng thực thi Out-of-Order và tính toán số thực:

1. Phân hệ điều khiển và xử lý phụ thuộc dữ liệu

• Khối điều khiển (Control Unit): Tiếp nhận mã lệnh inst[31:0], thực hiện giải mã các trường opcode, funct3, funct7 để sinh ra hệ thống tín hiệu điều khiển phân phối tới các tầng thực thi: pcSel, immSel[2:0], regWEn, brUn, bSel, aSel, aluSel[3:0], memRW, dataType và wbSel[1:0].
• Khối tính toán ALU (Arithmetic Logic Unit): Nhận hai toán hạng 32-bit a[31:0], b[31:0] cùng mã điều khiển phép tính aluSel[3:0] để xuất kết quả tính toán số nguyên result[31:0].
• Khối xử lý Forwarding: Giám sát địa chỉ thanh ghi tại các chốt trung gian instX (giai đoạn IF/ID), instM (giai đoạn ID/EX) và instW (giai đoạn EX/WB) để phát hiện xung đột RAW và phát tín hiệu chọn dữ liệu fwselBranchA[1:0], fwselBranchB[1:0].
• Khối đổi tên thanh ghi (Rename Unit) và Trạm bảo lưu (Reservation Station):
  • Khối Rename ánh xạ thanh ghi kiến trúc sang thanh ghi vật lý bổ sung (như $T0 - T19$), quản lý cờ trạng thái hợp lệ validA, validB, cập nhật thẻ định danh tagA, tagB nhằm loại bỏ hoàn toàn xung đột WAR và WAW.
  • Khối rsSource đóng vai trò hàng đợi lệnh, lưu giữ trạng thái toán hạng và tag. Lệnh chỉ được rời RS đi vào Functional Unit khi toàn bộ toán hạng nguồn đã sẵn sàng.
  • Khối rsFree kiểm tra trạng thái bận rộn rs_busy để cấp phát các vị trí RS còn trống cho các lệnh tiếp theo.

Khối chức năng	Tín hiệu ngõ vào chính	Tín hiệu ngõ ra chính	Vai trò kiến trúc
Control	inst[31:0]	pcSel, immSel, regWEn, aluSel, wbSel...	Giải mã lệnh và điều phối luồng thực thi
ALU	a[31:0], b[31:0], aluSel[3:0]	result[31:0]	Tính toán số học và logic 32-bit
Forwarding	instX, instM, instW	fwselBranchA, fwselBranchB	Giải quyết xung đột dữ liệu RAW
Rename	clk, regWEn, addrA, addrB, addrD, updatetag	validA, validB, dataA, dataB, tagA, tagB	Khử xung đột WAR và WAW
rsSource	clk, rsFree, rs_dataA, rs_dataB, rs_busy, checktag_rs	in_dataA, in_dataB, in_validA, in_tagA...	Lưu vết và phát lệnh khi sẵn sàng toán hạng
rsFree	clk, rs_busy	rsFree	Quản lý và cấp phát trạm RS trống

2. Thiết kế đơn vị xử lý số dấu chấm động (FPU)

FPU xử lý trực tiếp các toán hạng số thực 32-bit, hỗ trợ 4 phép toán cơ bản và xử lý 5 loại ngoại lệ chuẩn (Invalid Operation, Division by Zero, Inexact, Overflow, Underflow).

• Giao diện hệ thống của FPU: Nhận RS1Operand[31:0], RS2Operand[31:0], FloatOp[3:0] và xuất Float_Output[31:0] kèm các cờ báo hiệu trạng thái Exception, Overflow, Underflow.
• Khối phép tính Cộng/Trừ (Addition/Subtraction Unit):
  1. So sánh số mũ: Lấy hiệu hai số mũ để xác định toán hạng có số mũ nhỏ hơn.
  2. Căn chỉnh định trị: Dịch phải phần định trị của toán hạng có số mũ nhỏ hơn một khoảng bằng trị tuyệt đối của hiệu hai số mũ.
  3. Cộng/Trừ định trị: Thực hiện tính toán trên phần định trị đã căn chỉnh.
  4. Chuẩn hóa và làm tròn: Dịch định trị để đưa về dạng chuẩn hóa $1.M$, điều chỉnh số mũ tương ứng và thực hiện làm tròn số chẵn gần nhất.
• Khối phép tính Nhân (Multiplication Unit):
  1. Xác định dấu: Thực hiện phép XOR giữa hai bit dấu đầu vào.
  2. Nhân định trị: Nhân hai phần định trị 24-bit (chứa bit ẩn) để thu được kết quả 48-bit.
  3. Tính số mũ: Cộng hai số mũ và trừ đi độ lệch 127. Bắt ngoại lệ tràn trên Overflow khi tổng số mũ nằm trong khoảng từ 383 đến 508, hoặc tràn dưới Underflow khi tổng số mũ nhỏ hơn 127.
  4. Chuẩn hóa và làm tròn: Trích xuất 23-bit định trị sau chuẩn hóa.
• Khối phép tính Chia (Division Unit):
  1. Xác định dấu: Phép XOR giữa hai bit dấu.
  2. Tính số mũ: Lấy số mũ của số bị chia trừ số mũ của số chia, sau đó cộng bù độ lệch 127.
  3. Chia định trị: Thực hiện giải thuật chia dịch và trừ lặp lại (restoring/shift-and-subtract) để xác định từng bit thương từ MSB đến LSB.
  4. Chuẩn hóa, bắt ngoại lệ chia cho 0 và làm tròn kết quả.

Phép tính FPU	Toán hạng ngõ vào	Tín hiệu điều khiển	Cờ trạng thái ngõ ra	Kết quả ngõ ra
Cộng / Trừ	a_operand[31:0], b_operand[31:0]	AddBar_Sub (1-bit)	Exception	result[31:0]
Nhân	a_operand[31:0], b_operand[31:0]	Tự động qua opcode FPU	Exception, OverFlow, Underflow	result[31:0]
Chia	a_operand[31:0], b_operand[31:0]	Tự động qua opcode FPU	Exception	result[31:0]

Nội dung chính theo từng chương

Chương 1. Tổng quan đề tài

Trình bày tính cấp thiết của việc nghiên cứu vi kiến trúc Out-of-Order nhằm nâng cao năng lực xử lý dữ liệu. Đánh giá tổng quan các công trình trong nước, tiêu biểu là đề tài thiết kế bộ xử lý MIPS32 pipeline 5 tầng In-of-Order năm 2018 (Nguyễn Hoàng Dũng, Phan Gia Bảo), chỉ ra các mặt hạn chế về tốc độ và thiếu khối tính toán số thực. Xác định rõ mục tiêu thiết kế bộ xử lý RISC-V OoO thực thi 37 lệnh RV32I và 4 lệnh RVF tại tần số 50 MHz.

Chương 2. Kiến trúc bộ xử lý và kiến trúc tập lệnh RISC-V

Phân tích đặc tính kỹ thuật của kiến trúc RISC so với CISC (giảm diện tích bộ điều khiển từ 60% xuống 10%, tăng tốc độ giải mã). Giới thiệu lịch sử và cấu trúc tập lệnh RISC-V do David Patterson phát triển. So sánh ba cấu hình đường ống: One-Deep Single-Completion, Superpipeline và Parallel Pipeline; từ đó lựa chọn Parallel Pipeline. Phân tích sự khác biệt về chu trình xử lý giữa mô hình In-of-Order và Out-of-Order (sử dụng Instruction Buffer, Reservation Station, Functional Units và Reorder Buffer). Trình bày chi tiết 6 định dạng lệnh RISC-V.

Chương 3. Thiết kế bộ xử lý RISC-V theo vi kiến trúc OoO

Phân tích cơ chế phát sinh các loại Data Hazards (RAW, WAR, WAW) trong đường ống. Trình bày chi tiết giải pháp Forwarding cho RAW và cơ chế Register Renaming cho WAR/WAW. Mô tả chi tiết kiến trúc phần cứng, giao tiếp cổng và bảng chức năng tín hiệu của các khối: Khối điều khiển Control, Khối tính toán ALU, Khối xử lý Forwarding, Khối Rename, Khối Reservation Station (rsSource) và Khối quản lý trạm trống (rsFree).

Chương 4. Thiết kế đơn vị xử lý số dấu chấm động (FPU)

Trình bày cơ sở toán học của số dấu chấm động theo chuẩn IEEE 754 độ chính xác đơn 32-bit, các trường hợp số đặc biệt và 5 loại ngoại lệ tính toán. Thiết kế chi tiết kiến trúc hệ thống và lưu đồ giải thuật cho từng đơn vị chức năng: bộ cộng/trừ số thực, bộ nhân số thực (phân tích chi tiết ngưỡng phát hiện tràn số mũ 383–508), bộ chia số thực và các cơ chế làm tròn.

Chương 5. Mô phỏng và đánh giá kết quả

Thực hiện quy trình kiểm tra chức năng thông qua hai bước: chạy chương trình kiểm thử trên phần mềm mô phỏng RARS để lấy tập giá trị thanh ghi chuẩn, sau đó nạp mã máy vào bộ mô phỏng RTL trên Xilinx Vivado để so sánh dạng sóng. Kiểm thử thành công 37 lệnh RV32I, 4 lệnh số thực (FADD, FSUB, FMUL, FDIV) và chuỗi lệnh phức tạp chứng minh khả năng thực thi Out-of-Order không bị gián đoạn. Đánh giá kết quả tổng hợp sau thiết kế (Post-synthesis) về mặt định thời (Timing) và mức độ chiếm dụng tài nguyên trên FPGA Xilinx Virtex-7 trước và sau khi tích hợp FPU.

Chương 6. Kết luận và hướng phát triển đề tài

Tổng kết các kết quả đạt được về mặt chức năng và hiệu năng. Nêu rõ các mặt hạn chế còn tồn tại về độ phức tạp phần cứng và số lượng thanh ghi vật lý. Đặt ra các định hướng mở rộng hệ thống trong tương lai.

Kết quả và đóng góp

1. Kết quả thực nghiệm

• Hoàn thiện thiết kế phần cứng bộ xử lý RISC-V pipeline 5 tầng tích hợp cơ chế thực thi Out-of-Order.
• Kiểm thử và xác thực độ chính xác 100% của 37 lệnh thuộc tập lệnh RV32I và 4 lệnh tính toán số dấu chấm động đơn (FADD, FSUB, FMUL, FDIV) thuộc tập lệnh RVF thông qua đối sánh trực tiếp giữa RARS và Vivado RTL.
• Triển khai thành công bộ xử lý FPU chuẩn IEEE 754 độc lập và tích hợp hoàn chỉnh vào đường truyền dữ liệu của CPU.
• Đạt mục tiêu hoạt động ở tần số xung nhịp 50 MHz trên nền tảng FPGA Xilinx Virtex-7, đảm bảo yêu cầu định thời sau tổng hợp (Post-synthesis Timing).

2. Đóng góp học thuật và kỹ thuật

So với nghiên cứu thiết kế vi xử lý MIPS32 năm 2018 tại Khoa Kỹ thuật Máy tính (vốn sử dụng vi kiến trúc In-of-Order và chỉ hỗ trợ tính toán số nguyên), khóa luận này có những đóng góp mới:

• Chuyển đổi thành công từ kiến trúc tập lệnh thương mại đóng sang kiến trúc tập lệnh mở hiện đại RISC-V (RV32I).
• Nâng cấp vi kiến trúc từ xử lý tuần tự (In-of-Order) sang xử lý không tuần tự (Out-of-Order), ứng dụng cơ chế Reservation Station và Register Renaming để triệt tiêu hiện tượng stall do phụ thuộc dữ liệu WAR/WAW.
• Tích hợp thêm đơn vị tính toán số thực FPU 32-bit theo chuẩn IEEE 754, mở rộng khả năng xử lý các tác vụ tính toán khoa học trên phần cứng.

Hạn chế và hướng nghiên cứu tiếp

1. Hạn chế

• Tài nguyên thanh ghi vật lý: Do giới hạn phần cứng, số lượng thanh ghi vật lý dùng cho cơ chế đổi tên còn hạn chế (sử dụng tập thanh ghi mở rộng cố định), đòi hỏi việc quản lý giải phóng trạm RS phải thật tối ưu.
• Độ phức tạp phần cứng: Mạch logic điều khiển, bảng đổi tên và hàng đợi trạm bảo lưu chiếm dụng diện tích logic lớn, làm tăng độ phức tạp trong luồng tổng hợp và tối ưu định thời.

2. Hướng nghiên cứu tiếp

• Mở rộng hỗ trợ đầy đủ các tập lệnh mở rộng khác của RISC-V như RV64I, RV64M (phép nhân/chia số nguyên mở rộng) và chuẩn dấu chấm động độ chính xác kép RV64D.
• Thiết kế và tích hợp thêm khối dự đoán rẽ nhánh (Branch Prediction) và bộ nhớ đệm (L1 Instruction/Data Cache) để tối ưu hóa tối đa hiệu suất của kiến trúc OoO.
• Tối ưu hóa vi kiến trúc để nâng cao tần số hoạt động vượt mức 50 MHz trên các dòng FPGA cao cấp hơn hoặc tiến hành đóng gói kiểm thử theo luồng ASIC vật lý.

Giá trị tham khảo

Khóa luận là tài liệu kỹ thuật có giá trị tham khảo cao đối với:

• Sinh viên và học viên chuyên ngành Kỹ thuật Máy tính, Điện tử – Viễn thông, Công nghệ Vi mạch: Nắm bắt phương pháp thiết kế vi kiến trúc vi xử lý hiện đại từ mức giải thuật, sơ đồ khối đến mã nguồn Verilog HDL cụ thể.
• Người nghiên cứu kiến trúc máy tính: Tham khảo chi tiết giải thuật phần cứng xử lý số thực chuẩn IEEE 754 (Cộng, Trừ, Nhân, Chia) và phương pháp giải quyết xung đột dữ liệu bằng Forwarding, Register Renaming và Reservation Station.
• Kỹ sư thiết kế FPGA/ASIC: Cung cấp quy trình kiểm thử đối chiếu chuẩn xác giữa phần mềm mô phỏng mức tập lệnh (RARS) và mô phỏng dạng sóng phần cứng (Vivado RTL).

Câu hỏi thường gặp

1. Đồ án giải quyết các loại xung đột dữ liệu (Data Hazards) trong đường ống bằng những kỹ thuật cụ thể nào?

Khóa luận phân loại và xử lý triệt để ba dạng xung đột dữ liệu:

• Xung đột RAW (Read-After-Write): Được giải quyết bằng kỹ thuật chuyển tiếp dữ liệu (Forwarding), cho phép gửi kết quả tính toán trực tiếp từ các tầng sau (EX/MEM hoặc MEM/WB) về tầng giải mã/thực thi mà không cần chờ ghi vào thanh ghi.
• Xung đột WAR (Write-After-Read) và WAW (Write-After-Write): Được loại bỏ hoàn toàn bằng kỹ thuật đổi tên thanh ghi (Register Renaming), ánh xạ thanh ghi kiến trúc sang các thanh ghi vật lý tạm thời thông qua trạm bảo lưu (Reservation Station - RS).

2. Kiến trúc FPU trong đồ án xử lý những phép toán nào và tuân theo tiêu chuẩn nào?

FPU được thiết kế theo chuẩn IEEE 754 đơn (Single-Precision 32-bit), bao gồm 1 bit dấu, 8 bit số mũ và 23 bit định trị. Đơn vị này thực thi 4 phép toán cơ bản gồm FADD (cộng), FSUB (trừ), FMUL (nhân) và FDIV (chia), hỗ trợ 4 chế độ làm tròn và phát hiện 5 loại ngoại lệ: Invalid Operation, Division by Zero, Inexact, Overflow và Underflow.

3. Trong giải thuật nhân số thực (FMUL), điều kiện nào được xác định là gây ra ngoại lệ tràn trên (Overflow)?

Ngoại lệ tràn trên (Overflow) trong phép nhân số thực được xác định qua hai giai đoạn:

• Tại bước cộng số mũ: Khi tổng hai số mũ của hai toán hạng đầu vào nằm trong khoảng từ 383 đến 508 (do giá trị tối đa không gây tràn là $255 + 127 = 382$).
• Tại bước chuẩn hóa kết quả: Khi số mũ hiện tại đạt giá trị 254 và kết quả chuẩn hóa yêu cầu cộng thêm 1 vào phần mũ.

4. Quy trình kiểm thử và xác thực chức năng của bộ xử lý được tiến hành như thế nào?

Nhóm tác giả sử dụng phần mềm RARS (RISC-V Assembler and Runtime Simulator) để chạy chương trình hợp ngữ và trích xuất trạng thái dữ liệu thanh ghi chuẩn làm dữ liệu đối chứng. Sau đó, mã máy được nạp vào mô hình RTL thiết kế trên Xilinx Vivado để tiến hành mô phỏng dạng sóng. Kết quả dạng sóng và giá trị thanh ghi sau thực thi trên Vivado được đối chiếu khớp hoàn toàn với kết quả từ RARS.

5. Khóa luận này có điểm cải tiến nổi bật nào so với đề tài thiết kế vi xử lý MIPS32 năm 2018 tại trường?

So với đề tài MIPS32 năm 2018 (sử dụng vi kiến trúc In-of-Order, thực thi tuần tự và chỉ hỗ trợ lệnh số nguyên), khóa luận đã chuyển dịch sang kiến trúc tập lệnh mở thế hệ mới RISC-V (RV32I), nâng cấp vi kiến trúc lên Out-of-Order (OoO) giúp giải quyết nghẽn đường ống do phụ thuộc dữ liệu, đồng thời tích hợp thêm khối tính toán số dấu chấm động FPU 32-bit chuẩn IEEE 754.

Kết luận

Khóa luận tốt nghiệp của hai tác giả Phan Văn Tiến và Huỳnh Trung Tấn đã nghiên cứu, thiết kế và xác thực thành công bộ xử lý RISC-V 32-bit theo vi kiến trúc thực thi không theo thứ tự (Out-of-Order) trên nền tảng FPGA Xilinx Virtex-7. Hệ thống thực thi chính xác 37 lệnh RV32I cùng 4 lệnh số thực RVF (FADD, FSUB, FMUL, FDIV) ở tần số xung nhịp 50 MHz, xử lý hiệu quả các xung đột dữ liệu đường ống thông qua cơ chế Forwarding, Register Renaming và Reservation Station. Đây là công trình thực nghiệm phần cứng có độ hoàn thiện cao, đóng góp tài liệu kỹ thuật và mô hình vi kiến trúc giá trị cho công tác nghiên cứu, đào tạo chuyên ngành Kỹ thuật Máy tính và thiết kế vi mạch.

Trích đoạn nội dung tài liệu

ĐẠI HỌC QUOC GIA TP. HO CHÍ MINH TRUONG DAI HOC CONG NGHE THONG TIN KHOA KY THUAT MAY TÍNH PHAN VAN TIEN HUYNH TRUNG TAN KHOA LUAN TOT NGHIEP THIET KE BO XU LY THEO VI KIÊN TRÚC 000 DESIGN OOO PROCESSOR KY SU NGANH KỸ THUAT MAY TÍNH TP. HO CHÍ MINH, 2021 ĐẠI HỌC QUOC GIA TP. HO CHÍ MINH TRUONG DAI HOC CONG NGHE THONG TIN KHOA KY THUAT MAY TÍNH PHAN VAN TIEN — 16521234 HUYNH TRUNG TAN - 16521073 KHOA LUAN TOT NGHIEP THIET KE BO XU LÝ THEO VI KIÊN TRÚC 000 DESIGN O00 PROCESSOR KỸ SƯ NGANH KY THUAT MAY TÍNH GIANG VIEN HUONG DAN HO NGỌC DIEM TP.

HO CHÍ MINH, 2021 THONG TIN HỘI DONG PHAN BIEN KHÓA LUẬN TOT NGHIỆP Hội đồng cham khóa luận tốt nghiệp thành lập theo Quyết định số 70/QD- DHCNTT ngày 27 tháng 01 năm 2021 của hiệu trưởng trường Dai học Công Nghệ Thông Tin. Lâm Đức Khải. - Cán bộ phản biện. Nguyễn Thanh Thiện.

LỜI CẢM ƠN Trong thời gian nghiên cứu và thực hiện khóa luận tốt nghiệp, để đạt được kết quả hôm này, chúng em đã nhận được sự hỗ trợ và hướng dẫn nhiệt tình từ giảng viên hướng dẫn. Qua báo cáo khóa luận tốt nghiệp này, chúng em xin bày tỏ lòng biết ơn chân thành đến giảng viên Thạc sĩ Hồ Ngọc Diễm, Kỹ sư Trần Đại Dương. Đồng thời, nhóm xin chân thành gửi lời cám ơn đến tất cả quý thầy cô giảng viên tại trường Dai học Công Nghệ Thông Tin - ĐHQG TP.HCM, đã giảng dạy và hướng dẫn tận tình cho chúng em trong thời gian học tập và nghiên cứu tại trường. Tổng quan đề tài.

_ Các nghiên cứu liên quan. Lý do thực hiện đề tài. — Mục tiêu đề tài. Phương pháp thực hiện.

Các nội dung chính. Kiến trúc bộ xử lý và kiến trúc tập lệnh risc-v. Kiến trúc RISC 2. Nhược điểm.

Kiến trúc RISC-V. Ưu và nhược điểm của kiến trúc RISC-V. Kiến trúc RISC-V đã pipeline hóa. Vi kiến trúc Out-of-Order (OOO).

Vi kiến trúc In-Of-Orde. Vi kiến trúc OoQ. Kiến trúc tập lệnh RISC-V.---2222222++rtttEEEEEvrrrrrrrrrrrrrrrrrrrrrrrres 9 Chương 3. Thiết kế bộ xử lý RISC-V theo vi kiến trúc OoO.

Vấn dé cần giải quyết. s1 TgHThH HH nrrhưệp 10 3. Thiết kế cơ bản tổng quát. Khối tính toán ALU.

Khối xử ly Forwarding. Khéi Reservation Station(RS) - rsSource. Khối quản lý RS I0. Thiết kế đơn vị xử lý số dau cham động (FPU).

Số dấu chấm động (Floating point). Khái niệm số dấu chấm động.----:zcz+cc5sccc++ 25 4. Số dấu chấm động độ chính xác đơn theo chuẩn IEEE 754. Tính toán trên số dau chấm động độ chính xác đơn.

Ngoại lệ trong tính toán số dau cham động độ chính xác đơn. Làm tròn khi tính toán số đầu châm động. Thiết kế dom vị xử ly Floating point theo ludng thiết kế ASIC. Thiết kế đơn vị xử lý Floating poïn(.----c:cscz+cc5sscz+c+ 28 4.

__ Thực hiện các phép toán trên FPU .- - - + +©++x+c+c+xercxe 30 Chương 5. Mô phỏng và đánh giá kết quả. Mô phỏng bộ xử lý RISC-V.---c2+22222222222221111111111tcrrrrrrrke 4I 0S OS OS100 1| 41 5. Tập lệnh mô phon.

Mô phỏng don vị xử ly Floating point 0. Mô phỏng phép cộng. Mô phỏng phép trừ. Mô phỏng phép nhân 5.

Mô phỏng phép chia. Kết quả Post-synthesis Chương 6. _ Kết luận và hướng phát triển đề tài. Nhược điểm.

So sánh với Nghiên cứu trước đó. Hướng phát triỀn.---2+222V++++22E++++tEEES+rttEEEkvrtttrrtrrrrrrkrrrrrrkee 56 TÀI LIEU THAM KHẢO. 2222: ©2222222EE222922EE222222311222231122222312222122 xe57 Hình 2.1: One-Deep Single-Completion Instruction Pipeline [5] .2 Đường ống song song (Parallel Pipeline) [5].3: Mô hình OoO ExecutiON.---- - ¿62 St ‡EEkSv‡kEEEEEEkkerrrkrkrkerrie 8 Hình 2.4: Kiến trúc tập lệnh [5] .--:---22+++222222v+z+++ttt22zvvrrrrrrrrrrrrerree 9 Hình 3.1: Ví dụ về xung đột dữ liệu [2].2: Thiết kế fowarding dé giải quyết xung dột dit liệu [5].3: Cấu trúc thiết kế khi sử dụng kỹ thuật forwarding [2].4: OoO có phụ thuộc dữ liệu [2] .5: OoO sử dung register renaming [2] .--¿---- + +5+5++++s+sec>++x+xe> 5 Hình 3.7: Khối Control điều khiển.8: Khối tính toán ALU .cccccccc5cc222222cEEEEErrrtrrrtrrrrrrrrrrrrirrrrrrriie 8 Hình 3.9: Khối xử lý fowarding.1: Giao diện mức hệ thống của FPU.- St S Set srEeterxekrrxrrrressrr 29 Hình 4.2: Giao diện mức hệ thống phép cộng trừ.3: Sơ đồ giải thuật phép tính cộng.4: Sơ đồ khối của bộ cộng/trừ [5] .¿¿-2¿¿22++z+2vvzxve+cvvseresrr 34 Hình 4.5: Giao diện mức hệ thống phép nhân .6: Sơ đồ giải thật cho phép tính nhân 36 Hình 4.7: Giao diện mức hệ thống phép chia .8: Sơ đồ giải thuật phép tính chia 40 Hình 5.1: Kết quả chạy khởi tao trên phần mềm RARS 1.2: Kết quả mô phỏng khởi tạO.--¿:©2222+222++tt22SSvvetvvvvrrerrvsrrrrrr 45 Hình 5.3: Kết quả chạy 37 lệnh RV32I và 4 lệnh Float trên phan mềm RARS 1.4: Kết quả mô phỏng 37 lệnh RV32I và 4 lệnh Float.5: Kết quả chạy chuỗi lệnh trên phần mềm RARS I.6 Kết quả mô phỏng chuỗi lệnh .-2¿¿©2++2EE22z++222+zzz+ezvseez 49 Hình 5.7: Dang sóng mô phỏng kết quả phép cộng ở mức RTIL.8: Dạng sóng mô phỏng kết quả phép trừ ở mức RTL.9: Dạng sóng mô phỏng kết quả phép nhân ở mức RTL.10: Dang sóng mô phỏng kết quả phép chia ở mức RTIL.11: Tổng hợp Timing thiết kế chưa tích hợp khối tinh toán Floating Point .12: Tổng hợp Timing thiết kế tích hợp khối tính toán Floating Point.13: Tổng hợp tài nguyên.14: Tóm tắt tài nguyên thiết kế sử dụng trên FPGA. DANH MỤC BANG Bang 3.1: Các tín hiệu của khối Control.- 2-22 22 ++E+2E£+E£+EE+EEezE+zEEzrxerxerez 17 Bang 3.2: Các tín hiệu của khối ALLU.----- 2-2222 E+EE+£E+2EE+EE+EErEEzEksrxerrrrex 18 Bang 3.3: Các tín hiệu của khối xử lý Forwarding .4 Các tín hiệu của khối Rename .---2¿- 2: 522S+2Ex+2E+tEx+erxezrxrreeree 20 Bang 3.5: Các tín hiệu khối rsSOUIFCG.

2-2-2 ©5£2S£+EE+EE£EE+2EE£EEvEEtEEerrkerkerkree 22 Bảng 3.6: Các tín hiệu khối rsFTee.----- 2 522 2+++2E+2EE22EE2EEEEEESExrrrxrrrrcree 24 Bang 4.1: Biểu diễn của các số dấu cham động.----- 2 2 ++x+zE+E++rxerxrez 26 Bang 4.2: Giá trị thể hiện của số dấu chấm động .3: Giao điện mức hệ thống của FPU.4: Tín hiệu hệ thống phép cộng trừ.-----2¿ + ++++++x++zx++zxzrxerxesree 30 Bảng 4.5: Tín hiệu mức hệ thống phép nhân .---2- ¿2+ £2++++£x++z+zzz+zz+z 35 Bảng 4.6: Tín hiệu mức hệ thống phép chia.- 2-2 5¿2¿2+2+2£x+2zxzs+srsz 38 Bảng 5.1: Tập lệnh được thực hiện trên thiết kẾ.----¿- 5 ©£2©sz2x+2zs+zx+zrxz 41 Bảng 5.2: Khởi tạo giá trị ban đầu cho các thanh ghi.3: Bang mã khởi tạo giá tri ban đầu cho các thanh ghi .4: Bang mã thực thi 37 lệnh RV32I và 4 lệnh Float.5: Bảng lệnh thực thi chuỗi lệnh theo OoO.--2- ¿22 ©5z>szcszz+zz+zs+2 48 DANH MỤC TỪ VIET TAT Ký hiệu hoặc viết tắt Chú thích OoO Out-Of-Order ISA Instruction Set Architecture RS Reservation Station RISC Reduced Instructions Set Computer FPU Floating point unit TOM TAT KHÓA LUẬN Hiện nay, các vi kiến trúc ngày càng trở nên phức tạp hơn, khiến cho việc học tâp và nghiên cứu về vi xử lý gặp nhiều khó khăn, nhất là ở phần thực nghiệm. Đồng thời việc tìm hiểu về kiến trúc vi xử lý căn bản giúp ta có thé có được những kiến thức cần thiết, tạo tiền đề cho việc phát triển các vi xử lý trong tương lai. Trong khóa luận tốt nghiệp nay, chúng em sẽ trình bay van dé thiết kế bộ xử lý RISC-V theo vi kiến trúc OoO hỗ trợ xử lý 37 lệnh trong tập lệnh RV32I và 4 lệnh cộng trừ nhân chia với số dau cham động trong tập lệnh RVF. Nhóm sẽ thực hiện việc so sánh kết quả mô phỏng trên công cụ Xinlinx Vivado và đánh giá khả năng hoạt động của bộ xử lý.

Tổng quan đề tài 1. Tổng quan Hiện nay, khoa học kỹ thuật ngày càng phát triển kéo theo đó là một lượng dữ liệu vô cùng lớn cần được xử lý, việc tạo ra các CPU có tốc độ xử lý nhanh là cực kì cần thiết. Một trong những phương pháp để giải quyết vần đề này đó là áp dung vi kiến trúc OoO (Out of Order) vào trong thiết kế các bộ vi xử lý hiệu suất cao. So với vi kiến trúc cũ In of Order thực hiện xử lý chuỗi lệnh theo thứ tự, vi kiến trúc OoO thực hiện việc xử lý chuỗi lệnh không theo thứ tự.

Vi kiến trúc này hỗ trợ giải quyết các van đề gián đoạn xử lý trong quá trình xử lý các lệnh do xuất hiện phụ thuộc dữ liệu, ở vi kiến trúc In of Order không giải quyết được vấn đề này dẫn đến việc ton nhiều chu kì hơn dé xử lý các lệnh. Các nghiên cứu liên quan Theo nhóm tìm hiểu thì chưa có dé tài nghiên cứu nào về thiết kế bộ xử lý theo vi kiến trúc OoO được công bố ở Việt Nam. Ở trường Đại học Công nghệ thông tin - ĐHQG TP.HCM đã có đề tài “Nghiên cứu thiết kế bộ vi xử lý kiến trúc MIPS32” của tác giả Nguyễn Hoàng Dũng va Phan Gia Bảo ở Khóa luận tốt nghiệp ngành Kỹ thuật Máy tính năm 2018. Kết quả của nghiên cứu này đã hoàn thành thiết kế bộ xử lý MIPS32 pipeline 5 tầng theo vi kiến trúc In of Order và đã được kiểm thử trên FPGA Xilinx Virtex-7, tuy nhiên thiết kế chưa thực hiện được các lệnh liên quan đến Floating point, cũng như tốc độ thực thi của thiết kế chưa cao do sử dụng vi kiến trúc In of Order.

Ly do thực hiện đề tài Hiện nay, ở Việt Nam chưa có công trình nghiêng cứu cũng như sản phẩm nao liên quan đến bộ xử lý thế hệ mới RISC-V cũng như việc sử dụng vi kiến trúc OoO vào trong thiết kế. Nhìn thấy được lợi ích của việc áp dụng vi kiến trúc OoO vào trong thiết kế bộ xử lý với tốc độ xử lý tốt hơn, nhóm đã lựa chọn nghiên cứu và thiết kế một bộ xử lý theo vi kiến trúc OoO. Mục tiêu đề tài Thiết kế Bộ xử lý RISC-V pipeline 5 tầng theo vi kiến trúc OoO: - Thuc thi 37 lệnh thuộc tập lệnh RV32I. - Thuc thi 4 lệnh floating point FADD, FSUB, FMUL, FDIV thuộc tập lệnh RVF.

- Hoat động ở tần số 50Mhz. Phương pháp thực hiện - Nghiên cứu tài liệu: Tìm hiểu tài liệu về RISC-V và các công trình nghiêng cứu liên quan đến việc sử dụng vi kiến trúc OoO vào trong thiết kế, nghiên cứu và thiết kế đơn vị xử lý Floating point. - _ Thiết kế: Xilinx FPGA Design Flow. - _ Xác minh: Mô phỏng thiết kế sử dụng công cụ Xilinx Vivado.

- _ Thực nghiệm: Hiện thực trên FPGA Xilinx Virtex-7. Các nội dung chính - _ Thiết kế bộ xử lý RISC-V theo vi kiến trúc OoO. - M6 phỏng bộ xử lý RISC-V. - _ Thiết kế đơn vị xử ly Floating Point.

- M6 phỏng đơn vi xử lý Floating Point. - Tich hợp hệ thống va mô phỏng. - _ Kiểm thử thiết kế trên FPGA. Kiến trúc bộ xử lý và kiến trúc tập lệnh risc-v 2.

Kiến trúc RISC RISC là một phương pháp thiết kế các bộ vi xử lý (VXL) theo hướng đơn giản hóa tập lệnh, trong đó thời gian thực thi tất cả các lệnh đều như nhau. Hiện nay, các bộ vi xử ly RISC phổ biến là ARM, SuperH, MIPS, PIC, DEC Alpha, PA-RISC và PowerPC của IBM.