Bối cảnh và vấn đề nghiên cứu

Ngành công nghiệp vi mạch bán dẫn đang giữ vai trò nền tảng trong cuộc cách mạng chuyển đổi số và phát triển kinh tế tri thức toàn cầu cũng như tại Việt Nam. Trong bối cảnh tình trạng thiếu hụt chip xảy ra trên quy mô quốc tế, việc nghiên cứu, làm chủ thiết kế và sản xuất bộ vi xử lý trở thành nhiệm vụ chiến lược. Xu hướng công nghệ điện toán tập lệnh đơn giản hóa (RISC) ngày càng chiếm ưu thế nhờ khả năng tối ưu hóa hiệu suất xử lý, kích thước phần cứng nhỏ gọn và tiêu thụ năng lượng thấp, đặc biệt phù hợp cho các thiết bị di động và ứng dụng Internet vạn vật (IoT).

Các nghiên cứu đi trước về bộ vi xử lý nhúng thường bộc lộ những hạn chế kỹ thuật nhất định:

  • Đề tài thiết kế vi xử lý 32 bit cho hệ thống nhúng dựa trên kiến trúc MIPS của Hyun Woo Oh, Kwon Neung Cho và Seung Eun Lee tuy giảm được diện tích và công suất nhưng khả năng xử lý đa nhiệm còn hạn chế.
  • Các thiết kế vi xử lý MIPS RISC chu kỳ đơn (single-cycle) của nhóm Mamun Bin Ibne Reaz và Safaa S. Omran tuy đơn giản, không bị xung đột dữ liệu nhưng chu kỳ xung nhịp bị kéo dài bởi lệnh chậm nhất, gây lãng phí tài nguyên đường truyền dữ liệu và giảm hiệu suất xử lý trung bình.

Để giải quyết các hạn chế trên, đề tài tập trung vào việc nghiên cứu và hiện thực hóa một bộ vi xử lý 32 bit mã nguồn mở dựa trên kiến trúc tập lệnh RISC-V kết hợp với kiến trúc bộ nhớ Harvard và kỹ thuật đường ống 5 giai đoạn.

Mục tiêu cụ thể của đề tài bao gồm ba nội dung:

  1. Tận dụng kiến trúc tập lệnh RISC-V với tập lệnh đơn giản hóa để giảm độ phức tạp phần cứng, đồng thời tận dụng tính chất mã nguồn mở hoàn toàn miễn phí nhằm loại bỏ chi phí bản quyền.
  2. Áp dụng kỹ thuật đường ống (pipelining) 5 giai đoạn nhằm tăng cường thông lượng xử lý thông qua việc thực thi đồng thời các công đoạn của nhiều lệnh trong mỗi chu kỳ xung nhịp.
  3. Ứng dụng kiến trúc máy tính Harvard với hai khối bộ nhớ riêng biệt cho lệnh và dữ liệu nhằm loại bỏ hiện tượng nghẽn cổ chai khi truy xuất đồng thời, nâng cao tốc độ thực thi và ngăn ngừa xung đột đọc/ghi.

Đối tượng và phạm vi nghiên cứu:

  • Đối tượng nghiên cứu: Kiến trúc tập lệnh RISC-V (tập lệnh cơ sở số nguyên RV32I và mở rộng nhân/chia RV32M), vi kiến trúc đường ống 5 tầng và mô hình bộ nhớ Harvard.
  • Phạm vi không gian và thời gian: Đề tài được thực hiện tại Bộ môn Kỹ thuật Máy tính – Viễn thông, Khoa Điện – Điện tử, Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh, trong khung thời gian từ ngày 19/02/2024 đến ngày 03/06/2024.
  • Giới hạn kỹ thuật: Đề tài tập trung vào thiết kế mức truyền thanh ghi (RTL) bằng ngôn ngữ Verilog HDL và kiểm tra hoạt động bằng mô phỏng dạng sóng trên phần mềm Vivado Design Suite; không thực hiện thiết kế vật lý vi mạch (layout vi mạch chi tiết, tape-out) và không tích hợp các giao thức truyền thông nhúng ngoại vi phức tạp.

Cơ sở lý thuyết và phương pháp

Đề tài xây dựng trên nền tảng lý thuyết về kiến trúc máy tính và kỹ thuật vi xử lý hiện đại:

  • Kiến trúc máy tính: So sánh giữa mô hình Von Neumann (chung bộ nhớ và bus dữ liệu/lệnh, dễ gây nghẽn cổ chai) và mô hình Harvard (tách biệt hoàn toàn bus và không gian lưu trữ cho chương trình và dữ liệu).
  • Kiến trúc tập lệnh RISC-V: Sử dụng tập lệnh số nguyên cơ sở RV32I (gồm 47 lệnh với 6 định dạng chuẩn: R, I, S, U, B, J) và phần mở rộng chuẩn số nguyên RV32M (bổ sung các phép nhân và chia số nguyên). Trạng thái kiến trúc hiển thị gồm 32 thanh ghi 32 bit ($x_0$ đến $x_{31}$) và thanh ghi bộ đếm chương trình (PC).
  • Kỹ thuật đường ống 5 tầng: Chia chu trình xử lý của một chỉ thị thành 5 giai đoạn tuần tự:
    1. Lấy lệnh (Instruction Fetch - IF): Nạp chỉ thị từ bộ nhớ lệnh theo địa chỉ của PC.
    2. Giải mã lệnh (Instruction Decode - ID): Giải mã trường mã thao tác, đọc các thanh ghi nguồn từ tập thanh ghi và tạo các tín hiệu điều khiển.
    3. Thực thi (Execution - EX): Đơn vị số học và logic (ALU) tính toán kết quả hoặc địa chỉ bộ nhớ hiệu dụng.
    4. Truy cập bộ nhớ (Memory Access - MEM): Đọc hoặc ghi dữ liệu với bộ nhớ dữ liệu (đối với lệnh load/store).
    5. Ghi lại (Write Back - WB): Cập nhật kết quả tính toán hoặc dữ liệu đọc được vào thanh ghi đích.
  • Phân loại và xử lý xung đột đường ống (Pipeline Hazards): Phân tích 3 loại xung đột gồm xung đột cấu trúc (Structural Hazard), xung đột điều khiển (Control Hazard) và xung đột dữ liệu (Data Hazard - RAW, WAR, WAW). Đề tài áp dụng giải pháp chuyển tiếp dữ liệu (Forwarding) và chèn chu kỳ trễ (Stalling/Bubble) để triệt tiêu xung đột dữ liệu RAW.
Phương pháp nghiên cứu Nội dung thực hiện cụ thể Nguồn dữ liệu & Công cụ
Phân tích - Tổng hợp lý thuyết Nghiên cứu tài liệu chuẩn của tổ chức RISC-V International, phân tích cấu trúc tập lệnh RV32I, định dạng mã hóa và vi kiến trúc MIPS/RISC. Tài liệu đặc tả kỹ thuật RISC-V, giáo trình Kỹ thuật vi xử lý, Thiết kế mạch tích hợp VLSI.
Mô hình hóa phần cứng (RTL Design) Xây dựng mã nguồn mô tả phần cứng cho từng khối chức năng và toàn hệ thống vi xử lý 32 bit. Ngôn ngữ mô tả phần cứng Verilog HDL, chuẩn cú pháp IEEE.
Mô phỏng & Kiểm thử chức năng Thiết lập các tập tin kiểm tra (testbench), nạp các đoạn mã chương trình hợp ngữ (Assembly) để kiểm tra tính đúng đắn của đường dữ liệu và tín hiệu điều khiển. Bộ công cụ phần mềm Xilinx Vivado Design Suite.

Thiết kế và triển khai

Hệ thống vi xử lý 32 bit được tổ chức thành 5 khối chức năng chính kết nối qua các thanh ghi trung gian liên tầng và 1 khối xử lý xung đột độc lập.

       +-----------------------------------------------------------------------+
       |                                                                       |
       v                                                                       |
+--------------+    +--------------+    +--------------+    +--------------+   |
| Khối Lấy lệnh|--->|Khối Giải mã  |--->|Khối Thực thi |--->|Khối Truy cập |--->[Khối Ghi lại]
|     (IF)     |    |  lệnh (ID)   |    |    (EX)      |    |bộ nhớ (MEM)  |        (WB)
+--------------+    +--------------+    +--------------+    +--------------+         |
                            ^                  ^                   ^                 |
                            |                  |                   |                 |
                            +-----------[Khối Xử lý xung đột]------+                 |
                            |                  |                                     |
                            +------------------+-------------------------------------+

Kiến trúc chi tiết các khối chức năng

  1. Khối lấy lệnh (IF): Bao gồm bộ đếm chương trình (PC), bộ cộng tăng địa chỉ (PC + 4), bộ ghép kênh chọn địa chỉ kế tiếp (giữa PC + 4 và địa chỉ nhảy PCTargetE dựa vào tín hiệu PCSrcE), bộ nhớ lệnh (Instruction Memory) và thanh ghi trung gian IF/ID. Ngõ vào khối tiếp nhận bus 33 đường (1 đường điều khiển và 32 đường dữ liệu từ khối EX).
  2. Khối giải mã lệnh (ID): Tiếp nhận chỉ thị 32 bit từ khối IF, bao gồm tập thanh ghi (Register File) gồm 32 thanh ghi 32 bit với 2 cổng đọc và 1 cổng ghi, khối mở rộng dấu tức thời (Extend Unit) và khối điều khiển chính (Control Unit). Khối tạo ra các tín hiệu điều khiển thực thi và lấy toán hạng. Ngõ vào tiếp nhận bus 102 đường (gồm tín hiệu điều khiển từ MEM, dữ liệu ghi từ WB, dữ liệu lệnh và địa chỉ từ IF).
  3. Khối thực thi (EX): Chứa đơn vị tính toán số học logic (ALU), bộ cộng tính địa chỉ nhánh (PCTargetE), bộ điều khiển ALU (ALU Control) và các bộ ghép kênh chuyển tiếp (Forwarding MUX). Ngõ vào tiếp nhận bus 178 đường (tín hiệu điều khiển, dữ liệu, địa chỉ từ ID, dữ liệu hồi tiếp từ WB và tín hiệu chọn từ Hazard Unit).
  4. Khối truy cập bộ nhớ (MEM): Chứa bộ nhớ dữ liệu (Data Memory) với khả năng đọc và ghi đồng bộ/bất đồng bộ theo byte, nửa từ và từ 32 bit, cùng các thanh ghi đường ống MEM/WB. Ngõ vào tiếp nhận bus 72 đường từ khối EX.
  5. Khối ghi lại (WB): Bao gồm bộ ghép kênh lựa chọn giữa dữ liệu đọc từ bộ nhớ (Read Data) và kết quả tính toán từ ALU (ALU Result) để đưa về cổng ghi của tập thanh ghi tại giai đoạn ID. Ngõ vào tiếp nhận bus 65 đường từ khối MEM.
  6. Khối xử lý xung đột (Hazard Unit): Tiếp nhận thông tin địa chỉ các thanh ghi nguồn ($rs_1, rs_2$) và thanh ghi đích ($rd$) cùng các tín hiệu cho phép ghi thanh ghi (RegWrite) từ các tầng EX, MEM, WB (thông qua bus 20 đường). Khối xuất ra các tín hiệu điều khiển ForwardAE, ForwardBE để chuyển tiếp dữ liệu tức thời từ tầng MEM hoặc WB vào đầu vào ALU ở tầng EX, loại bỏ hiện tượng trễ khi xảy ra xung đột dữ liệu RAW.

Nội dung chính theo từng chương

Chương 1: Tổng quan

Trình bày tổng quan về cuộc cách mạng công nghiệp 4.0, sự phát triển của công nghệ bán dẫn và nhu cầu cấp thiết về nguồn nhân lực thiết kế vi mạch tại Việt Nam. Phân tích các nghiên cứu liên quan về bộ vi xử lý MIPS chu kỳ đơn và đa chu kỳ, chỉ ra các nhược điểm về hiệu suất và sử dụng tài nguyên. Xác định mục tiêu, giới hạn kỹ thuật và bố cục của đồ án thiết kế bộ vi xử lý 32 bit RISC-V.

Chương 2: Cơ sở lý thuyết

Cung cấp bức tranh toàn diện về lịch sử kiến trúc máy tính từ máy tính ENIAC (1946), mô hình Von Neumann và Harvard đến sự phân hóa giữa CISC và RISC. Đi sâu vào kiến trúc MIPS và RISC-V, chi tiết hóa tập lệnh cơ sở RV32I (các trường opcode, rd, funct3, rs1, rs2, funct7, imm cho 6 định dạng lệnh R, I, S, U, B, J) và phần mở rộng RV32M. Phân tích nguyên lý đường ống 5 tầng, minh chứng việc tối ưu thời gian thực thi (rút ngắn chu kỳ xử lý lý tưởng xuống gần 4-5 lần so với không đường ống) và phân tích các dạng xung đột đường ống cùng giải pháp phần cứng chuyển tiếp dữ liệu.

Chương 3: Thiết kế và xây dựng hệ thống

Đặc tả toàn bộ yêu cầu thiết kế hệ thống phần cứng theo chuẩn RV32I/M trên Verilog HDL. Xây dựng sơ đồ khối tổng quát và sơ đồ chi tiết từng khối: Lấy lệnh (IF), Giải mã lệnh (ID), Thực thi (EX), Truy cập bộ nhớ (MEM), Ghi lại (WB) và Xử lý xung đột (Hazard Handling). Thiết lập bảng trạng thái tín hiệu điều khiển cho từng loại lệnh (R, I, S, B, J) và bảng logic giải mã tín hiệu điều khiển ALU.

Chương 4: Kết quả

Trình bày kết quả tổng hợp mạch mức RTL và kiểm chứng dạng sóng mô phỏng thời gian (timing simulation waveforms) trên phần mềm Vivado cho từng khối chức năng riêng lẻ và toàn bộ hệ thống tích hợp. Thực hiện mô phỏng chương trình kiểm thử hợp ngữ (Assembly) chứa đầy đủ các nhóm lệnh số học, logic, truy xuất bộ nhớ và rẽ nhánh trong dải thời gian từ 0 ns đến 480 ns; đánh giá báo cáo công suất hoạt động của hệ thống.

Chương 5: Kết luận và hướng phát triển

Đánh giá mức độ hoàn thành nhiệm vụ thiết kế vi xử lý 32 bit RISC-V đường ống 5 tầng, tổng kết các kết quả đạt được về tính đúng đắn trong xử lý lệnh và giải quyết xung đột dữ liệu. Đồng thời, đề xuất các hướng nghiên cứu tiếp theo để hoàn thiện và ứng dụng vi xử lý vào thực tế.

Kết quả và đóng góp

Kết quả kỹ thuật đạt được

  1. Tổng hợp thành công vi kiến trúc phần cứng: Thiết kế và kiểm tra thành công sơ đồ RTL cho 5 khối chức năng chính và khối xử lý xung đột bằng ngôn ngữ Verilog HDL trên phần mềm Vivado Design Suite.
  2. Kiểm chứng dạng sóng mô phỏng (0 – 480 ns): Toàn bộ hệ thống được kiểm thử với đoạn chương trình Assembly mẫu gồm các lệnh tải dữ liệu, tính toán số học, lưu dữ liệu và nhảy rẽ nhánh. Kết quả mô phỏng dạng sóng được ghi nhận chi tiết qua 3 giai đoạn:
    • Giai đoạn 0 – 160 ns: Thực hiện khởi tạo bộ đếm chương trình, nạp các lệnh tải và thiết lập giá trị ban đầu vào các thanh ghi; kiểm tra tính đúng đắn của khối lấy lệnh và giải mã.
    • Giai đoạn 160 – 320 ns: Thực thi các chuỗi lệnh tính toán số học (ADD, SUB...) và kiểm chứng hoạt động của khối xử lý xung đột khi dữ liệu được chuyển tiếp (Forwarding) chính xác từ tầng MEM/WB sang tầng EX mà không làm gián đoạn đường ống.
    • Giai đoạn 320 – 480 ns: Kiểm tra hoạt động của các lệnh truy xuất bộ nhớ (LW, SW) và lệnh rẽ nhánh có điều kiện/không điều kiện, cập nhật chính xác địa chỉ nhảy PCTargetE và trạng thái ghi lại vào tập thanh ghi.
  3. Phân tích công suất (Power Analysis): Phần mềm Vivado đã trích xuất báo cáo phân tích công suất hoạt động tổng thể của bộ vi xử lý 32 bit, phục vụ việc đánh giá hiệu quả tiêu thụ năng lượng của thiết kế.
Thành phần kiểm thử Chỉ tiêu kỹ thuật / Chức năng Kết quả kiểm chứng trên Vivado
Khối lấy lệnh (IF) Cập nhật PC, nạp chỉ thị 32 bit Đúng dạng sóng, chuyển đổi chính xác giữa PC+4 và PCTarget
Khối giải mã (ID) Giải mã 6 định dạng lệnh, đọc tập thanh ghi Tạo đúng các tín hiệu điều khiển và mở rộng hằng số tức thời
Khối thực thi (EX) Tính toán ALU, xác định nhánh Thực hiện đúng các phép toán số học, logic và cờ điều kiện
Khối nhớ (MEM) Đọc/ghi bộ nhớ dữ liệu Truy xuất bộ nhớ theo đúng địa chỉ tính toán từ ALU
Khối ghi lại (WB) Ghi dữ liệu vào thanh ghi đích Cập nhật chính xác dữ liệu vào tệp thanh ghi tại sườn xung
Xử lý xung đột Phát hiện phụ thuộc dữ liệu RAW Tín hiệu chuyển tiếp hoạt động chính xác, không phát sinh lỗi

Giải pháp và đóng góp của đề tài

  • Khắc phục xung đột dữ liệu không cần dừng đường ống: Thiết kế thành công khối chuyển tiếp dữ liệu (Data Forwarding Unit), cho phép kết quả từ đầu ra ALU ở giai đoạn MEM hoặc kết quả ở giai đoạn WB được đưa trực tiếp vào đầu vào của ALU ở giai đoạn EX, triệt tiêu độ trễ do phụ thuộc dữ liệu (RAW) trong hầu hết các chỉ thị số học.
  • Tối ưu hóa kiến trúc nhúng: Kết hợp giữa tập lệnh chuẩn mở RISC-V (RV32I/M) và cấu trúc nhớ Harvard giúp hệ thống đạt tốc độ xử lý cao hơn các mô hình Von Neumann truyền thống, tạo tài liệu thiết kế vi kiến trúc mở phục vụ học tập và nghiên cứu.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của đề tài

  • Thiết kế mới dừng lại ở mức mô phỏng phần mềm (RTL simulation trên Vivado Design Suite), chưa tiến hành nạp và hiện thực hóa thực tế trên kit phần cứng FPGA (Field-Programmable Gate Array) hoặc thiết kế vi mạch vật lý (ASIC layout).
  • Hệ thống vi xử lý hoạt động độc lập, chưa được tích hợp các khối điều khiển ngoại vi và giao thức truyền thông nhúng tiêu chuẩn (như UART, SPI, I2C, bus chuẩn công nghiệp AMBA APB/AXI).
  • Chưa tích hợp các phần mở rộng phức tạp của chuẩn RISC-V như phần mở rộng tính toán dấu phẩy động (F, D), các chỉ thị nén (C) hoặc hỗ trợ cơ chế ngắt và chế độ đặc quyền của hệ điều hành.

Hướng nghiên cứu tiếp

  1. Hiện thực hóa và kiểm thử phần cứng thực tế trên các dòng kit FPGA của Xilinx để đo đạc các thông số tần số xung nhịp cực đại ($F_{max}$) và mức độ chiếm dụng tài nguyên logic (LUTs, Flip-Flops).
  2. Thiết kế và tích hợp thêm các khối giao tiếp ngoại vi cơ bản (UART, Timer, GPIO) thông qua chuẩn bus hệ thống nội bộ để giao tiếp với các module phần cứng bên ngoài.
  3. Nghiên cứu mở rộng vi kiến trúc để hỗ trợ thêm các tập lệnh mở rộng như dấu phẩy động (RV32F), tập lệnh nén (RV32C) và xây dựng khối quản lý bộ nhớ (MMU) phục vụ việc chạy các hệ điều hành thời gian thực (RTOS).

Giá trị tham khảo

Đồ án tốt nghiệp là tài liệu tham khảo chuyên ngành hữu ích cho:

  • Sinh viên và học viên cao học thuộc các ngành Công nghệ Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Máy tính, Công nghệ Thông tin và Thiết kế Vi mạch đang nghiên cứu các môn học: Thiết kế hệ thống số, Kiến trúc máy tính nâng cao, Ngôn ngữ mô tả phần cứng Verilog và Thiết kế VLSI.
  • Các nhóm nghiên cứu và kỹ sư phát triển hệ thống nhúng muốn tiếp cận quy trình thiết kế lõi vi xử lý RISC-V 32 bit từ sơ đồ khối lý thuyết đến mô hình RTL hoàn chỉnh.
  • Nội dung đáng tham khảo nhất: Sơ đồ chi tiết các khối chức năng và vi kiến trúc khối xử lý xung đột dữ liệu bằng mạch chuyển tiếp (Forwarding Unit) được trình bày mạch lạc trong Chương 3 cùng phương pháp kiểm thử đường ống bằng Assembly trong Chương 4.

Câu hỏi thường gặp

1. Đề tài sử dụng tập lệnh nào của kiến trúc RISC-V và có bao nhiêu thanh ghi?

Đề tài sử dụng kiến trúc tập lệnh số nguyên cơ sở RV32I (gồm 47 lệnh) kết hợp với phần mở rộng nhân/chia số nguyên RV32M. Trạng thái kiến trúc bao gồm 32 thanh ghi số nguyên 32 bit (từ $x_0$ đến $x_{31}$, trong đó $x_0$ luôn giữ giá trị hằng số 0) và 1 thanh ghi bộ đếm chương trình (PC).

2. Sự khác biệt cốt lõi giữa kiến trúc Harvard của đề tài so với kiến trúc Von Neumann truyền thống là gì?

Kiến trúc Harvard sử dụng hai hệ thống bus và hai bộ nhớ riêng biệt cho lệnh (Instruction Memory) và dữ liệu (Data Memory). Điều này cho phép CPU có thể lấy lệnh mới và đọc/ghi dữ liệu đồng thời trong cùng một chu kỳ xung nhịp, loại bỏ nút cổ chai truy xuất bộ nhớ của kiến trúc Von Neumann.

3. Khối xử lý xung đột trong đề tài giải quyết dạng xung đột dữ liệu nào và bằng kỹ thuật gì?

Khối xử lý xung đột giải quyết xung đột đọc sau ghi (Read After Write - RAW) phát sinh khi lệnh phía sau cần dữ liệu từ thanh ghi đích của lệnh phía trước chưa kịp ghi về tập thanh ghi. Giải pháp là sử dụng kỹ thuật chuyển tiếp phần cứng (Data Forwarding), đưa trực tiếp kết quả từ thanh ghi trung gian EX/MEM hoặc MEM/WB về ngõ vào ALU.

4. Công cụ phần mềm và ngôn ngữ lập trình chính được nhóm tác giả sử dụng là gì?

Nhóm tác giả sử dụng ngôn ngữ mô tả phần cứng Verilog HDL để thiết kế các khối chức năng phần cứng và sử dụng bộ công cụ phần mềm Vivado Design Suite của Xilinx để thực hiện tổng hợp mạch RTL, mô phỏng dạng sóng và phân tích công suất hoạt động.

5. Giới hạn chính trong phạm vi thực hiện của đồ án này là gì?

Đồ án giới hạn ở việc mô hình hóa mức RTL và mô phỏng trên phần mềm Vivado, không thực hiện thiết kế layout vi mạch vật lý chi tiết, chưa nạp thử nghiệm trên chip bán dẫn thực tế và chưa tích hợp các giao thức truyền thông ngoại vi nhúng.

Kết luận

Đồ án tốt nghiệp "Thiết kế bộ vi xử lý 32 bit" của sinh viên Nguyễn Bảo Tính và Trần Nhật Hải đã nghiên cứu và hiện thực hóa thành công mô hình vi xử lý 32 bit dựa trên kiến trúc tập lệnh RISC-V (RV32I/M) và kiến trúc Harvard sử dụng kỹ thuật đường ống 5 giai đoạn. Toàn bộ các khối chức năng từ lấy lệnh, giải mã, thực thi, truy xuất bộ nhớ, ghi lại đến khối xử lý xung đột dữ liệu đều được mô tả bằng ngôn ngữ Verilog HDL và kiểm chứng tính đúng đắn thông qua mô phỏng dạng sóng trên phần mềm Vivado Design Suite. Kết quả nghiên cứu không chỉ giải quyết hiệu quả vấn đề xung đột dữ liệu trong đường ống mà còn cung cấp một tài liệu tham khảo có giá trị học thuật cao cho sinh viên và kỹ sư trong lĩnh vực thiết kế vi mạch và kiến trúc máy tính.