Tổng quan nghiên cứu

Sự bùng nổ của thị trường viễn thông toàn cầu với hơn 4 tỷ thuê bao di động vào năm 2009 và lưu lượng dữ liệu vô tuyến tăng trưởng trên 60% mỗi năm đã đặt ra yêu cầu cấp thiết về việc thu nhỏ kích thước thiết bị cầm tay. Xu hướng phát triển công nghệ hiện đại đòi hỏi tích hợp toàn bộ các khối chức năng vô tuyến trên một vi mạch duy nhất (Single-chip RF IC). Mặc dù các mạch khuếch đại tạp âm thấp (LNA), vòng khóa pha (PLL) hay bộ lọc băng cơ sở đã được chế tạo thành công trên đế bán dẫn CMOS, nhưng bộ lọc siêu cao tần RF phần lớn vẫn phải sử dụng linh kiện rời như bộ lọc sóng âm bề mặt (SAW), chiếm tới 15% đến 20% chi phí và diện tích bo mạch.

Vấn đề cốt lõi là cuộn cảm thụ động xoắn kim loại trên công nghệ CMOS có hệ số phẩm chất Q rất thấp (thường dưới 10) do tổn hao điện trở và điện dung ký sinh qua đế silic. Mục tiêu nghiên cứu của luận văn là thiết kế và mô phỏng bộ lọc thông dải tích cực siêu cao tần băng S (dải tần từ 2 GHz đến 4 GHz) sử dụng kỹ thuật cuộn cảm tích cực trên công nghệ CMOS 0.18 µm thông qua phần mềm mô phỏng chuyên dụng Cadence. Phạm vi nghiên cứu tập trung vào các chuẩn vô tuyến phổ biến như WLAN IEEE 802.11b/g/n (2.4 GHz), Bluetooth (2.4 GHz đến 2.4835 GHz) và WiMAX (3.5 GHz), được thực hiện tại Trường Đại học Công nghệ - Đại học Quốc gia Hà Nội trong giai đoạn 2010 đến 2011. Kết quả nghiên cứu mang ý nghĩa then chốt khi giúp giảm hơn 70% diện tích vi mạch so với cuộn cảm thụ động, hạ giá thành sản xuất vi mạch khoảng 30% và nâng cao tính linh hoạt cho các thiết bị vô tuyến đa tiêu chuẩn.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu ứng dụng lý thuyết mạng hồi chuyển Gyrator-C để chuyển đổi dung kháng của tụ điện thành cảm kháng tương đương thông qua hai bộ truyền dẫn mắc ngược chiều nhau. Độ tự cảm tương đương được xác định qua biểu thức tỷ lệ nghịch với tích độ hỗ dẫn của hai bộ truyền dẫn và tỷ lệ thuận với điện dung cổng-nguồn. Bên cạnh đó, luận văn kết hợp lý thuyết mạch điện trở âm nhằm bù đắp tổn hao điện trở nối tiếp và gia tăng hệ số phẩm chất Q cho mạch cộng hưởng RLC tương đương.

Bốn khái niệm kỹ thuật trọng tâm bao gồm: tần số cắt của transistor đặc trưng cho tốc độ đóng cắt tối đa ở vùng siêu cao tần; điểm nén 1dB (P1dB) phản ánh giới hạn biên độ tuyến tính ngõ vào; điểm cắt giao thoa bậc 3 (IIP3) định lượng mức độ méo phi tuyến khi xuất hiện hai tín hiệu tần số liền kề; và hệ số tạp âm (Noise Figure - NF) đo lường sự suy giảm tỷ số tín hiệu trên tạp âm qua bộ lọc. Mô hình tín hiệu nhỏ của transistor MOS với các dung kháng ký sinh đóng vai trò là các thành phần cộng hưởng tự nhiên trong cấu trúc tích cực.

Phương pháp nghiên cứu

Nguồn dữ liệu nghiên cứu dựa trên bộ thư viện công nghệ TSMC 0.18 µm và bộ mô hình toán học phần tử bán dẫn chuẩn công nghiệp BSIM3v3 tích hợp trên nền tảng phần mềm Cadence Virtuoso Spectre-RF. Cỡ mẫu nghiên cứu bao gồm 5 cấu trúc vi mạch điển hình trong lịch sử phát triển cuộn cảm tích cực: mạch Wu, mạch Thanachayanont, mạch Xiao-Schaumann, mạch Thanachayanont-Payne và cấu trúc lọc vi sai bậc cao của Liang.

Phương pháp chọn mẫu có chủ đích được áp dụng nhằm lựa chọn những cấu hình mạch có khả năng hoạt động trên 2 GHz và sở hữu khả năng điều chỉnh độc lập giữa tần số cộng hưởng và hệ số phẩm chất. Lý do lựa chọn phương pháp phân tích tham số tán xạ S-parameter, phân tích chế độ xác lập chu kỳ (PSS) và phân tích miền thời gian (Transient) là vì các công cụ này cho phép bóc tách chuẩn xác các hiệu ứng ký sinh bậc hai, điện trở tiếp xúc và phi tuyến tính của vật liệu bán dẫn ở tần số gigahertz. Toàn bộ quá trình tính toán lý thuyết và kiểm nghiệm mô phỏng được triển khai chặt chẽ theo tiến độ 12 tháng.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Thứ nhất, việc ứng dụng cấu trúc cuộn cảm tích cực vi sai mắc kiểu Cascode đã triệt tiêu hiệu quả tạp âm chế độ chung và gia tăng hệ số phẩm chất Q lên gấp 3 đến 5 lần so với cấu trúc đơn cực cơ bản, giải quyết bài toán suy hao chèn tín hiệu.

Thứ hai, bộ lọc chứng minh khả năng điều chỉnh tần số trung tâm vô cùng linh hoạt trong toàn bộ băng S từ 2.0 GHz đến 4.0 GHz, đạt độ biến thiên dải tần trên 60%. Quá trình điều chỉnh được phân tầng rõ rệt: chỉnh thô tần số thông qua việc thay đổi nguồn dòng phân cực từ 40 µA đến 80 µA, và chỉnh tinh tần số thông qua điện áp điều khiển biến dung MOS với độ dịch tần số mịn và ổn định.

Thứ ba, đáp ứng tần số của bộ lọc đạt độ chọn lọc vượt trội với mức suy giảm ngoài dải đạt trên 35 dB tại các mốc tần số 2 GHz và 4 GHz khi tín hiệu lệch khỏi băng thông danh định. Điểm nén 1dB đạt mức -10 dBm và điểm cắt IIP3 đạt xấp xỉ -2.5 dBm, đáp ứng đầy đủ tiêu chuẩn khắt khe của các hệ thống thu phát di động đa băng tần.

Thảo luận kết quả

Nguyên nhân cốt lõi giúp bộ lọc đạt được các chỉ số vượt bậc là nhờ tầng điện trở âm bù triệt để thành phần dẫn nạp ký sinh, biến các điện dung ký sinh có hại của transistor thành tụ điện cộng hưởng hữu ích. So với các công bố của nhóm tác giả Xiao-Schaumann đạt hệ số Q từ 292 đến 665 tại 5.48 GHz nhưng tiêu tán công suất lớn, cấu hình mạch trong nghiên cứu này duy trì mức tiêu thụ công suất tối ưu chỉ 28 mW trên nguồn nuôi danh định 1.8 V.

Dữ liệu mô phỏng trong luận văn được minh họa trực quan thông qua các đồ thị Bode đáp ứng biên độ - pha, biểu đồ đường cong tán xạ S21 theo tần số quét và bảng tổng hợp tương quan giữa dòng phân cực và cảm kháng tương đương. Các biểu đồ này chứng minh rõ nét vùng chuyển tiếp có độ dốc đứng, loại bỏ hoàn toàn các thành phần tần số ảnh và tạp âm ngoài dải trong các ứng dụng thực tế.

Đề xuất và khuyến nghị

Thứ nhất, tối ưu hóa tầng đệm ngõ ra kiểu Source Follower và mạch triệt tạp âm vi sai nhằm kéo giảm hệ số tạp âm NF xuống dưới 12 dB trong lộ trình 6 tháng, do đội ngũ kỹ sư thiết kế RF IC tại các viện nghiên cứu vi điện tử đảm nhiệm.

Thứ hai, nâng cấp tiến trình công nghệ sang các node bán dẫn tiên tiến hơn như CMOS 65 nm hoặc 28 nm để nâng tần số cắt vượt ngưỡng 50 GHz, mở rộng phạm vi hoạt động lên băng tần C (4 GHz đến 8 GHz) trong thời gian 12 tháng bởi nhóm phát triển mạch tích hợp cao tần.

Thứ ba, thiết kế và tích hợp khối mạch tự động vi chỉnh kỹ thuật số (Digital Auto-Tuning) điều khiển bằng vi xử lý nhằm bù trôi nhiệt độ và sai số quy trình chế tạo (PVT), duy trì độ lệch tần số trung tâm dưới 0.5% trong vòng 9 tháng do các kỹ sư hệ thống nhúng thực hiện.

Thứ tư, triển khai chế tạo mẫu thử nghiệm vật lý (Tape-out chip) và tiến hành đo kiểm thực tế trên bo mạch cao tần chuyên dụng bằng máy phân tích mạng vector (VNA) trong vòng 18 tháng, dưới sự phối hợp giữa cơ sở nghiên cứu và các xưởng đúc bán dẫn quốc tế.

Đối tượng nên tham khảo luận văn

Nhóm kỹ sư thiết kế vi mạch tương tự và cao tần: Tiếp cận giải pháp kỹ thuật thay thế cuộn cảm truyền thống, ứng dụng trực tiếp vào việc phát triển chip thu phát RF đa băng tần cho các thiết bị di động 4G, 5G và thiết bị IoT.

Nhóm giảng viên và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Khai thác tài liệu làm bài giảng chuyên đề vi điện tử, nghiên cứu mở rộng các cấu trúc mạch hồi chuyển nâng cao và phương pháp bù điện trở âm trên linh kiện bán dẫn.

Nhóm doanh nghiệp sản xuất phần cứng viễn thông: Vận dụng giải pháp tích hợp Single-chip để loại bỏ linh kiện lọc SAW rời, giúp giảm hơn 70% kích thước module vô tuyến và tối ưu hóa chi phí sản xuất thiết bị đầu cuối.

Nhóm sinh viên chuyên ngành vi mạch và thông tin vô tuyến: Sử dụng làm tài liệu tham khảo chuẩn mực để nắm vững quy trình thiết kế mạch cao tần từ tính toán lý thuyết tín hiệu nhỏ đến thực hành mô phỏng trên môi trường Cadence Virtuoso.

Câu hỏi thường gặp

Tại sao nên sử dụng cuộn cảm tích cực thay cho cuộn cảm thụ động trên chip CMOS? Cuộn cảm thụ động xoắn kim loại trên đế bán dẫn CMOS chiếm diện tích rất lớn và có hệ số phẩm chất Q rất thấp (thường dưới 10) do tổn hao qua đế silic. Cuộn cảm tích cực sử dụng transistor giúp tiết kiệm hơn 70% diện tích vi mạch, đồng thời cho phép tinh chỉnh độ tự cảm và đạt hệ số Q lên đến hàng trăm nhờ mạch bù điện trở âm.

Cơ chế điều khiển tần số trung tâm của bộ lọc băng S hoạt động như thế nào? Mạch sử dụng cơ chế điều khiển kết hợp hai cấp độ. Quá trình chỉnh thô được thực hiện bằng cách thay đổi nguồn dòng phân cực từ 40 µA đến 80 µA để biến đổi độ hỗ dẫn của transistor, qua đó thay đổi độ tự cảm tương đương. Quá trình chỉnh tinh sử dụng điện áp điều khiển phân cực trên biến dung MOS để thay đổi điện dung cộng hưởng chính xác.

Những thách thức kỹ thuật lớn nhất khi thiết kế bộ lọc tích cực CMOS là gì? Thách thức lớn nhất là hệ số tạp âm NF tương đối cao (thường dao động từ 15 dB đến 20 dB) và dải động tuyến tính bị giới hạn bởi đặc tính phi tuyến bậc 3 của transistor. Để giải quyết, người thiết kế cần sử dụng cấu hình vi sai đối xứng nhằm triệt tiêu sóng hài bậc chẵn và tối ưu hóa điểm nén 1dB ở mức an toàn.

Băng tần S có vai trò quan trọng như thế nào trong các chuẩn truyền thông hiện đại? Băng tần S trải dài từ 2 GHz đến 4 GHz theo định nghĩa IEEE, là dải tần số cốt lõi cho mạng cục bộ không dây WLAN IEEE 802.11b/g (2.4 GHz), chuẩn Bluetooth, mạng WiMAX (3.5 GHz) và hệ thống vệ tinh định vị. Việc làm chủ bộ lọc băng S giúp một thiết bị duy nhất có thể tương thích linh hoạt với nhiều tiêu chuẩn viễn thông.

Phần mềm Cadence hỗ trợ những gì trong quy trình thiết kế bộ lọc siêu cao tần? Phần mềm Cadence Virtuoso với bộ công cụ mô phỏng Spectre-RF cung cấp môi trường phân tích tham số tán xạ S-parameter, tính toán điểm làm việc tĩnh DC, khảo sát đáp ứng tần số AC và đo đạc độ méo phi tuyến IIP3. Môi trường này mô phỏng chân thực các hiệu ứng vật lý của quy trình TSMC 0.18 µm trước khi tiến hành chế tạo chip thực tế.

Kết luận

• Luận văn đã hệ thống hóa hoàn chỉnh cơ sở lý thuyết về mạng hồi chuyển Gyrator-C và kỹ thuật bù điện trở âm trên công nghệ bán dẫn CMOS. • Thiết kế thành công bộ lọc thông dải tích cực băng S (2.0 GHz đến 4.0 GHz) trên tiến trình công nghệ tiêu chuẩn TSMC 0.18 µm. • Chứng minh tính hiệu quả của phương pháp điều chỉnh tần số linh hoạt với dòng phân cực từ 40 µA đến 80 µA kết hợp biến dung MOS. • Đạt mức triệt ngoài dải trên 35 dB tại các tần số chặn 2 GHz và 4 GHz, mở ra hướng đi loại bỏ linh kiện lọc thụ động cồng kềnh ngoài chip. • Xây dựng quy trình mô phỏng toàn diện trên nền tảng Cadence Spectre-RF với độ chính xác cao, tạo tiền đề vững chắc cho việc đóng gói vi mạch thực nghiệm.

Đóng góp lớn nhất của luận văn là giải quyết triệt để rào cản tích hợp bộ lọc siêu cao tần lên cùng một phiến bán dẫn với các khối mạch số và tương tự, thúc đẩy công nghệ vi mạch tích hợp toàn phần. Kế hoạch tiếp theo trong 12 đến 18 tháng tới là hoàn thiện bản vẽ Layout vật lý, gửi gia công chế tạo mẫu chip và tiến hành đo kiểm thực nghiệm trên thiết bị đo chuyên dụng. Quý độc giả, kỹ sư vi mạch và các nhà nghiên cứu hãy tham khảo toàn văn công trình để ứng dụng những giải pháp thiết kế vi điện tử tiên tiến vào các dự án phát triển hệ thống vô tuyến thế hệ mới.