Luận Văn Thạc Sĩ: Thiết Kế Bộ Lọc Phần Tử Particle Filtering Xử Lý Tín Hiệu Trên Nền Công Nghệ FPGA

Luận văn thạc sĩ kỹ thuật nghiên cứu thiết kế bộ lọc phần tử particle filtering xử lý tín hiệu trên nền công nghệ fpga, khảo sát thực trạng, phân tích nguyên nhân, đề xuất giải

• Tác giả: Trần Thị Hoàng Oanh
• Người hướng dẫn: Pgs.ts. Lê Tiến Thường
• Trường học: Đại học sư phạm kỹ thuật tp. Hồ Chí Minh
• Chuyên ngành: Điện điện tử
• Đề tài: Thiết Kế Bộ Lọc Phần Tử Cho Xử Lý Tín Hiệu Trên Nền Công Nghệ Fpga
• Loại tài liệu: Luận văn tốt nghiệp
• Năm xuất bản: 2014
• Địa điểm: Hồ Chí Minh

Mục lục chi tiết

• LỜI CAM ĐOAN
• CẢM TẠ
• TÓM TẮT
• ABSTRACT
• MỤC LỤC
• 1. CHƯƠNG 1: TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ
• 1.1. Tổng quan
• 1.2. Mục đích đề tài
• 1.3. Nhiệm vụ đề tài và giới hạn đề tài
• 1.4. Phương pháp nghiên cứu
• 1.5. Kế hoạch thực hiện
• 2. CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
• 2.1. Cơ sở lý thuyết bộ lọc phần tử
• 2.1.1. Mô hình Markov ẩn
• 2.1.2. Ước lượng đệ quy Bayes
• 2.1.3. Bộ lọc Kalman
• 2.1.4. Bộ lọc phần tử
• 2.2. Nền tảng toán học
• 2.2.1. Phương pháp Monte Carlo
• 2.2.2. Phương pháp lấy mẫu quan trọng tuần tự
• 2.2.3. Vấn đề thoái hóa mẫu
• 2.2.4. Lựa chọn tốt hàm mật độ quan trọng
• 2.2.5. Thuật toán bộ lọc phần tử
• 2.3. Tiêu chuẩn Root-mean-square error (RMSE)
• 2.4. Giới thiệu công nghệ FPGA
• 2.4.1. Công nghệ CPLD
• 2.4.2. Công nghệ FPGA
• 2.4.3. Ngôn ngữ mô tả phần cứng VHDL
• 2.4.4. Quá trình cài đặt chương trình trên FPGA
• 2.4.5. Khảo sát Kit Virtex-II Pro và gói công cụ Xilinx
• 2.4.5.1. Kit Virtex-II Pro xc2vp30
• 2.4.5.2. Tổng quan về kit Virtex-II Pro
• 2.4.5.3. FPGA kit Virtex-II Pro
• 2.4.5.4. Cấu hình nguồn cung cấp
• 2.4.5.5. Các nguồn cung cấp và phân phối xung clock
• 2.4.5.6. Khối truyền nhận dữ liệu Multi-Gigabit
• 2.4.5.7. Hệ thống RAM
• 2.4.5.8. Hệ thống điều khiển ACE Compact Flash
• 2.4.5.9. Giao tiếp Fast Ethernet
• 2.4.5.10. Các cổng nối tiếp
• 2.4.5.11. Cách dùng Led, Công tắc, và các nút nhấn
• 2.4.5.12. Cổng kết nối mở rộng
• 2.4.5.13. AC97 Audio CODEC
• 2.4.5.14. CPU Trace và cổng Debug
• 2.4.5.15. Giao tiếp chương trình cổng USB2
• 2.5. Gói công cụ Xilinx hỗ trợ Matlab
• 2.5.1. Xilinx Accel DSP 10.2 Xilinx System Generator
• 3. CHƯƠNG 3: THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC PHẦN TỬ TRÊN KIT VIRTEX-II PRO XC2VP30-7FF896
• 3.1. Mô hình không gian trạng thái
• 3.2. Thiết kế bộ lọc phần tử trên kit Virtex-II Pro
• 3.3. Mô phỏng bộ lọc phần tử ước lượng trạng thái các hệ thống giả lập trên Matlab và FPGA
• 3.3.1. Giao diện chính
• 3.3.2. Giao diện thiết kế bộ lọc phần tử ước lượng trạng thái các mô hình giả lập
• 3.3.3. Mô hình giả lập 1
• 3.3.3.1. Hệ thống các khối bộ lọc phần tử ước lượng trạng thái của mô hình giả lập 1
• 3.3.3.2. Mô phỏng bộ lọc phần tử trên Matlab và FPGA của mô hình 1
• 3.3.4. Mô hình giả lập 2
• 3.3.4.1. Hệ thống các khối bộ lọc phần tử ước lượng trạng thái của mô hình giả lập 2
• 3.3.4.2. Mô phỏng bộ lọc phần tử trên Matlab và FPGA của mô hình 2
• 4. CHƯƠNG 4: KẾT LUẬN
• 4.1. Đánh giá kết quả
• 4.2. Hướng phát triển đề tài
• TÀI LIỆU THAM KHẢO
• PHỤ LỤC

Tóm tắt

I. Tổng Quan Về Thiết Kế Bộ Lọc Phần Tử Trên FPGA

Bộ lọc phần tử là một trong những kỹ thuật tiên tiến trong lĩnh vực xử lý tín hiệu, đặc biệt là trong việc ước lượng trạng thái của các hệ thống phi tuyến. Việc thiết kế bộ lọc phần tử trên FPGA không chỉ giúp tăng tốc độ xử lý mà còn cải thiện hiệu suất của hệ thống. FPGA (Field Programmable Gate Array) cho phép thực hiện các thuật toán phức tạp một cách hiệu quả, nhờ vào khả năng lập trình lại và tối ưu hóa phần cứng.

1.1. Khái Niệm Về Bộ Lọc Phần Tử

Bộ lọc phần tử (Particle Filter) là một phương pháp ước lượng trạng thái dựa trên lý thuyết Bayes. Phương pháp này sử dụng một tập hợp các mẫu (hạt) để đại diện cho phân bố xác suất của trạng thái. Mỗi hạt được gán một trọng số, phản ánh xác suất của nó. Việc sử dụng bộ lọc phần tử giúp giải quyết các vấn đề ước lượng trong các hệ thống phi tuyến và có nhiễu.

1.2. Lợi Ích Của Việc Sử Dụng FPGA Trong Thiết Kế Bộ Lọc

FPGA mang lại nhiều lợi ích cho việc thiết kế bộ lọc phần tử, bao gồm khả năng xử lý song song, giảm độ trễ và tăng hiệu suất. Việc triển khai bộ lọc phần tử trên FPGA cho phép thực hiện các phép toán phức tạp một cách nhanh chóng và hiệu quả, đồng thời giảm thiểu tiêu thụ năng lượng.

II. Thách Thức Trong Thiết Kế Bộ Lọc Phần Tử Trên FPGA

Mặc dù việc thiết kế bộ lọc phần tử trên FPGA mang lại nhiều lợi ích, nhưng cũng gặp phải một số thách thức. Các vấn đề như độ phức tạp trong việc lập trình, tối ưu hóa tài nguyên phần cứng và đảm bảo độ chính xác của kết quả là những yếu tố cần được xem xét kỹ lưỡng.

2.1. Độ Phức Tạp Trong Lập Trình FPGA

Lập trình FPGA yêu cầu kiến thức chuyên sâu về ngôn ngữ mô tả phần cứng như VHDL hoặc Verilog. Việc chuyển đổi các thuật toán từ phần mềm sang phần cứng có thể gặp khó khăn, đặc biệt là trong việc tối ưu hóa hiệu suất và tài nguyên.

2.2. Tối Ưu Hóa Tài Nguyên Phần Cứng

Một trong những thách thức lớn nhất là tối ưu hóa tài nguyên phần cứng trên FPGA. Việc sử dụng quá nhiều tài nguyên có thể dẫn đến chi phí cao và giảm hiệu suất. Cần có các phương pháp tối ưu hóa hiệu quả để đảm bảo rằng bộ lọc phần tử hoạt động tốt trên FPGA.

III. Phương Pháp Thiết Kế Bộ Lọc Phần Tử Trên FPGA

Để thiết kế bộ lọc phần tử trên FPGA, cần áp dụng các phương pháp và kỹ thuật cụ thể. Việc sử dụng thuật toán SIR (Sampling Importance Resampling) là một trong những phương pháp phổ biến nhất. Thuật toán này giúp cải thiện độ chính xác của ước lượng trạng thái.

3.1. Thuật Toán SIR Trong Bộ Lọc Phần Tử

Thuật toán SIR là một phương pháp quan trọng trong bộ lọc phần tử, cho phép ước lượng trạng thái của hệ thống phi tuyến. Thuật toán này bao gồm các bước lấy mẫu, cập nhật trọng số và tái chọn mẫu, giúp cải thiện độ chính xác của ước lượng.

3.2. Tối Ưu Hóa Hiệu Suất Bộ Lọc Trên FPGA

Để tối ưu hóa hiệu suất của bộ lọc phần tử trên FPGA, cần áp dụng các kỹ thuật như pipelining và parallel processing. Những kỹ thuật này giúp tăng tốc độ xử lý và giảm độ trễ, từ đó cải thiện hiệu suất tổng thể của hệ thống.

IV. Ứng Dụng Thực Tiễn Của Bộ Lọc Phần Tử Trên FPGA

Bộ lọc phần tử trên FPGA đã được ứng dụng trong nhiều lĩnh vực khác nhau, từ giao thông đến an ninh quốc phòng. Việc sử dụng bộ lọc phần tử giúp cải thiện độ chính xác trong việc theo dõi và ước lượng trạng thái của các đối tượng.

4.1. Ứng Dụng Trong Giao Thông

Trong lĩnh vực giao thông, bộ lọc phần tử được sử dụng để phát hiện làn đường và theo dõi các phương tiện. Việc sử dụng FPGA giúp tăng tốc độ xử lý và cải thiện độ chính xác trong việc theo dõi các đối tượng di chuyển.

4.2. Ứng Dụng Trong An Ninh Quốc Phòng

Bộ lọc phần tử cũng được áp dụng trong an ninh quốc phòng để xác định vị trí của máy bay và tàu ngầm. Việc sử dụng FPGA giúp cải thiện khả năng theo dõi và ước lượng trạng thái của các đối tượng trong môi trường phức tạp.

V. Kết Luận Về Thiết Kế Bộ Lọc Phần Tử Trên FPGA

Thiết kế bộ lọc phần tử trên FPGA là một lĩnh vực nghiên cứu đầy tiềm năng. Việc áp dụng các phương pháp tối ưu hóa và kỹ thuật hiện đại sẽ giúp cải thiện hiệu suất và độ chính xác của bộ lọc phần tử. Tương lai của lĩnh vực này hứa hẹn sẽ mang lại nhiều ứng dụng thực tiễn hơn nữa.

5.1. Tương Lai Của Bộ Lọc Phần Tử

Với sự phát triển không ngừng của công nghệ FPGA, bộ lọc phần tử sẽ tiếp tục được cải tiến và ứng dụng rộng rãi hơn trong các lĩnh vực khác nhau. Các nghiên cứu mới sẽ giúp tối ưu hóa hiệu suất và mở rộng khả năng ứng dụng của bộ lọc phần tử.

5.2. Khuyến Nghị Nghiên Cứu Thêm

Cần có thêm nhiều nghiên cứu để khám phá các phương pháp mới trong thiết kế bộ lọc phần tử trên FPGA. Việc kết hợp các công nghệ mới như học máy và trí tuệ nhân tạo có thể mở ra nhiều cơ hội mới cho lĩnh vực này.

Nội dung chính

Tổng quan nghiên cứu

Ước lượng trạng thái trong các hệ thống động lực học phi tuyến và chịu ảnh hưởng của nhiễu phi Gauss là một bài toán then chốt trong lĩnh vực xử lý tín hiệu hiện đại. Trong các phương pháp truyền thống, thuật toán lọc Kalman mở rộng thường bộc lộ sai số lớn với chỉ số RMSE lên tới 23.19 do các xấp xỉ tuyến tính hóa cục bộ. Để giải quyết triệt để vấn đề này, luận văn thạc sĩ chuyên ngành Kỹ thuật Điện tử thực hiện trong giai đoạn từ năm 2012 đến năm 2014 tại Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh đã tập trung nghiên cứu giải pháp thiết kế bộ lọc phần tử (Particle Filter) ứng dụng thuật toán tái chọn mẫu quan trọng tuần tự SIR (Sampling Importance Resampling).

Mục tiêu cốt lõi của đề tài là xây dựng hoàn chỉnh cấu trúc ước lượng trạng thái cho 2 mô hình hệ thống giả lập phi tuyến có can thiệp của nhiễu Gauss, đồng thời hiện thực hóa thuật toán từ mô phỏng phần mềm sang nền tảng phần cứng thời gian thực. Đề tài sử dụng bộ kit phát triển FPGA Xilinx Virtex-II Pro xc2vp30-7ff896 để kiểm chứng hiệu năng tính toán song song. Trong suốt 6 tháng thực nghiệm liên tục, nghiên cứu đã chứng minh khả năng tối ưu hóa quỹ đạo ước lượng với sai số RMSE giảm xuống mức rất nhỏ, tiệm cận giá trị lý thuyết tối ưu khoảng 5.18 đến 5.35. Kết quả nghiên cứu không chỉ giải quyết bài toán suy thoái mẫu trong không gian trạng thái mà còn mở ra hướng ứng dụng thực tế cho các hệ thống bám vết mục tiêu trong radar, định vị robot và điều hướng tự động.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên 2 nền tảng toán học trụ cột: Lý thuyết ước lượng đệ quy Bayes và Mô hình Markov ẩn (Hidden Markov Model - HMM). Trong mô hình HMM, trạng thái hệ thống tại thời điểm hiện tại chỉ phụ thuộc vào trạng thái liền trước, giúp đơn giản hóa việc thiết lập hàm mật độ xác suất phân phối (PDF). Để giải quyết bài toán tích phân phi tuyến nhiều chiều mà các bộ lọc giải tích không thể tính toán trực tiếp, phương pháp Monte Carlo tuần tự (Sequential Monte Carlo - SMC) được áp dụng để xấp xỉ hàm mật độ hậu nghiệm thông qua một quần thể các hạt mẫu ngẫu nhiên mang trọng số.

Ba khái niệm lý thuyết cốt lõi được triển khai bao gồm:

• Lấy mẫu quan trọng tuần tự (Sequential Importance Sampling - SIS): Cơ chế gán và cập nhật trọng số cho từng hạt dựa trên tỷ lệ giữa hàm mật độ mục tiêu và hàm mật độ đề xuất.
• Tái chọn mẫu (Resampling): Kỹ thuật loại bỏ các hạt có trọng số không đáng kể và nhân bản các hạt có trọng số lớn nhằm triệt tiêu hiện tượng thoái hóa mẫu, duy trì kích thước mẫu hiệu dụng ở mức tối đa.
• Tiêu chuẩn sai số toàn phương trung bình (Root Mean Square Error - RMSE): Công cụ định lượng độ lệch giữa trạng thái thực và trạng thái ước lượng để đánh giá chất lượng bộ lọc.

So với cấu trúc ước lượng tuyến tính của Kalman chuẩn (năm 1960) hay Unscented Kalman Filter, bộ lọc phần tử SIR mang lại khả năng bao quát toàn bộ phân bố xác suất bất kỳ mà không bị giới hạn bởi giả định Gauss.

Phương pháp nghiên cứu

Nghiên cứu sử dụng nguồn dữ liệu mô phỏng từ 2 mô hình toán học động học phi tuyến kinh điển trong xử lý tín hiệu. Quy mô mẫu thực nghiệm được thiết lập khảo sát đa dạng với số lượng hạt thay đổi từ 10, 50, 100, 200 đến 500 hạt, thực thi qua chuỗi 100 bước thời gian liên tiếp. Phương pháp chọn mẫu áp dụng nguyên lý phân phối đều kết hợp xây dựng hàm phân phối tích lũy (CDF) để đảm bảo tính đại diện thống kê cao nhất của các hạt trong không gian trạng thái.

Phương pháp phân tích dựa trên tiêu chuẩn RMSE được lựa chọn vì tính trực quan và độ tin cậy tuyệt đối trong việc phản ánh sai số trung bình giữa giá trị ước lượng và giá trị thực tế của hệ thống. Quá trình nghiên cứu kéo dài qua 4 giai đoạn chính từ tháng 08/2013 đến tháng 08/2014, kết hợp giữa mô phỏng giải thuật trên Matlab R2007b chạy trên nền vi xử lý Intel Core i3 tốc độ 2.40 GHz và quy trình tổng hợp mạch phần cứng bằng công cụ Xilinx AccelDSP 10.1, Xilinx System Generator 10.1 kết nối cáp JTAG Platform USB Co-simulation trực tiếp đến kit FPGA Virtex-II Pro.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình thực nghiệm đối với 2 mô hình giả lập phi tuyến đã mang lại các phát hiện khoa học quan trọng:

Thứ nhất, độ chính xác của bộ lọc tỷ lệ thuận với số lượng hạt mẫu. Khi tăng số lượng hạt từ 10 hạt lên 500 hạt trên cả Matlab và FPGA, giá trị sai số RMSE giảm mạnh hơn 60% trên cả 2 mô hình, giúp đường cong ước lượng tiệm cận gần như hoàn hảo với quỹ đạo thực tế của tín hiệu.

Thứ hai, mức độ nhiễu phép đo có tác động trực tiếp đến chất lượng ước lượng. Khi phương sai nhiễu đo lường tăng từ 0.1 lên 5.0, chỉ số sai số RMSE có xu hướng tăng dần, tuy nhiên bộ lọc SIR vẫn duy trì tính ổn định và hội tụ tốt, không xảy ra hiện tượng phân kỳ sai số như bộ lọc EKF truyền thống (vốn có sai số lên tới 23.19).

Thứ ba, sự tương thích vượt trội giữa thiết kế phần cứng FPGA và mô phỏng phần mềm. Độ lệch RMSE giữa mô phỏng dấu chấm động trên Matlab và mô phỏng dấu chấm cố định trên chip phần cứng FPGA Virtex-II Pro xc2vp30 đạt mức rất nhỏ, chênh lệch dưới 0.05 đơn vị sai số.

Thứ tư, công trình nghiên cứu đã được hội đồng khoa học quốc tế công nhận và chấp nhận đăng toàn văn trong kỷ yếu hội nghị quốc tế The Joint Conference 4S-2014/AVIC 2014.

Thảo luận kết quả

Nguyên nhân chính giúp bộ lọc phần tử SIR đạt hiệu suất vượt trội nằm ở cơ chế tái chọn mẫu liên tục tại mỗi chu kỳ thời gian, giúp phân bổ lại năng lượng tính toán vào các vùng không gian có hàm mật độ xác suất cao nhất. Khi so sánh với các công trình nghiên cứu cùng thời kỳ như giải thuật bám vết dựa trên màu sắc đạt tốc độ 30 khung hình/giây trên 11 bộ dữ liệu thử nghiệm, hay mô hình bám vết Robot tự hành đạt độ chính xác 86% với 100 đến 300 hạt lọc, giải pháp triển khai trên FPGA trong luận văn này vượt trội hơn nhờ khả năng xử lý song song ở cấp độ phần cứng.

Toàn bộ dữ liệu thực nghiệm trong luận văn được hệ thống hóa qua 6 bảng so sánh chi tiết và hàng loạt đồ thị biểu diễn theo thời gian thực. Đồ thị so sánh phản ánh trực quan 3 đường tín hiệu đồng thời: quỹ đạo trạng thái thực, quỹ đạo ước lượng trên Matlab và quỹ đạo xuất ra từ phần cứng FPGA Virtex-II Pro thông qua khối giao tiếp JTAG Co-simulation. Sự trùng khớp gần như tuyệt đối giữa các đường cong này chứng minh giải thuật đã được ánh xạ thành công từ mức thuật toán M-file sang mức truyền thanh ghi RTL phần cứng mà không làm suy giảm độ chính xác.

Đề xuất và khuyến nghị

Dựa trên kết quả thực nghiệm và khả năng mở rộng của công nghệ bán dẫn khả trình, 4 giải pháp cụ thể được đề xuất nhằm nâng cao hiệu năng của hệ thống xử lý tín hiệu:

1. Tối ưu hóa kiến trúc xử lý song song phần cứng: Các kỹ sư thiết kế phần cứng cần cấu trúc lại khối tái chọn mẫu (Resampling block) sang dạng kiến trúc đường ống song song (Pipelined Parallel Architecture) trên các dòng chip FPGA thế hệ mới như Artix-7 hoặc Kintex UltraScale, nhằm cắt giảm độ trễ tính toán xuống dưới 500 nano-giây trong vòng 6 tháng tới.
2. Phát triển giải thuật lai nâng cao: Nhóm nghiên cứu xử lý tín hiệu tại các trường đại học kỹ thuật nên tích hợp thuật toán Unscented Particle Filter (UPF) vào quy trình tổng hợp phần cứng, hướng tới mục tiêu giảm thêm 15% chỉ số sai số RMSE đối với các hệ thống có mức độ phi tuyến cực đại và nhiễu phi Gauss phức tạp.
3. Thương mại hóa ứng dụng bám vết mục tiêu thời gian thực: Doanh nghiệp công nghệ tự hành và camera thông minh cần ứng dụng lõi IP Core bộ lọc phần tử đã thiết kế vào hệ thống nhận diện làn đường và dẫn đường robot, đảm bảo duy trì tần số xử lý trên 30 khung hình/giây trong các điều kiện môi trường có độ biến thiên ánh sáng cao.
4. Chuẩn hóa quy trình thiết kế từ thuật toán sang phần cứng: Bộ phận R&D tại các viện nghiên cứu nên áp dụng mô hình thiết kế dòng chảy từ AccelDSP và System Generator sang Vivado Design Suite, giúp rút ngắn khoảng 40% thời gian tổng hợp và kiểm tra thiết kế trong lộ trình nghiên cứu 12 tháng tiếp theo.

Đối tượng nên tham khảo luận văn

Công trình luận văn thạc sĩ mang tính ứng dụng cao và là tài liệu tham khảo giá trị cho 4 nhóm đối tượng chuyên môn:

• Kỹ sư thiết kế vi mạch và lập trình FPGA: Tiếp cận quy trình hoàn chỉnh từ chuyển đổi thuật toán giải tích trên Matlab sang mã mô tả phần cứng VHDL/RTL thông qua công cụ AccelDSP và System Generator, hỗ trợ thiết kế các lõi IP xử lý tín hiệu số chuyên dụng.
• Học viên cao học và nghiên cứu sinh ngành Xử lý tín hiệu, Tự động hóa: Nắm vững phương pháp luận xây dựng mô hình không gian trạng thái, kỹ thuật lấy mẫu Monte Carlo và phương pháp đánh giá sai số RMSE cho các hệ thống điều khiển phi tuyến phức tạp.
• Chuyên gia phát triển hệ thống Radar, Định vị và Robot tự hành: Khai thác giải thuật lọc hạt để xử lý tín hiệu bám vết mục tiêu trong điều kiện phương sai nhiễu đo lường lớn, nơi các bộ lọc Kalman truyền thống bị mất dấu hoặc phân kỳ.
• Giảng viên và nhà nghiên cứu tại các viện, trường đại học kỹ thuật: Sử dụng nội dung luận văn làm tài liệu giảng dạy chuyên đề cao học về xử lý tín hiệu nâng cao, kiến trúc máy tính và công nghệ vi mạch logic khả trình.

Câu hỏi thường gặp

Bộ lọc phần tử có ưu điểm gì vượt trội so với bộ lọc Kalman mở rộng? Bộ lọc Kalman mở rộng (EKF) xấp xỉ tuyến tính hóa cục bộ nên thường gây sai số lớn với chỉ số RMSE lên tới 23.19 khi hệ thống có tính phi tuyến cao. Ngược lại, bộ lọc phần tử sử dụng phương pháp Monte Carlo xấp xỉ hàm mật độ xác suất bất kỳ, giúp duy trì chỉ số RMSE ở mức cực thấp khoảng 5.18.

Hiện tượng thoái hóa hạt được xử lý như thế nào trong nghiên cứu? Hiện tượng thoái hóa hạt xảy ra khi hầu hết các hạt có trọng số tiệm cận bằng 0 sau vài chu kỳ lặp. Đề tài áp dụng giải thuật tái chọn mẫu SIR, tạo hàm phân phối tích lũy CDF để loại bỏ hoàn toàn các hạt có trọng số nhỏ và nhân bản các hạt có trọng số lớn, duy trì kích thước mẫu hiệu dụng ổn định.

Tại sao cần hiện thực hóa bộ lọc phần tử trên phần cứng FPGA? Mặc dù máy tính xử lý phần mềm linh hoạt, các tác vụ tính toán đệ quy Monte Carlo với hàng trăm hạt gây nghẽn cổ chai tốc độ. Công nghệ FPGA Virtex-II Pro cho phép xử lý song song các hạt mẫu, đáp ứng yêu cầu khắt khe về thời gian thực cho các hệ thống radar và điều khiển robot.

Số lượng hạt ảnh hưởng như thế nào đến độ chính xác và tài nguyên phần cứng? Thực nghiệm cho thấy khi tăng số lượng hạt từ 10 lên 500 hạt, độ chính xác ước lượng tăng rõ rệt và chỉ số RMSE giảm hơn 60%. Tuy nhiên, việc tăng số hạt sẽ tiêu tốn nhiều khối logic CLB, bộ nhớ RAM và thanh ghi trên FPGA, đòi hỏi kỹ sư phải cân đối tối ưu giữa độ chính xác và tài nguyên chip.

Quy trình chuyển đổi từ giải thuật Matlab sang phần cứng FPGA gồm những bước nào? Quy trình chuyển đổi gồm 3 bước chính: Thiết kế và kiểm tra mô hình M-file trên Matlab; sử dụng Xilinx AccelDSP để chuyển đổi từ mô hình dấu chấm động sang dấu chấm cố định và sinh mã RTL; sau đó tích hợp vào Xilinx System Generator để tổng hợp phần cứng và chạy đồng mô phỏng JTAG Co-simulation trên kit Virtex-II Pro.

Kết luận

• Công trình đã thiết kế thành công bộ lọc phần tử SIR ước lượng chính xác trạng thái của 2 mô hình hệ thống phi tuyến chịu tác động của nhiễu Gauss.
• Hiện thực hóa hoàn chỉnh thiết kế trên nền tảng phần cứng FPGA Xilinx Virtex-II Pro xc2vp30-7ff896 với kết quả tương đồng hoàn toàn so với mô phỏng phần mềm trên Matlab.
• Chứng minh tính ưu việt của giải thuật qua tiêu chuẩn sai số RMSE, xác nhận việc tăng số hạt từ 10 lên 500 hạt giúp cải thiện độ chính xác hơn 60%.
• Đóng góp bài báo khoa học chất lượng cao được chấp nhận công bố tại hội nghị quốc tế The Joint Conference 4S-2014/AVIC 2014.
• Định hướng trong 12 tháng tiếp theo tập trung tối ưu hóa kiến trúc mạch song song trên các dòng chip FPGA công nghệ mới và mở rộng ứng dụng cho hệ thống thị giác máy tính trên phương tiện tự hành.

Độc giả và các nhóm nghiên cứu quan tâm có thể khai thác trực tiếp mô hình thiết kế và dữ liệu thực nghiệm của luận văn để áp dụng vào các dự án phát triển vi mạch xử lý tín hiệu số chuyên dụng.

Trích đoạn nội dung tài liệu

Chương 1: Tổng quan về bộ lọc phần tử. Chương 2: Cơ sở lí thuyết. Chương 3: Thiết kế và mô phỏng bộ lọc phần tử trên Kit Virtex-II Pro XC2VP30-7FF896. Chương 4: Kết luận.

xv THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG CHƢƠNG 1 TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 1.1 Tổng quan Lọc là bài toán đóng vai trò quan trọng trong lĩnh vực xử lí tín hiệu. Bài toán này giải quyết triệt để vấn đề ước lượng trạng thái của một hệ thống khi một tập quan sát về hệ thống đó được thu thập và có hiệu lực. Nhưng các hệ thống thu thập trên thực tế là phi tuyến và có nhiều loại nhiễu trên phép đo. Để ước lượng trạng thái các hệ thống trên ta sử dụng bộ lọc phần tử hay phương pháp Sequential Monte Carlo (SMC).

Vào năm 1954, Hammersley đã đặt nền tảng đầu tiên về bộ lọc phần tử thông qua nghiên cứu “Poor Man's Monte Carlo”. Mãi cho đến năm 1993, Gordon đưa ra báo cáo về ước lượng trạng thái Bayes của một hệ thống phi tuyến/phi Gauss đã cung cấp các thực nghiệm đúng đắn đầu tiên trong việc sử dụng phương pháp SMC để ước lượng trạng thái của hệ thống. Thuật toán này mang tên bộ lọc bootstrap hay bộ lọc phần tử. Bộ lọc phần tử là thuật toán dùng để ước lượng trực tiếp các mật độ hậu nghiệm của mô hình không gian trạng thái bằng cách triển khai thực hiện các phương trình đệ quy Bayes.

Mô hình không gian trạng thái có thể phi tuyến và phân bố nhiễu dưới bất kỳ hình thức nào. Phương trình đệ quy Bayes sử dụng một phương pháp tiếp cận dựa trên quần thể. Các mẫu phân phối được thể hiện bằng một tập hợp các hạt; mỗi hạt được gán một trọng lượng đại diện cho xác suất hạt được lấy mẫu từ hàm mật độ xác suất. Sự chênh lệch của các trọng lượng dẫn đến sự thoái hóa trọng lượng là một vấn đề thường gặp trong các thuật toán lọc.

Tuy nhiên có thể giảm thiểu bằng phương pháp tái chọn mẫu. Trong bước tái chọn mẫu các hạt có trọng lượng không đáng kể được thay thế bằng các hạt mới lân cận được tạo ra từ các hạt có trọng lượng lớn. TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 1 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Hiện nay trên thế giới, bộ lọc phần tử (Particle Filter) đang được áp dụng rộng rãi trong nhiều lĩnh vực khoa học công nghệ như giao thông (phát hiện làn đường, theo vết một hoặc nhiều đối tượng), an ninh quốc phòng (xác định máy bay, tàu ngầm), thị giác robot, di động không dây…. Trong đó, các thuật toán bộ lọc phần tử được cải tiến liên tục nhằm đáp ứng các yêu cầu thực tế và có một vài nghiên cứu về bộ lọc phần tử thực hiện trên phần cứng.

* Các nghiên cứu bộ lọc phần tử ngoài nƣớc đƣợc công bố: - A Tutorial on Particle Filters for on-line Non-linear/Non-Gaussian Bayesian Tracking [16]: Đây là bài báo của các tác giả Sanjeev Arulampalam- Simon Maskell- Neil Gordon – Tim Clapp được đăng trên IEEE Transactions on Signal Processing năm 2001. Có thể nói đây là một trong các nghiên cứu nổi tiếng về bộ lọc phần tử. Trong bài báo này, tác giả xem xét tất cả các thuật toán Bayesian nhằm tối ưu hệ thống phi tuyến/ phi Gauss trong vấn đề theo vết đối tượng, và đặc biệt tập trung vào bộ lọc phần tử. Các cải tiến của bộ lọc phần tử như SIR (sampling importance resampling), ASIR (auxiliary sampling importance resampling), RPF (regularised particle filter), Likelihood Particle Filter được giới thiệu.

Các tác giả đã đưa ra một ví dụ để so sánh các thuật toán và sử dụng tiêu chuẩn Root Mean Squared Error (RMSE) để đánh giá chất lượng của các thuật toán. Tất cả các mô phỏng thực hiện trên phần mềm và thể hiện bảng 1.1 Thuật toán RMSE Extended Kalman Filter 23.19 Approximate grid-Based Filter 6.54 Auxiliary Particle Filter 5.35 TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 2 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Regularised Particle Filter 5.55 Likelihood Particle Filter 5.1 Đánh giá chất lượng các thuật toán qua thông số RMSE. - Unscented particle filter with systematic resampling localization algorithm based on RSS for mobile wireless sensor networks [28]: Đây là công trình nghiên cứu của Zhengjie WANG - Xiaoguang ZHAO - Xu QIAN, đăng trên Conference on Mobile Ad-hoc and Sensor Networks, 2012. Bài báo này các tác giả sử dụng thuật toán Unscented particle filter trong các mạng cảm biến không dây (WSN).

Đầu tiên tác giả tạo ra mô hình trạng thái, mô hình di động, mô hình RSS (cường độ tín hiệu nhận được) sau đó áp dụng Unscented particle filter và sử dụng thuật toán Systematic resample để làm giảm sự thoái hóa các mẫu. Khi RSS giảm trong mạng không dây mà vẫn nhận được chính xác về các nút dao động. Sử dụng tốc độ của các nút di động và giá trị đo của RSS để nâng cao độ định vị chính xác. Các tác giả đã làm mô phỏng bằng phần mềm đánh giá bộ lọc Unscented particle filter và Particle Filter với các tham số khác nhau qua các bảng 1.

Measure Noise PF UPF Variance Mean(Variance) Mean(Variance) 7 10.2 So sánh nhiễu phép đo. TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 3 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Vmax PF Mean UPF (Variance) Mean(Variance) 10 11.3 So sánh vận tốc khác nhau. Number of Particle PF UPF Mean(Variance) Mean(Variance) 200 6.4 So sánh số hạt khác nhau. Qua các bảng trên các tác giả chứng minh được thuật toán Unscented particle filter tốt hơn nhiều so với thuật toán particle filter trong nghiên cứu này.

Đây là một nghiên cứu nhằm cải tiến thuật toán bộ lọc phần tử. Tại Việt Nam, có rất ít nghiên cứu về bộ lọc phần tử đặc biệt là các thiết kế trên phần cứng. Tuy nhiên cũng có một vài cơ quan, viện nghiên cứu, các trường đại học đã có những nghiên cứu và bước đầu đã đem lại một số kết quả khả quan trong vấn đề thiết kế bộ lọc phần tử nhưng chỉ dừng lại mô phỏng trên phần mềm Matlab hoặc OpenCV. * Các nghiên cứu bộ lọc phần tử trong nƣớc đƣợc công bố: TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 4 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG - Xây dựng hệ thống quan sát và theo vết đối tƣợng cho Robot tự hành [2] : Đây là công trình nghiên cứu khoa học của Trần Công Chiến thuộc Trường Đại học Lạc Hồng năm 2012.

Trong nghiên cứu này tác giả sử dụng thuật toán PTM (Particle & Template Matching) để quan sát và theo vết đối tượng. Việc kết hợp thuật toán so khớp mẫu (Template Matching) với thuật toán lọc Particle trong trường hợp ước lượng không chính xác. Kết quả cao nhất mà đề tài này đạt được là 86%, số lượng hạt lọc trong khoảng từ 100 đến 300 để đảm bảo ưu tiên cho tính thời gian thực của bài toán. - Lọc Particle dựa trên màu ứng dụng vào hệ thống theo dõi giao thông [1] : Đây là công trình nghiên cứu của Lê Hoài Bắc - Nguyễn Phi Vũ trên Tạp chí BCVT & CNTT kỳ 3 10/2007.

Trong nghiên cứu này tác giả sử dụng lọc Paticle với thuật toán SIS và phương pháp top-down để theo vết đối tượng. Kết quả mô phỏng trên phần mềm, tốc độ xử lý chương trình 30 frame ảnh/giây đảm bảo thực hiện trong thời gian thực. Kết quả định lượng được kiểm tra trên 11 bộ test, mỗi đoạn video test khoảng 10s, kết quả rất khả quan đạt 100%.2 Mục đích của đề tài - Sử dụng giải thuật SIR (Sampling Importance Resampling) cho phần thiết kế bộ lọc phần tử trong trường hợp hệ thống giả lập. - Sử dụng tiêu chuẩn RMSE (Root-mean-square error) để đánh giá trạng thái ước lượng của bộ lọc phần tử so với trạng thái thật.

- Thực hiện thiết kế bộ lọc phần tử trong trường hợp hệ thống giả lập trên Matlab và nền công nghệ FPGA Virtex-II Pro xc2vp30-7ff896 .3 Nhiệm vụ của đề tài và giới hạn đề tài - Thiết kế bộ lọc phần tử xử lí tín hiệu (hệ thống giả lập) trên Matlab. - Thực hiện bộ lọc phần tử trên nền công nghệ FPGA Virtex-II Pro xc2vp30- 7ff896 và Matlab 2007b. TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 5 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG 1.4 Phƣơng pháp nghiên cứu Học viên thực hiện đề tài sử dụng hai phương pháp chủ yếu: - Phương pháp tham khảo tài liệu: + Với sự hướng dẫn từ Thầy PGS.TS Lê Tiến Thường, tham khảo nguồn tài liệu tìm kiếm được trên mạng internet thông qua các website của Xilinx và các diễn đàn và các kiến thức trong quá trình học tập tại trường Đại học Sư phạm Kỹ Thuật TPHCM. - Phương pháp thực hành: + Học viên thực hiện luận văn này đã thực hành trên phần mềm Matlab R2007b, AccelDSP 10.1, Xilinx System Generator 10.1 và Kit Virtex-II Pro của hãng Xilinx để thiết kế bộ lọc phần tử xử lí tín hiệu trên các hệ thống giả lập.5 Kế hoạch thực hiện STT Công việc thực hiện Thời gian Kết quả Khảo sát kit Virtex-II Pro và tìm 08/2013 Báo cáo chuyên đề 2 1 hiểu công nghệ FPGA.9 điểm) Đọc và tìm hiểu lý thuyết về bộ lọc 02/2014 Báo cáo với giáo viên 2 phần tử.

Thiết kế bộ lọc phần tử (Particle Luận văn tốt nghiệp 04/2014 3 filtering) xử lí tín hiệu trên nền công (phần mềm và quyển 08/2014 nghệ FPGA. báo cáo) Tổng hợp lại nội dung nghiên cứu, 4 08/2014 Bảo vệ tốt nghiệp trình bày báo cáo luận văn.5: Kế hoạch thực hiện đề tài TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 6 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƢỜNG CHƢƠNG 2 CƠ SỞ LÝ THUYẾT 2.1 Cơ sở lý thuyết bộ lọc phần tử 2.1 Mô hình Markov ẩn (Hidden Markov Model - HMM) Hệ thống phi tuyến phức tạp thì việc xấp xỉ tuyến tính không còn chính xác khi điều kiện hoạt động bị biến đổi lớn (tức là các hoạt động ở xa điểm tuyến tính). Vì vậy phƣơng pháp này sẽ không còn hữu ích trong các ứng dụng phức tạp. Chính vì vậy cần một mô hình để giải quyết vấn đề trên.

Đó là mô hình Markov ẩn. Mô hình Markov là mô hình ngẫu nhiên trong đó các tính chất Markov đƣợc thỏa mãn.