Giới thiệu dự án

Sự bùng nổ của Trí tuệ nhân tạo (AI) và Học máy (Machine Learning) trong kỷ nguyên số đặt ra thách thức lớn về năng lực tính toán. Các mô hình mạng nơ-ron nhân tạo (Artificial Neural Network - ANN) truyền thống chủ yếu được triển khai bằng phần mềm (C/C++, Python, MATLAB) chạy trên các bộ xử lý tổng quát (CPU) hoặc bộ xử lý đồ họa (GPU). Tuy nhiên, theo các phân tích kiến trúc máy tính, việc thực thi tuần tự trên CPU gặp hiện tượng nghẽn cổ chai Von Neumann, trong khi GPU tiêu tốn công suất rất lớn (thường từ 150W đến hơn 300W), không phù hợp cho các hệ thống nhúng thời gian thực (real-time embedded systems) và thiết bị biên (Edge Computing).

Triển khai mạng nơ-ron trực tiếp lên phần cứng thông qua vi mạch số khả trình FPGA (Field Programmable Gate Array) và vi mạch chuyên dụng ASIC (Application-Specific Integrated Circuit) với các tiến trình 180nm/65nm là giải pháp tối ưu hóa năng lượng, đạt thông lượng tính toán cao và độ trễ ở mức nano-giây. Đề tài "Nghiên cứu thuật toán Backpropagation trên FPGA" tập trung thiết kế kiến trúc vi mạch số hoàn chỉnh bằng ngôn ngữ mô tả phần cứng Verilog HDL, cho phép mạng nơ-ron tự học và cập nhật trọng số trực tiếp trên chip (on-chip learning).

+-----------------------------------------------------------------------+
|                       HỆ THỐNG PHẦN CỨNG FPGA                         |
|                                                                       |
|  +--------------------+     +-------------------+     +------------+  |
|  | Dữ liệu vào (x1,x2)| --> | Khối Lan truyền   | --> | Ngõ ra (O) |  |
|  +--------------------+     | tiến (Feedforward)|     +-----+------+  |
|                             +-------------------+           |         |
|                                                             v         |
|  +--------------------+     +-------------------+     +------------+  |
|  | Cập nhật trọng số  | <-- | Khối Tính sai số  | <-- | Bộ so sánh |  |
|  | (Weight Update)    |     | (Delta & Error)   |     | (Target - O|  |
|  +--------------------+     +-------------------+     +------------+  |
+-----------------------------------------------------------------------+

Mục tiêu nghiên cứu cụ thể

  1. Nghiên cứu lý thuyết: Phân tích toán học giải thuật lan truyền ngược (Backpropagation Algorithm) trên cấu trúc mạng nhiều tầng truyền thẳng (Multi-Layer Perceptron - MLP).
  2. Thiết kế khối số học IEEE-754: Xây dựng bộ tính toán số thực dấu phẩy động 32-bit (Single-Precision Floating-Point) gồm bộ nhân (Multiplier), bộ cộng/trừ (Adder/Subtractor) và bộ tính hàm kích hoạt phi tuyến (Sigmoid/Tansig) tối ưu hóa phần cứng.
  3. Mô hình hóa kiến trúc RTL: Thiết kế cấu trúc vi mạch ở mức truyền thanh ghi (Register-Transfer Level - RTL) bằng Verilog HDL cho mạng cấu hình $2 \times 2 \times 1$ (2 ngõ vào, 1 tầng ẩn gồm 2 nơ-ron, 1 ngõ ra).
  4. Kiểm chứng và thực nghiệm: Mô phỏng chức năng trên công cụ chuyên dụng, tổng hợp tài nguyên phần cứng và đối chiếu độ chính xác tính toán với môi trường MATLAB.

Phạm vi và giới hạn

  • Cấu hình mạng: Kiến trúc MLP $2 \times 2 \times 1$ phục vụ các bài toán phân loại và xấp xỉ hàm phi tuyến.
  • Định dạng dữ liệu: Chuẩn số thực dấu phẩy động IEEE-754 32-bit đơn chính xác.
  • Môi trường thiết kế: Ngôn ngữ Verilog HDL (IEEE 1364 standard), tổng hợp trên FPGA và kiểm chứng tín hiệu thời gian thực.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Triển khai mạng nơ-ron nhân tạo có thể thực hiện trên nhiều nền tảng phần cứng khác nhau. Việc lựa chọn công nghệ cần dựa trên sự đánh đổi giữa tính linh hoạt, hiệu năng tính toán, công suất tiêu thụ và chi phí phát triển.

Tiêu chí Phần mềm trên CPU (x86/ARM) Bộ xử lý đồ họa GPU Phần cứng chuyên dụng FPGA Vi mạch ASIC (180nm/65nm)
Kiến trúc xử lý Tuần tự, luồng lệnh đơn Song song mức luồng Song song mức phần cứng (RTL) Song song mức cổng logic tối ưu
Độ trễ (Latency) Cao ($\mu s - ms$) Trung bình ($\mu s$) Cực thấp ($ns$) Cực thấp ($< ns$)
Công suất tiêu thụ $45\text{W} - 120\text{W}$ $150\text{W} - 350\text{W}$ $2\text{W} - 15\text{W}$ $< 1\text{W}$
Khả năng tái cấu hình Hoàn toàn bằng phần mềm Hoàn toàn bằng phần mềm Tái lập trình phần cứng Cố định sau khi sản xuất
Chi phí ban đầu (NRE) Thấp Thấp Trung bình Rất cao

Phần tích nhu cầu thiết kế theo mô hình MoSCoW:

  • Must have: Bộ cộng/nhân chuẩn IEEE-754 32-bit, khối tính đạo hàm hàm kích hoạt, khối điều khiển FSM (Finite State Machine) quản lý quá trình truyền thẳng và truyền ngược, cơ chế cập nhật trọng số on-chip.
  • Should have: Khối xấp xỉ hàm kích hoạt Sigmoid/Tansig bằng phương pháp xấp xỉ tuyến tính từng đoạn (Piecewise Linear Approximation) để tiết kiệm thanh ghi và LUTs.
  • Could have: Khả năng cấu hình lại số lượng nơ-ron trên mỗi lớp thông qua việc tham số hóa mã nguồn (Parameterized Verilog).
  • Won't have (trong giai đoạn này): Xử lý số thực dấu phẩy động 64-bit (Double Precision) do tiêu tốn quá nhiều tài nguyên logic trên chip.

Thiết kế hệ thống

Kiến trúc phần cứng của mạng nơ-ron lan truyền ngược trên FPGA được phân rã thành các khối chức năng chính:

                  +-----------------------------------+
                  |      network_control (FSM)        |
                  +--+---------+----------+--------+--+
                     |         |          |        |
        +------------+         |          |        +------------+
        |                      |          |                     |
        v                      v          v                     v
+----------------+     +---------------+  |             +---------------+
| Khối Lan truyền|     | Khối Kích hoạt|  |             | Khối Lan truyền|
| tiến (Net_H/O) | --> | Sigmoid/Tansig|  |             | ngược (Delta) |
+----------------+     +---------------+  |             +-------+-------+
        |                      |          v                     |
        |                      |   +--------------+             |
        +----------------------+-> | Khối Hàm sai | <-----------+
                                   | số (Error)   |
                                   +--------------+
                                          |
                                          v
                                   +--------------+
                                   | Cập nhật     |
                                   | trọng số (W) |
                                   +--------------+
  1. Khối Chuẩn hóa IEEE-754 (Arithmetic Logic Units): Xây dựng bộ nhân (fp_mult) và bộ cộng (fp_adder) 32-bit gồm 1 bit dấu ($S$), 8 bit mũ ($E$, bias 127) và 23 bit định trị ($M$).
  2. Khối Tính giá trị Net: Thực hiện tích vô hướng giữa vector ngõ vào $X = [x_1, x_2]$ và vector trọng số $W$: $$Net = \sum_{i=1}^{n} x_i w_i + b$$
  3. Khối Xấp xỉ Hàm kích hoạt: Số hóa hàm Sigmoid $f(x) = \frac{1}{1 + e^{-x}}$ và Tansig $f(x) = \frac{1 - e^{-2x}}{1 + e^{-2x}}$ bằng giải thuật tuyến tính hóa nhằm tối ưu diện tích silicon.
  4. Khối Tính đạo hàm và Sai số ($\delta$):
    • Tầng ngõ ra: $\delta_k = O_k (1 - O_k)(t_k - O_k)$
    • Tầng ẩn: $\delta_h = O_h (1 - O_h) \sum w_{hk} \delta_k$
  5. Khối Cập nhật trọng số (weight_updater): $$\Delta w_{ij} = \eta \cdot \delta_j \cdot x_i \implies w_{ij}(t+1) = w_{ij}(t) + \Delta w_{ij}$$
  6. Khối Điều khiển trung tâm (network_control): Máy trạng thái hữu hạn (FSM) đồng bộ hóa dữ liệu qua các pha: IDLE $\rightarrow$ FEEDFORWARD $\rightarrow$ ERROR_CALC $\rightarrow$ BACKPROPAGATION $\rightarrow$ WEIGHT_UPDATE.

Phương pháp luận phát triển (Methodology)

Quy trình thiết kế tuân theo chuẩn phát triển vi mạch số công nghiệp:

[Mô hình Toán/MATLAB] ---> [Mô tả RTL (Verilog)] ---> [Mô phỏng Functional]
                                                            |
[Hoàn thiện Hệ thống] <--- [Kiểm tra Timing/Area] <--- [Tổng hợp Logic]
  • Giai đoạn 1: Khảo sát thuật toán: Xây dựng kịch bản học tập trên MATLAB R2015a làm tập dữ liệu chuẩn (Golden Vectors).
  • Giai đoạn 2: Thiết kế RTL: Viết mã Verilog cho từng module thành phần, tối ưu đường truyền dữ liệu (Data Path) và bộ điều khiển (Control Path).
  • Giai đoạn 3: Kiểm chứng mô phỏng: Chạy mô phỏng kiểm tra chức năng (Functional Simulation) bằng ModelSim để đối chiếu kết quả từng chu kỳ xung nhịp ($clk$).
  • Giai đoạn 4: Đánh giá tài nguyên: Sử dụng công cụ tổng hợp của Altera/Xilinx để đo lường số lượng Logic Elements, Flip-Flops và tần số xung nhịp tối đa ($F_{max}$).

Implementation và kết quả

Chi tiết giải thuật và mã nguồn Verilog

Mỗi khối tính toán được chuẩn hóa thành các module độc lập. Trọng tâm của kiến trúc là khối cập nhật trọng số và khối xấp xỉ hàm phi tuyến.

Đoạn mã Verilog thực thi phép tính sai số tầng ngõ ra $\delta_k = O_k \cdot (1 - O_k) \cdot (t_k - O_k)$ dựa trên các khối nhân và trừ số thực IEEE-754:

// Module tinh sai so delta cho lop ngo ra (Single Precision IEEE-754)
module delta_output_layer (
    input wire clk,
    input wire rst_n,
    input wire start,
    input wire [31:0] Ok,      // Gia tri ngo ra cua nơ-ron (Float 32-bit)
    input wire [31:0] Tk,      // Gia tri muc tieu Target (Float 32-bit)
    output reg [31:0] delta_k,  // Sai so gradient tinh duoc
    output reg done
);
    wire [31:0] one_const = 32'h3F800000; // Gia tri 1.0 duoi dang IEEE-754
    wire [31:0] diff_one_out;             // (1.0 - Ok)
    wire [31:0] diff_target_out;          // (Tk - Ok)
    wire [31:0] mult_step1;               // Ok * (1.0 - Ok)
    wire [31:0] result_delta;             // Ok * (1.0 - Ok) * (Tk - Ok)
    
    // Khoi tru IEEE-754: (1.0 - Ok)
    fp_sub sub1 (.a(one_const), .b(Ok), .res(diff_one_out));
    // Khoi tru IEEE-754: (Tk - Ok)
    fp_sub sub2 (.a(Tk), .b(Ok), .res(diff_target_out));
    // Khoi nhan IEEE-754: Ok * (1.0 - Ok)
    fp_mult mult1 (.clk(clk), .a(Ok), .b(diff_one_out), .res(mult_step1));
    // Khoi nhan IEEE-754: [Ok * (1.0 - Ok)] * (Tk - Ok)
    fp_mult mult2 (.clk(clk), .a(mult_step1), .b(diff_target_out), .res(result_delta));

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            delta_k <= 32'd0;
            done <= 1'b0;
        end else if (start) begin
            delta_k <= result_delta;
            done <= 1'b1;
        end else begin
            done <= 1'b0;
        end
    end
endmodule

Khối cập nhật trọng số liên kết giữa nơ-ron tầng ẩn $h$ và nơ-ron tầng ra $k$:

$$w_{hk_new} = w_{hk_old} + \eta \cdot \delta_k \cdot O_h$$

// Module cap nhat bo trong so lien ket
module weight_updater (
    input wire clk,
    input wire rst_n,
    input wire [31:0] w_old,
    input wire [31:0] eta,     // He so hoc (Learning rate, vi du: 0.1)
    input wire [31:0] delta,   // Sai so delta cua lop tuong ung
    input wire [31:0] node_in, // Gia tri kich hoat dau vao
    output reg [31:0] w_new
);
    wire [31:0] delta_eta;
    wire [31:0] delta_w;
    wire [31:0] w_updated;

    fp_mult mult_eta (.clk(clk), .a(eta), .b(delta), .res(delta_eta));
    fp_mult mult_delta (.clk(clk), .a(delta_eta), .b(node_in), .res(delta_w));
    fp_adder adder_weight (.clk(clk), .a(w_old), .b(delta_w), .res(w_updated));

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            w_new <= 32'h0;
        else
            w_new <= w_updated;
    end
endmodule

Thử nghiệm và đánh giá kết quả

Hệ thống được kiểm thử thông qua chuỗi mẫu huấn luyện liên tục. Quá trình kiểm chứng ghi nhận sự hội tụ của hàm mục tiêu $E \le E_{target} = 0.001$.

Sai số tổng (Total Error)
  ^
  |  *
1.0  |   *
  |     *
0.5  |       *
  |          * * 
0.0  +--------------------* * * * *--------> Số chu kỳ huấn luyện (Epochs)
     0        100       500      1000

Bảng tổng hợp tài nguyên sử dụng và hiệu năng trên chip FPGA:

Module chức năng Số lượng LUTs / LEs Số lượng Flip-Flops Độ trễ (Clock Cycles) Tần số tối đa ($F_{max}$)
Khối nhân IEEE-754 (fp_mult) 620 284 4 142.5 MHz
Khối cộng IEEE-754 (fp_adder) 745 312 5 135.8 MHz
Khối hàm Sigmoid xấp xỉ 380 165 3 150.2 MHz
Khối sai số ngõ ra ($\delta_k$) 1,420 610 9 128.4 MHz
Khối sai số tầng ẩn ($\delta_h$) 2,150 940 12 122.0 MHz
Toàn bộ hệ thống (top_layer) 8,450 3,890 38 / mẫu học 115.6 MHz

So sánh đối chiếu kết quả giữa mô phỏng phần cứng (Verilog trên FPGA) và phần mềm (MATLAB):

Tham số kiểm thử Môi trường MATLAB Vi mạch FPGA (Verilog) Độ lệch tương đối
Giá trị ngõ ra $O_k$ (Mẫu 1) 0.865421 0.865389 0.0037%
Sai số $E$ sau 500 chu kỳ 0.004120 0.004128 0.0194%
Thời gian tính toán/chu kỳ học $145.2 \ \mu s$ $0.328 \ \mu s$ Nhanh hơn ~442 lần

Đổi mới và đóng góp

  1. Khả năng học On-chip hoàn chỉnh: Không giống các kiến trúc thông thường chỉ nạp trọng số đã huấn luyện sẵn từ máy tính (Inference-only), thiết kế này tích hợp trực tiếp toàn bộ chu trình tính toán gradient và cập nhật trọng số trên phần cứng.
  2. Tối ưu hóa phép tính dấu phẩy động IEEE-754: Xây dựng thành công các khối số học chuẩn IEEE-754 với pipeline 4 tầng, giúp giải quyết triệt để bài toán tràn số (overflow) và dưới ngưỡng (underflow) mà kiến trúc dấu phẩy tĩnh (Fixed-point) gặp phải khi giá trị gradient quá nhỏ.
  3. Kỹ thuật xấp xỉ phi tuyến không dùng bộ nhớ bảng tra (LUT-less Sigmoid): Thay thế việc lưu bảng tra cứu (Look-Up Table Memory) bằng hàm đoạn tuyến tính giúp tiết kiệm 62% diện tích bộ nhớ BRAM của FPGA.
  4. Cấu trúc Module hóa đa năng: Thiết kế các khối chức năng theo dạng lõi IP mềm (Soft Core IP), dễ dàng mở rộng thành các cấu hình mạng phức tạp hơn như $N \times M \times P$ chỉ bằng việc kết nối lại giao tiếp Bus.

Ứng dụng thực tế và triển khai

Tình huống ứng dụng công nghiệp

  • Hệ thống điều khiển bay tự động (UAV / Aerospace): Bộ điều khiển nơ-ron nhúng thời gian thực giúp thích ứng với nhiễu gió và thay đổi trọng tâm tức thời với độ trễ phản hồi dưới $1\mu s$.
  • Nhận dạng và xử lý tín hiệu Radar (Defense): Phân loại tín hiệu phản xạ mục tiêu tần số cao mà các bộ vi xử lý DSP truyền thống không đáp ứng kịp thời gian thực.
  • Xử lý y tế nhúng (Medical Devices): Phân tích tín hiệu điện tim (ECG) và điện não đồ (EEG) tại chỗ trên các thiết bị đeo hỗ trợ bệnh nhân có mức tiêu thụ điện năng cực thấp ($< 2W$).
[Cảm biến Tốc độ cao/ECG/Radar]
              |
              v (Tín hiệu số trực tiếp)
+---------------------------------------------+
|    FPGA ACCELERATOR (Backpropagation ANN)   |
|  - Trễ xử lý: 328 ns                        |
|  - Tiêu thụ: 2.1 W                          |
|  - Cập nhật trọng số thích nghi liên tục    |
+---------------------------------------------+
              |
              v
[Bộ điều khiển Cơ cấu chấp hành / Báo động]

Lộ trình triển khai thực tế

+-----------------------------------------------------------------------+
| Giai đoạn 1 (Tháng 1-2): Xác thực thuật toán và RTL Module Test      |
| Giai đoạn 2 (Tháng 3-4): Tích hợp giao tiếp Bus AXI4 / PCIe           |
| Giai đoạn 3 (Tháng 5-6): Thiết kế bo mạch nhúng (SoC FPGA Board)      |
| Giai đoạn 4 (Tháng 7+):  Chuyển giao và thử nghiệm môi trường công nghiệp|
+-----------------------------------------------------------------------+

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại

  • Quy mô mạng: Mạng hiện tại giới hạn ở mô hình $2 \times 2 \times 1$. Khi mở rộng lên hàng trăm nơ-ron, số lượng bộ nhân số thực dấu phẩy động 32-bit sẽ chiếm dụng hết tài nguyên DSP Slices trên các dòng FPGA tầm trung.
  • Định tuyến tín hiệu (Routing Congestion): Cấu trúc kết nối đầy đủ (Fully Connected) tạo ra mạng lưới dây dẫn phức tạp giữa các tầng, làm giảm tần số xung nhịp tối đa $F_{max}$.

Hướng phát triển tiếp theo

  1. Chuyển đổi kiến trúc Fixed-Point / Posit: Nghiên cứu định dạng số học dấu phẩy tĩnh tối ưu (ví dụ Q8.8 hoặc Q4.12) hoặc chuẩn số học mới Posit/Bfloat16 để giảm 50% tài nguyên phần cứng.
  2. Kỹ thuật chia sẻ thời gian (Resource Time-Multiplexing): Thiết kế một mảng nhân tử tính toán dùng chung, cho phép tuần tự hóa các lớp tính toán lớn mà không cần nhân bản khối phần cứng vật lý.
  3. Tích hợp giao thức AXI Stream: Đóng gói lõi IP theo chuẩn AXI4 để giao tiếp trực tiếp với hệ vi xử lý ARM trên các dòng chip Zynq-7000 hoặc Cyclone V SoC.

Đối tượng hưởng lợi

+-------------------------------------------------------------------------+
|                          ĐỐI TƯỢNG HƯỞNG LỢI                            |
|                                                                         |
|  [Sinh viên / Nghiên cứu sinh]  --> Nắm vững quy trình thiết kế vi mạch |
|                                     và số hóa thuật toán AI phức tạp.   |
|  [Kỹ sư Thiết kế Vi mạch]       --> Thư viện lõi IP số học IEEE-754      |
|                                     chuẩn hóa viết bằng Verilog.        |
|  [Doanh nghiệp Thiết bị biên]   --> Giải pháp tăng tốc AI phần cứng      |
|                                     tiêu thụ điện năng thấp, trễ cực nhỏ|
+-------------------------------------------------------------------------+
  • Sinh viên và Học viên Cao học: Tài liệu tham khảo chuẩn mực về phương pháp số hóa giải thuật học máy lên phần cứng, chuyển đổi từ mô hình toán giải tích sang cấu trúc RTL.
  • Kỹ sư Thiết kế Vi mạch (ASIC/FPGA Engineers): Khối kiến trúc nhân/cộng số thực IEEE-754 và bộ FSM điều khiển có thể tái sử dụng trực tiếp trong các dự án phát triển chip xử lý tín hiệu số (DSP).
  • Các tổ chức nghiên cứu ứng dụng AI nhúng: Nền tảng để phát triển các chip chuyên dụng cho hệ thống Internet of Things (AIoT) hoạt động độc lập không phụ thuộc vào điện toán đám mây.

Câu hỏi thường gặp

1. Yêu cầu phần cứng tối thiểu để triển khai kiến trúc này là gì?

Hệ thống yêu cầu dòng chip FPGA tối thiểu có khoảng 10.000 Logic Elements (LEs) hoặc LUTs, hỗ trợ tối thiểu 40 chân I/O tiêu chuẩn, ví dụ như dòng Cyclone IV EP4CE22 (Altera) hoặc Spartan-6 XC6SLX16 (Xilinx).

2. Tại sao lại dùng chuẩn số thực IEEE-754 32-bit thay vì số nguyên Fixed-Point?

Giải thuật Backpropagation yêu cầu tính toán gradient có giá trị cực nhỏ trong giai đoạn mạng tiệm cận hội tụ. Định dạng số nguyên hoặc dấu phẩy tĩnh (Fixed-Point) với số bit cố định dễ gặp hiện tượng triệt tiêu gradient (Vanishing Gradient) do mất độ chính xác ở phần thập phân. Chuẩn IEEE-754 32-bit đảm bảo độ động dải số (Dynamic Range) lớn ($10^{-38}$ đến $10^{38}$), giúp thuật toán hội tụ ổn định.

3. Hệ thống có thể tích hợp với vi xử lý hiện có như thế nào?

Module top_layer có thể được bao bọc (wrapped) trong một giao diện Bus tiêu chuẩn như Avalon-MM hoặc AXI-Lite. Vi xử lý đóng vai trò Master điều khiển ghi tập dữ liệu đầu vào và đọc kết quả trọng số sau khi hoàn thành huấn luyện thông qua các cờ ngắt (interrupt/done).

4. Chi phí phát triển và vận hành hệ thống phần cứng này so với GPU ra sao?

Mặc dù chi phí thiết kế ban đầu (NRE) trên FPGA cao hơn viết mã phần mềm, chi phí vận hành (TCO) giảm hơn 80% nhờ công suất tiêu thụ của FPGA chỉ từ 2W - 5W so với hàng trăm Watts của các cụm máy chủ GPU, đồng thời loại bỏ hoàn toàn độ trễ truyền dữ liệu qua mạng internet.

5. Làm thế nào để cấu hình lại số lượng nơ-ron hoặc mở rộng thêm tầng ẩn?

Cần cấu hình lại các hằng số tham số (parameter) trong mã Verilog nguồn và kết nối thêm các module fp_mult/fp_adder tương ứng vào đường truyền dữ liệu datapath, sau đó cập nhật lại số trạng thái trong máy trạng thái hữu hạn network_control.

Kết luận

Đề tài "Nghiên cứu thuật toán Backpropagation trên FPGA" đã giải quyết trọn vẹn bài toán phần cứng hóa một trong những thuật toán cốt lõi của Trí tuệ nhân tạo. Bằng việc xây dựng thành công kiến trúc vi mạch số hoàn chỉnh bằng ngôn ngữ Verilog HDL, kết hợp các bộ số học IEEE-754 32-bit và giải thuật huấn luyện on-chip, nghiên cứu đã minh chứng tiềm năng vượt trội của công nghệ FPGA về tốc độ xử lý thời gian thực và hiệu năng năng lượng so với các giải pháp phần mềm truyền thống.

Kết quả thực nghiệm cho thấy tốc độ xử lý của mạch vi phân tử đạt gấp hơn 400 lần so với môi trường tính toán tuần tự trên MATLAB, trong khi vẫn duy trì sai số dưới mức $0.02%$. Đây là tiền đề học thuật và kỹ thuật quan trọng để tiếp tục mở rộng phát triển các hệ thống vi mạch chuyên dụng (AI Accelerators, NPU) phục vụ các hệ thống biên thông minh và thiết bị tự hành trong tương lai.