Research and Implementation of Low-Power 6T SRAM Designs Using 90nm CMOS Technology in Cadence Virtuoso

Đồ án thiết kế 6T SRAM công suất thấp dùng CMOS 90nm trong Cadence Virtuoso tại ĐH Sư phạm Kỹ thuật TP.HCM

• Tác giả: Lê Trọng Hoàng
• Người hướng dẫn: PGS.TS. Trương Ngọc Sơn
• Trường học: Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
• Chuyên ngành: Công nghệ Kỹ thuật Máy tính
• Đề tài: Research and Implementation of Low-Power 6T SRAM Designs Using 90nm CMOS Technology in Cadence Virtuoso
• Loại tài liệu: Khóa luận tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: Thành phố Hồ Chí Minh

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Sự phát triển của ngành công nghiệp điện tử và công nghệ thông tin đã thúc đẩy nhu cầu gia tăng đối với các thiết bị thông minh cầm tay như máy tính cá nhân và điện thoại thông minh. Theo số liệu thống kê được tác giả dẫn giải từ báo cáo thị trường, trong quý 1 năm 2024, thị trường điện thoại thông minh toàn cầu đã ghi nhận mức tăng trưởng 6% so với cùng kỳ năm trước (YoY), đạt khối lượng xuất xưởng 296,9 triệu thiết bị. Sự mở rộng quy mô của các thiết bị di động kéo theo yêu cầu cấp thiết về thời lượng vận hành của pin, đặt ra thách thức lớn đối với bài toán tiêu thụ năng lượng trong các hệ thống vi mạch tích hợp.

Trong cấu trúc vi điều khiển và bộ xử lý số, bộ nhớ bán dẫn đóng vai trò trọng yếu trong việc lưu trữ dữ liệu và trạng thái hoạt động. Khác với bộ nhớ chỉ đọc (ROM) có dữ liệu cố định hoặc bộ nhớ truy cập ngẫu nhiên động (DRAM) đòi hỏi chu kỳ nạp lại điện tích liên tục qua tụ điện, bộ nhớ truy cập ngẫu nhiên tĩnh (SRAM) sử dụng cấu trúc các transistor kết nối chéo để duy trì các trạng thái logic "0" hoặc "1" mà không cần nạp lại tuần hoàn. Tuy nhiên, các ô nhớ SRAM chuẩn sáu transistor (6T SRAM) lại là nguồn tiêu tán công suất rò rỉ (leakage power) chủ yếu khi hệ thống ở chế độ nghỉ (idle/standby mode), ảnh hưởng trực tiếp đến tuổi thọ nguồn pin của các thiết bị thông minh.

Xuất phát từ thực tiễn trên, đồ án tốt nghiệp "Nghiên cứu và hiện thực các thiết kế 6T SRAM công suất thấp sử dụng công nghệ CMOS 90nm trên phần mềm Cadence Virtuoso" (nguyên văn: Research and implementation of low-power 6T SRAM Designs using 90nm CMOS technology in Cadence Virtuoso) của nhóm sinh viên Lê Trọng Hoàng và Trần Nguyễn Anh Khoa, thuộc ngành Công nghệ Kỹ thuật Máy tính, Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh (khoa Đào tạo Quốc tế), dưới sự hướng dẫn của PGS. TS. Trương Ngọc Sơn (tháng 6/2024), đã tập trung khảo sát các phương pháp thiết kế giảm tiêu hao năng lượng cho ô nhớ SRAM.

Mục tiêu nghiên cứu tổng quát của đề tài là xây dựng mô hình ô nhớ 6T SRAM hoàn chỉnh cùng các khối mạch ngoại vi, mô phỏng hoạt động đọc/ghi dữ liệu, đánh giá công suất tiêu tán (tĩnh và động), độ trễ lan truyền, đồng thời khảo cứu và áp dụng bốn kỹ thuật giảm công suất trên nền tảng tiến trình công nghệ CMOS 90nm.

Nhiệm vụ nghiên cứu được văn bản phân tách thành 6 bài toán cụ thể:

1. Giải quyết bài toán 1: Tìm hiểu cấu trúc mô hình transistor của ô nhớ 6T SRAM và nguyên lý hoạt động chi tiết ở các trạng thái.
2. Giải quyết bài toán 2: Nghiên cứu các phương pháp thiết kế công suất thấp (Power Gating, MTCMOS, Reverse Body Bias, Change Width) và ứng dụng vào các khối mạch.
3. Giải quyết bài toán 3: Xây dựng mô hình đọc và ghi dữ liệu, kiểm chứng chức năng thông qua mô phỏng giản đồ thời gian (timing diagrams).
4. Giải quyết bài toán 4: Ghép nối các khối thành phần của bộ nhớ SRAM hoàn chỉnh, đo đạc và đánh giá độ trễ cùng mức tiêu thụ công suất trong quá trình đọc và ghi.
5. Giải quyết bài toán 5: Nghiên cứu các quy tắc thiết kế hình học và phương pháp vẽ mặt nạ (layout) cho từng linh kiện, khối chức năng trong dự án.
6. Giải quyết bài toán 6: Hoàn thiện, tổng hợp và đánh giá kết quả thực hiện, chỉ ra các hạn chế và đề xuất định hướng phát triển tiếp theo.

Đối tượng nghiên cứu của đồ án là cấu trúc ô nhớ 1-bit 6T SRAM cùng các khối ngoại vi hỗ trợ (khối điều khiển, khối nạp trước, khối khuếch đại cảm nhận, khối điều khiển ghi, khối chốt dữ liệu). Phạm vi nghiên cứu giới hạn ở mức thiết kế sơ đồ nguyên lý (schematic), thiết kế mặt nạ vi mạch (layout), kiểm tra quy tắc vật lý (DRC), kiểm tra đối sánh sơ đồ nguyên lý và layout (LVS), cũng như mô phỏng tham số điện học trên công nghệ CMOS 90nm thông qua bộ công cụ Cadence Virtuoso được thiết lập trên môi trường máy ảo VMware.

Cơ sở lý thuyết và phương pháp thiết kế

Khung lý thuyết và mô hình tính toán

Đồ án xây dựng nền tảng lý thuyết dựa trên cấu trúc ô nhớ 6T SRAM truyền thống. Một ô nhớ 6T chuẩn bao gồm hai biến tần CMOS mắc ghép chéo (cross-coupled inverters) tạo thành một mạch chốt song ổn định lưu trữ 1-bit dữ liệu, cấu thành từ bốn transistor: hai transistor kéo lên dạng PMOS ($Q_1, Q_3$ hoặc $P_1, P_2$) và hai transistor kéo xuống dạng NMOS ($Q_2, Q_4$ hoặc $D_1, D_2$). Hai transistor NMOS còn lại ($Q_5, Q_6$ hoặc $A_1, A_2$) đóng vai trò cổng truyền truy cập (pass-gate/access transistors), chịu sự điều khiển từ đường dây chọn từ (Wordline - WL) để kết nối hai nút lưu trữ nội vi ($Q$ và $Q_b$) với đường dây bit (Bitline - BL) và đường dây bit đảo (Bitline Bar - BLB).

Để đảm bảo mạch hoạt động chính xác mà không phá hủy dữ liệu, hai điều kiện tỷ lệ kích thước transistor bắt buộc phải được thỏa mãn:

• Độ ổn định khi đọc (Read stability): Transistor kéo xuống ($D_1$) phải có độ dẫn mạnh hơn transistor truy cập ($A_1$) nhằm giữ cho điện áp tại nút lưu trữ mức thấp không tăng vượt quá ngưỡng chuyển mạch của biến tần đối diện khi đường WL được kích hoạt.
• Khả năng ghi dữ liệu (Writability): Transistor truy cập ($A_2$) phải có độ dẫn mạnh hơn transistor kéo lên ($P_2$) để có thể ép nút lưu trữ mức cao xuống mức thấp khi ghi dữ liệu mới.

Độ tin cậy của ô nhớ được lượng hóa thông qua thông số lề nhiễu tĩnh (Static Noise Margin - SNM), biểu diễn giá trị điện áp nhiễu cực đại mà mạch chốt có thể chịu đựng trước khi chuyển đổi trạng thái ngoài ý muốn. Đồ án khảo sát SNM qua ba chế độ:

• Lề giữ (Hold margin): Xác định từ đồ thị cánh bướm (butterfly diagram) khi các transistor truy cập tắt hoàn toàn ($WL = 0$).
• Lề đọc (Read margin): Xác định khi các đường bitline được nạp trước lên mức $V_{DD}$ và $WL = 1$. Giá trị này nhỏ hơn lề giữ do ảnh hưởng nâng áp từ dòng rò qua transistor truy cập.
• Lề ghi (Write margin): Đo lường khả năng đổi trạng thái của ô nhớ khi một đường bitline được kéo xuống mức 0.

Độ trễ lan truyền ($T_{PD}$) của tín hiệu khi đi qua các cổng logic được tính theo công thức:

$$T_{PD} = \frac{T_{PLH} - T_{PHL}}{2}$$

Trong đó, $T_{PLH}$ là thời gian lan truyền từ mức thấp lên mức cao, $T_{PHL}$ là thời gian lan truyền từ mức cao xuống mức thấp. Thời gian tăng ($t_r$) và thời gian giảm ($t_f$) được đo tương ứng từ 20% đến 80% giá trị điện áp xác lập.

Công suất tiêu tán trung bình ($P_{avg}$) trong khoảng thời gian $T$ được xác định qua biểu thức:

$$P_{avg} = \frac{1}{T} \int_{0}^{T} P(t) dt = \frac{1}{T} \int_{0}^{T} I(t) V(t) dt$$

Tổng công suất tiêu tán ($P_{total}$) cấu thành từ hai thành phần chính:

1. Công suất động ($P_{Dynamic}$): Phát sinh trong quá trình chuyển mạch do nạp/xả tụ tải ($P_{Switching}$) và dòng ngắn mạch chạy xuyên qua cả transistor PMOS lẫn NMOS khi cùng mở trong thời gian ngắn ($P_{Short-circuit}$):

$$P_{Dynamic} = P_{Switching} + P_{Short-circuit}$$

2. Công suất tĩnh ($P_{Static}$): Tiêu tán chủ yếu do các thành phần dòng rò khi transistor ở trạng thái ngắt, bao gồm dòng rò dưới ngưỡng ($I_{sub}$), dòng rò qua lớp điện môi cổng ($I_{gate}$), dòng rò qua mối nối tiếp giáp khuếch tán ($I_{junc}$) và dòng tranh chấp logic ($I_{connection}$):

$$P_{Static} = (I_{sub} + I_{gate} + I_{junc} + I_{connection}) V_{DD}$$

Các kỹ thuật giảm công suất được khảo sát

Đồ án phân tích bốn giải pháp kỹ thuật nhằm giảm thiểu công suất tiêu thụ mà không cần giảm trực tiếp điện áp nguồn cung cấp ($V_{DD}$):

• Kỹ thuật cổng nguồn (Power Gating): Sử dụng các transistor đóng ngắt nguồn (power switches) để cô lập hoàn toàn nguồn cấp tới các khối mạch không hoạt động trong các khoảng thời gian xác định, đưa điện áp về 0 nhằm triệt tiêu cả công suất tĩnh lẫn công suất động. Kỹ thuật này đòi hỏi cổng cách ly (isolation gates) và khối quản lý nguồn (Power Management Unit - PMU) để kiểm soát trình tự tắt/mở tín hiệu.
• Kỹ thuật CMOS đa ngưỡng điện áp (MTCMOS - Multi-Threshold CMOS): Tích hợp đồng thời các transistor có điện áp ngưỡng thấp (Low-$V_{th}$) trên các đường truyền tín hiệu tới hạn để tối ưu tốc độ và các transistor có điện áp ngưỡng cao (High-$V_{th}$) trên các đường không tới hạn hoặc đóng vai trò transistor "ngủ" (sleep transistor). Transistor High-$V_{th}$ cho phép cắt giảm dòng rò tĩnh tới 10 lần ở chế độ chờ (standby mode).
• Kỹ thuật phân cực ngược thân (Reverse Body Bias - RBB): Đặt điện áp thân (body) của PMOS lớn hơn $V_{DD}$ và điện áp thân của NMOS nhỏ hơn $V_{GND}$. Việc tạo phân cực ngược tại tiếp giáp thân - nguồn làm mở rộng vùng nghèo, gia tăng điện áp ngưỡng của transistor, qua đó hạn chế dòng rò dưới ngưỡng ($I_{sub}$).
• Kỹ thuật thay đổi kích thước kênh dẫn (Change Width Method): Điều chỉnh độ rộng ($W$) và chiều dài ($L$) kênh dẫn của transistor để kiểm soát biên độ dao động điện áp (voltage swing) trên các đường bitline và wordline, hạn chế hiện tượng giao thoa điện áp và sụt giảm công suất trong các chu kỳ chuyển mạch.

Phương pháp nghiên cứu và công cụ thực hiện

Nghiên cứu kết hợp giữa phương pháp phân tích - tổng hợp lý thuyết vi mạch với phương pháp thực nghiệm mô phỏng trên máy tính:

• Phần mềm thiết kế: Bộ công cụ Cadence Virtuoso (Virtuoso Schematic Editor, Virtuoso Layout Suite, Spectre Circuit Simulator).
• Nền tảng vận hành: Hệ điều hành Linux chạy trên phần mềm ảo hóa VMware Workstation.
• Tiến trình chế tạo: Công nghệ CMOS 90nm (thư viện tiến trình GPDK 90nm).
• Kiểm tra xác thực vật lý: Sử dụng công cụ kiểm tra quy tắc thiết kế hình học (Design Rule Checking - DRC) và công cụ kiểm tra tính tương đương giữa bản vẽ layout và sơ đồ nguyên lý (Layout Versus Schematic - LVS).

Thiết kế và triển khai hệ thống vi mạch

Hệ thống bộ nhớ 6T SRAM 1-bit hoàn chỉnh được xây dựng dựa trên sự liên kết giữa ô nhớ lưu trữ trung tâm và năm khối chức năng ngoại vi. Kiến trúc phân tầng và nguyên lý hoạt động của từng khối được thiết kế và triển khai cụ thể như sau:

[Khối Điều Khiển (Control Block)]

1. Khối điều khiển (Control Block)

Khối điều khiển có nhiệm vụ tiếp nhận xung đồng hồ ngoại vi (CLK) và tín hiệu cho phép đọc/ghi (W_R_en hoặc WEN) để tạo ra hai tín hiệu điều khiển nội vi phân tách: tín hiệu cho phép ghi (Write_en / W_E) cấp cho khối ghi và tín hiệu cho phép đọc (Read_en / R_E) cấp cho bộ khuếch đại cảm nhận.

Mạch nguyên lý được cấu thành từ hai cổng logic AND kết hợp với một cổng đảo NOT. Trạng thái logic của khối điều khiển được mô tả trong bảng chân lý:

CLK	W_R_en (WEN)	Write_en (W_E)	Read_en (R_E)	Trạng thái hoạt động
0	0	0	0	Chế độ nghỉ (Không đọc/ghi)
0	1	0	0	Chế độ nghỉ (Không đọc/ghi)
1	0	0	1	Kích hoạt chu kỳ đọc dữ liệu
1	1	1	0	Kích hoạt chu kỳ ghi dữ liệu

Khi xung CLK = 0, cả hai tín hiệu ra đều bị khóa ở mức 0 bất kể trạng thái của WEN. Khi CLK = 1, giá trị logic của WEN sẽ điều phối trực tiếp nhánh đọc hoặc nhánh ghi.

2. Khối nạp trước (Precharge Block)

Khối nạp trước chịu trách nhiệm thiết lập mức điện áp trên hai đường bitline (BL và BLB) trước khi thực hiện thao tác truy xuất bộ nhớ. Mạch nguyên lý sử dụng ba transistor PMOS nối chung cực cổng với chân tín hiệu điều khiển nạp trước (PRE - tích cực ở mức thấp). Hai transistor đóng vai trò cấp dòng kéo BL và BLB lên mức điện áp nguồn $V_{DD}$, trong khi transistor thứ ba mắc ngang giữa BL và BLB nhằm mục đích cân bằng điện áp (voltage balancing) giữa hai đường truyền, giảm thiểu hiện tượng lệch áp ký sinh trước chu kỳ đọc hoặc ghi.

3. Khối khuếch đại cảm nhận (Sense Amplifier Block)

Trong chu kỳ đọc, sự phóng điện qua ô nhớ làm xuất hiện một độ chênh lệch điện áp rất nhỏ giữa BL và BLB. Khối khuếch đại cảm nhận có chức năng phát hiện và khuếch đại tức thời sự chênh áp vi sai này thành mức logic hoàn chỉnh ($V_{DD}$ hoặc $V_{SS}$), giúp tăng tốc độ đọc và giảm thời gian duy trì dòng xả trên bitline, qua đó hạn chế tiêu thụ năng lượng.

Mạch sử dụng cấu trúc khuếch đại vi sai chốt dòng:

• Hai transistor NMOS đầu vào ($NM_0, NM_2$) nối với đường tín hiệu BL và BLB.
• Hai transistor PMOS ($PM_0, PM_1$) đóng vai trò tải gương dòng tích cực (active current mirror load).
• Một transistor NMOS định thiên ($NM_5$) điều khiển bởi chân tín hiệu cho phép (SE - Sense Enable) cấp dòng cho nhánh vi sai. Khi tín hiệu SE kích hoạt, mạch so sánh điện áp giữa BL và BLB, khuếch đại độ lệch và đưa dữ liệu ra ngõ xuất OUT (D_O).

4. Khối điều khiển ghi (Write Driver Block)

Khối điều khiển ghi có nhiệm vụ xả nhanh một trong hai đường bitline từ mức nạp trước xuống mức đất ($0V$) dựa trên dữ liệu đầu vào. Mạch gồm hai transistor NMOS nối đất làm cổng truyền, phối hợp cùng hai cổng logic AND và một cổng đảo NOT, tiếp nhận tín hiệu W_E và dữ liệu vào DIN:

Write_en (W_E)	Din	BL	BLB	Hoạt động ghi
0	X	Q	$\overline{Q}$	Không ghi (Duy trì trạng thái cũ)
1	0	0	1	Ghi bit logic "0" vào ô nhớ
1	1	1	0	Ghi bit logic "1" vào ô nhớ

5. Khối chốt dữ liệu (Latch Block)

Khối chốt dữ liệu sử dụng các cổng biến tần có xung nhịp (clocked inverters) để giữ cố định dữ liệu đầu ra sau khi khối khuếch đại cảm nhận hoàn tất thao tác đọc. Khi tín hiệu Read_en = 0, mạch giữ nguyên giá trị chốt trước đó; khi Read_en = 1, ngõ ra Out cập nhật đồng bộ theo dữ liệu Din.

6. Quy trình kiểm tra vật lý (Physical Verification)

Toàn bộ các khối thành phần sau khi hoàn thiện sơ đồ nguyên lý (schematic) và đóng gói biểu tượng (symbol) đều được vẽ mặt nạ bán dẫn (layout) bằng công cụ Virtuoso Layout Suite tuân thủ tập luật thiết kế 90nm. Quá trình kiểm tra vật lý được triển khai theo quy chuẩn nghiêm ngặt:

• DRC (Design Rule Checking): Đảm bảo các lớp mặt nạ tuân thủ đúng khoảng cách hình học tối thiểu, độ rộng dây dẫn kim loại, kích thước lỗ tiếp xúc (contact/via).
• LVS (Layout Versus Schematic): Đối soát sự trùng khớp tuyệt đối về số lượng transistor, cổng logic, nút mạng (nets) và chân tín hiệu (pins) giữa bản vẽ layout và sơ đồ nguyên lý.

Nội dung chính theo từng chương

Bố cục của khóa luận tốt nghiệp được tổ chức thành năm chương chính:

Chương 1: Introduction (Giới thiệu)

Chương 1 phác thảo bức tranh tổng quan về ngành công nghiệp vi mạch bán dẫn, nêu bật vai trò của bộ nhớ bán dẫn trong kỷ nguyên cách mạng công nghiệp 4.0 và kỷ nguyên thiết bị thông minh. Tác giả phân định rõ đặc tính hoạt động giữa bộ nhớ ROM và RAM, đồng thời so sánh hai dạng RAM chính là DRAM và SRAM. Từ số liệu tăng trưởng của thị trường điện thoại di động trong quý 1 năm 2024 (296,9 triệu máy xuất xưởng), chương này xác lập lý do chọn đề tài là giải quyết vấn đề tiêu tán công suất rò rỉ ở ô nhớ 6T SRAM bằng các giải pháp công suất thấp. Chương 1 kết thúc bằng việc định hình sáu bài toán nghiên cứu cụ thể và tóm tắt cấu trúc văn bản của các chương tiếp theo.

Chương 2: Literature Review (Tổng quan tài liệu)

Chương 2 cung cấp cơ sở lý thuyết chuyên sâu về kiến trúc bộ nhớ SRAM và các khối mạch phụ trợ:

• Trình bày sơ đồ khối mảng nhớ SRAM $8 \times 8$ (gồm 64 ô nhớ) cùng vai trò của bộ giải mã địa chỉ hàng (row decoder) và bộ giải mã địa chỉ cột (column decoder). Tác giả thiết lập bảng so sánh hiệu quả quản lý ô nhớ: với 3 ngõ vào, mạch có bộ giải mã điều khiển được 8 ô nhớ (thay vì 3 ô nếu không có bộ giải mã); với 6 ngõ vào, số ô nhớ điều khiển được tăng vọt lên 64 ô (so với 6 ô khi không dùng bộ giải mã).
• Phân tích nguyên lý làm việc của các khối ngoại vi: khối điều khiển (Periphery Control Block), khối nạp trước (Precharge), khối khuếch đại cảm nhận (Sense Amplifier), khối điều khiển ghi (Write Driver) và khối điều khiển vào/ra (I/O Control Block).
• Làm rõ cơ chế hoạt động đọc/ghi của ô nhớ 6T SRAM, các ràng buộc thiết kế về độ ổn định đọc (Read stability) và khả năng ghi (Writability).
• Cung cấp các công thức toán học tính toán độ trễ lan truyền ($T_{PD}$, $t_{cd}$, $t_r$, $t_f$) và công suất tiêu thụ (công suất động, công suất tĩnh, công suất tổng).
• Trình bày khái niệm lề nhiễu tĩnh (SNM) qua ba trạng thái: Hold margin, Read margin và Write margin.
• Giới thiệu nguyên lý của bốn phương pháp thiết kế công suất thấp: Kỹ thuật Power Gating (sử dụng power switch và PMU), kỹ thuật MTCMOS (kết hợp High-$V_{th}$ và Low-$V_{th}$), kỹ thuật phân cực ngược thân RBB (tăng độ rộng vùng nghèo để giảm dòng rò tiếp giáp), và kỹ thuật thay đổi kích thước kênh dẫn ($W/L$).

Chương 3: System Design (Thiết kế hệ thống)

Chương 3 đi sâu vào thiết kế chi tiết từng khối chức năng cho cấu trúc ô nhớ 6T SRAM 1-bit:

• Xây dựng sơ đồ khối tổng thể của hệ thống nhớ 1-bit và định nghĩa các đường giao tiếp liên khối.
• Thiết kế mạch nguyên lý khối điều khiển (Control block) dùng 2 cổng AND và 1 cổng NOT, kèm bảng chân lý phân định chế độ đọc/ghi.
• Thiết kế mạch nạp trước (Precharge block) với cấu hình 3 transistor PMOS, giải thích cơ chế nạp cân bằng hai đường bitline về mức điện áp trung gian để giảm thời gian lan truyền.
• Thiết kế khối khuếch đại cảm nhận (Sense amplifier block) dùng 5 transistor vi sai tải gương dòng điện, phân tích cách thức tăng tốc độ đọc dữ liệu.
• Thiết kế mạch điều khiển ghi (Write driver block) dùng 2 transistor NMOS kết hợp cổng logic để xả bitline, kèm bảng chân lý điều khiển.
• Thiết kế khối chốt dữ liệu (Latch block) sử dụng các biến tần có xung nhịp để ổn định dữ liệu xuất.
• Đưa ra sơ đồ thiết kế ô nhớ 6T SRAM chuẩn và cấu hình liên kết hoàn chỉnh hệ thống 1-bit.
• Trình bày sơ đồ nguyên lý ứng dụng bốn kỹ thuật công suất thấp vào ô nhớ SRAM: thiết kế dùng Power Gating, thiết kế dùng MTCMOS, thiết kế dùng RBB, và thiết kế dùng phương pháp thay đổi độ rộng kênh dẫn ($W$).

Chương 4: Results (Kết quả)

Chương 4 trình bày toàn bộ kết quả triển khai thực nghiệm mô phỏng và thiết kế vật lý trên phần mềm Cadence Virtuoso:

• Minh chứng kết quả thiết kế cho từng khối chức năng riêng biệt: Sơ đồ mạch nguyên lý (Schematic), biểu tượng đóng gói (Symbol), bản vẽ mặt nạ (Layout), kết quả kiểm tra DRC, kết quả kiểm tra LVS, và dạng sóng mô phỏng hoạt động.
• Ghi nhận trạng thái kiểm tra vật lý: Tất cả các khối (Control, Precharge, Sense Amplifier, Write Driver, Latch, 6T SRAM cell, và hệ thống 1-bit 6T SRAM hoàn chỉnh) đều vượt qua kiểm tra DRC và LVS không còn lỗi vi phạm quy tắc hình học hay sai lệch sơ đồ.
• Phân tích dạng sóng thời gian của khối Sense Amplifier: Khi ô nhớ mang giá trị bit "0", điện áp đường BL sụt giảm từ 1V xuống 677,02 mV; mạch khuếch đại vi sai phát hiện kịp thời sự sụt áp này và kích hoạt ngõ ra $D_O = 0$.
• Đo đạc và trích xuất dạng sóng công suất động ($P_{Dynamic}$) và công suất tĩnh ($P_{Static}$) của ô nhớ chuẩn 6T SRAM.
• Thiết lập thông số và đo đạc công suất cho các mô hình công suất thấp: đo công suất tĩnh của khối Write Driver khi có và không có Power Gating; thiết lập giá trị nguồn phân cực $V_1, V_2$ cho phương pháp RBB; thiết lập thông số kích thước $W$ cho phương pháp thay đổi độ rộng; mô phỏng công suất tĩnh và động của phương pháp MTCMOS.
• Tổng hợp các đồ thị và bảng số liệu so sánh công suất giữa bốn cấu hình thiết kế.

Chương 5: Conclusion and Development Direction (Kết luận và hướng phát triển)

Chương 5 tổng kết toàn bộ các kết quả đạt được đối chiếu với sáu bài toán nhiệm vụ đặt ra ở phần mở đầu; chỉ ra các điểm còn hạn chế trong quá trình thực hiện và đề xuất các giải pháp nâng cao cho các công trình nghiên cứu tiếp theo.

Kết quả và đóng góp kỹ thuật

Các kết quả kỹ thuật chính

1. Hiện thực hóa thiết kế vật lý và hoàn thành kiểm định vi mạch: Đồ án đã hoàn thành thiết kế schematic, đóng gói symbol và vẽ layout hoàn chỉnh cho tất cả các khối thành phần của hệ thống bộ nhớ 6T SRAM 1-bit trên tiến trình công nghệ CMOS 90nm. Toàn bộ các bản vẽ layout đều được xác nhận đạt chuẩn qua công cụ kiểm tra DRC và LVS trong môi trường Cadence Virtuoso.

Khối chức năng	Đầu vào (Inputs)	Đầu ra (Outputs)	Đặc điểm cấu trúc / Chức năng	Trạng thái DRC / LVS
Control Block	CLK, WEN	W_E, R_E	2 cổng AND, 1 cổng NOT	Đạt (0 lỗi)
Precharge Block	PRE, VDD	BL, BLB	3 PMOS (cân bằng và nạp áp)	Đạt (0 lỗi)*
Sense Amplifier	BL, BLB, SE, VDD, VSS	OUT ($D_O$)	Khuếch đại vi sai tải gương dòng (5 MOS)	Đạt (0 lỗi)
Write Driver	W_E, DIN	BL, BLB	2 NMOS pass gates + cổng logic AND/NOT	Đạt (0 lỗi)
Latch Block	Read_en, Din	Out	Clocked inverters duy trì dữ liệu xuất	Đạt (0 lỗi)
6T SRAM Cell	WL, BL, BLB, VDD, VSS	Q, $\overline{Q}$	2 PMOS pull-up, 2 NMOS pull-down, 2 NMOS access	Đạt (0 lỗi)
Complete 1-bit SRAM	CLK, WEN, DIN, PRE, SE, WL	OUT	Tích hợp toàn phần các khối ngoại vi và ô nhớ	Đạt (0 lỗi)

*Lưu ý kỹ thuật: Trong quá trình thiết kế khối Precharge, ban đầu phát sinh 1 lỗi nền bán dẫn (p-substrate error) do mạch không sử dụng ngõ vào VSS; lỗi này đã được xử lý hoàn tất để đưa về trạng thái sạch lỗi.

2. Kiểm chứng dạng sóng thời gian và đáp ứng điện học: Mô phỏng chức năng xác nhận mạch vận hành chuẩn xác theo đúng bảng chân lý ở các chế độ:

• Chế độ nạp trước: Khi PRE = 1, BL và BLB ở trạng thái nạp dòng; khi PRE = 0, BL và BLB được cân bằng điện áp.
• Chế độ đọc: Sự sụt giảm điện áp trên bitline BL từ mức 1V xuống 677,02 mV (khi đọc bit 0) đã được khối khuếch đại cảm nhận nhận diện chính xác, chuyển đổi thành công mức logic hoàn chỉnh tại ngõ ra $D_O$.
• Chế độ ghi: Tín hiệu W_E = 1 kích hoạt khối Write Driver kéo đường BL tương ứng về mức $0V$, ghi đè thành công trạng thái logic vào ô nhớ mà không gây lỗi lật bit ngoài ý muốn.

3. Khảo sát và đánh giá bốn giải pháp công suất thấp:

• Power Gating: Ứng dụng thành công vào khối Write Driver, chứng minh khả năng ngắt nguồn cấp khi mạch không hoạt động, làm giảm rõ rệt công suất rò rỉ tĩnh của khối mạch điều khiển ghi.
• MTCMOS: Bố trí các transistor High-$V_{th}$ làm công tắc ngắt mạch nối đất ở chế độ Standby giúp giảm dòng rò tĩnh xấp xỉ 10 lần so với việc dùng toàn bộ transistor Low-$V_{th}$, trong khi vẫn duy trì tốc độ chuyển mạch cao ở các nhánh tích cực.
• Reverse Body Bias (RBB): Xác lập phân cực ngược qua hai nguồn điện áp bổ trợ ($V_1$ và $V_2$), chứng minh hiệu quả mở rộng vùng nghèo và triệt tiêu dòng rò dưới ngưỡng ($I_{sub}$).
• Change Width Method: Thiết lập lại độ rộng kênh dẫn $W$ của các transistor truy cập và kéo xuống, giúp kiểm soát tốt độ dao động điện áp và giảm tiêu hao công suất động trong quá trình nạp/xả.

Đóng góp của đề tài

Đồ án đã cung cấp một quy trình thực nghiệm hoàn chỉnh từ khâu tính toán giải tích, xây dựng sơ đồ nguyên lý, thiết kế mặt nạ layout đến kiểm tra DRC/LVS và đo đạc tham số điện áp/công suất trên công cụ công nghiệp Cadence Virtuoso sử dụng tiến trình CMOS 90nm. Nghiên cứu mang lại cái nhìn định lượng trực tiếp về sự tương quan giữa công suất tĩnh, công suất động và độ trễ khi tích hợp các cấu hình giảm năng lượng khác nhau vào ô nhớ 6T SRAM.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế ghi nhận trong văn bản

Dựa trên nội dung báo cáo và phiếu đánh giá của phản biện (TS. Đỗ Duy Tân, điểm đánh giá 6.0 - mức Fair), đề tài còn tồn tại một số hạn chế cụ thể:

• Mức độ trùng lặp tài liệu: Chương 2 (Tổng quan tài liệu) có tỷ lệ trùng lặp nội dung tương đối cao, cần phải chỉnh sửa và viết lại các phần trích dẫn từ nguồn tham khảo số [1].
• Chuẩn hóa danh mục tham khảo: Danh mục tài liệu tham khảo ở cuối văn bản chưa tuân thủ đúng các quy chuẩn trình bày học thuật chuẩn mực (IEEE/APA).
• Thuyết minh kỹ thuật: Phần diễn giải các sơ đồ khối ở Chương 3 và phần phân tích, biện luận các số liệu mô phỏng trong Chương 4 còn sơ sài, chưa làm rõ sâu sắc cơ chế vật lý của từng dạng sóng.
• Xử lý lỗi layout ban đầu: Khối Precharge trong quá trình vẽ layout ban đầu thiếu chân tiếp đất VSS, gây ra 1 lỗi tiếp xúc phiến p (p-substrate error) trước khi được hiệu chỉnh.
• Quy mô tích hợp: Đồ án dừng lại ở việc thiết kế, mô phỏng và layout hoàn chỉnh cho ô nhớ 1-bit và các khối chức năng đơn lẻ. Toàn bộ mảng nhớ $8 \times 8$ (64 ô nhớ) cùng hệ thống giải mã địa chỉ hàng/cột hoàn chỉnh mới dừng lại ở sơ đồ khối lý thuyết, chưa được ghép nối thành một layout vi mạch tích hợp đồng nhất ở mức chip.

Hướng nghiên cứu tiếp

• Hoàn thiện việc ghép nối layout cho toàn bộ mảng nhớ $8 \times 8$ tích hợp đầy đủ bộ giải mã hàng, bộ giải mã cột và các khối ngoại vi trên một khung die vi mạch hoàn chỉnh.
• Triển khai phân tích chi tiết tham số lề nhiễu tĩnh (Hold SNM, Read SNM, Write SNM) bằng mô phỏng đường cong cánh bướm trực tiếp trong môi trường Spectre.
• Thiết kế tích hợp bộ quản lý nguồn (PMU) tự động để tối ưu hóa trình tự đóng/ngắt các tín hiệu cách ly và công tắc nguồn trong kỹ thuật Power Gating.
• Chuyển đổi và kiểm nghiệm các mô hình công suất thấp trên các tiến trình công nghệ bán dẫn tiên tiến hơn với kích thước kênh dẫn dưới 45nm hoặc công nghệ transistor đa cổng (FinFET).

Giá trị tham khảo

Đồ án là tài liệu tham khảo phù hợp cho sinh viên, học viên chuyên ngành Kỹ thuật Máy tính, Điện tử - Viễn thông, Công nghệ Vi mạch Bán dẫn và các kỹ sư mới tiếp cận quy trình thiết kế vi mạch tùy biến toàn phần (Full-Custom IC Design).

Các nội dung có giá trị tham khảo ứng dụng thực tế cao bao gồm:

• Quy trình thiết kế trên Cadence Virtuoso: Tài liệu cung cấp trình tự các bước từ tạo lập schematic, gán chân, đóng gói symbol, vẽ mặt nạ layout đến việc chạy kiểm tra DRC và LVS không lỗi trên tiến trình CMOS 90nm.
• Cấu trúc mạch ngoại vi SRAM: Sơ đồ nguyên lý và bảng chân lý của khối khuếch đại cảm nhận vi sai (Sense Amplifier) và khối điều khiển ghi (Write Driver) là tài liệu tham khảo chi tiết cho các đồ án môn học về Thiết kế vi mạch số và Bộ nhớ bán dẫn.
• Phương pháp luận phân tích công suất: Cách thức phân tách công suất động và công suất tĩnh, cùng nguyên lý ứng dụng của bốn kỹ thuật tiết kiệm năng lượng (Power Gating, MTCMOS, RBB, điều chỉnh kích thước $W$) cung cấp cơ sở để sinh viên mở rộng cho các đề tài nghiên cứu liên quan đến tối ưu hóa năng lượng trong hệ thống nhúng và IoT.

Câu hỏi thường gặp

1. Khối khuếch đại cảm nhận (Sense Amplifier) phát hiện và xử lý sự sụt giảm điện áp như thế nào trong chu kỳ đọc?

Trong chu kỳ đọc dữ liệu mức logic "0", điện áp trên đường bitline BL bị kéo sụt từ mức nạp trước 1V xuống 677,02 mV. Khi chân tín hiệu cho phép SE (Sense Enable) kích hoạt, mạch vi sai tải gương dòng điện (gồm các transistor $NM_0, NM_2$ và $PM_0, PM_1$) sẽ nhận diện độ chênh lệch điện áp nhỏ này giữa BL và BLB, sau đó khuếch đại nhanh chóng để đưa ra mức logic 0 hoàn chỉnh tại ngõ ra D_O, giúp rút ngắn thời gian đọc mà không cần đợi bitline xả hoàn toàn về 0V.

2. Nguyên lý điều phối tín hiệu của khối điều khiển (Control Block) được thực hiện như thế nào?

Khối điều khiển sử dụng hai cổng AND kết hợp với một cổng đảo NOT để tiếp nhận xung nhịp CLK và tín hiệu chọn chế độ W_R_en. Khi CLK = 0, cả hai ngõ ra Write_en và Read_en đều bị cưỡng bức về mức 0, giữ mạch ở trạng thái nghỉ. Khi CLK = 1, nếu W_R_en = 0, ngõ ra Read_en lên mức 1 để kích hoạt khối Sense Amplifier đọc dữ liệu; nếu W_R_en = 1, ngõ ra Write_en lên mức 1 để kích hoạt khối Write Driver ghi dữ liệu.

3. Hai điều kiện cốt lõi về tỷ lệ kích thước transistor trong ô nhớ 6T SRAM là gì và tại sao chúng mang tính bắt buộc?

Hai điều kiện bắt buộc gồm:

• Độ ổn định khi đọc (Read stability): Transistor kéo xuống ($D_1$) phải có độ dẫn lớn hơn transistor truy cập ($A_1$) để điện áp tại nút lưu trữ mức thấp không bị đội lên vượt quá ngưỡng chuyển mạch của biến tần đối diện khi mở đường WL.
• Khả năng ghi (Writability): Transistor truy cập ($A_2$) phải có độ dẫn lớn hơn transistor kéo lên ($P_2$) để đường bitline mức 0 có thể kéo nút lưu trữ mức cao xuống mức thấp, đảo trạng thái ô nhớ thành công.

4. Cơ chế giảm dòng rò của kỹ thuật MTCMOS được giải thích ra sao trong đồ án?

Kỹ thuật MTCMOS kết hợp giữa hai loại transistor có điện áp ngưỡng khác nhau. Transistor có điện áp ngưỡng thấp (Low-$V_{th}$) được sử dụng trên các đường truyền tín hiệu tới hạn để đảm bảo tốc độ chuyển mạch cao. Ngược lại, transistor có điện áp ngưỡng cao (High-$V_{th}$) được bố trí trên các đường không tới hạn và đóng vai trò làm transistor "ngủ" (sleep transistor). Ở chế độ chờ (Standby mode), sleep transistor ngắt mạch nối đất, giúp giảm thiểu dòng rò tĩnh đến 10 lần so với các thiết kế chỉ dùng thuần túy linh kiện Low-$V_{th}$.

5. Cán bộ phản biện đã chỉ ra những điểm yếu kỹ thuật và học thuật nào trong đồ án?

Trong phiếu đánh giá phản biện ngày 24/06/2024, TS. Đỗ Duy Tân đã chỉ ra bốn điểm yếu:

1. Chương 2 có tỷ lệ sao chép/trùng lặp cao từ tài liệu tham khảo số [1].
2. Phần tài liệu tham khảo chưa được trình bày đúng tiêu chuẩn học thuật quy định.
3. Cần giải thích rõ ràng, chi tiết hơn các sơ đồ khối trong Chương 3.
4. Cần biện luận và làm rõ các kết quả mô phỏng dạng sóng thu được trong Chương 4.

Kết luận

Đồ án tốt nghiệp của sinh viên Lê Trọng Hoàng và Trần Nguyễn Anh Khoa đã nghiên cứu và hiện thực hóa thành công mô hình ô nhớ 1-bit 6T SRAM cùng các khối ngoại vi trên tiến trình công nghệ CMOS 90nm bằng công cụ Cadence Virtuoso. Toàn bộ các khối chức năng đều được kiểm chứng hoạt động đúng dạng sóng logic và vượt qua các bài kiểm tra vật lý DRC và LVS. Bên cạnh việc đánh giá định lượng các kỹ thuật tiết kiệm năng lượng như Power Gating, MTCMOS, Reverse Body Bias và điều chỉnh độ rộng kênh dẫn, báo cáo cũng thẳng thắn ghi nhận các giới hạn về mức độ tích hợp mảng nhớ và các yêu cầu hoàn thiện học thuật theo nhận xét của hội đồng chuyên môn.

Trích đoạn nội dung tài liệu

MINISTRY OF EDUCATION AND TRAINING HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY AND EDUCATION GRADUATION THESIS MAJOR: COMPUTER ENGINEERING TECHNOLOGY RESEARCH AND IMPLEMENTATION OF LOW-POWER6T SRAM DESIGNS USING 90NM CMOS TECHNOLOGY IN CADENCE VIRTUOSO INSTRUCTOR: TRUONG NGOC SON ASSOC. STUDENT: LE TRONG HOANG TRAN NGUYEN ANH KHOA Ho Chi Minh city, June 2024 HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY AND EDUCATION FACULTY OF INTERNATIONAL EDUCATION GRADUATION PROJECT RESEARCH AND IMPLEMENTATION OF LOW-POWER 6T SRAM DESIGNS USING 90NM CMOS TECHNOLOGY IN CADENCE VIRTUOSO LE TRONG HOANG Student ID: 20119132 TRAN NGUYEN ANH KHOA Student ID: 20119188 Major: COMPUTER ENGINEERING TECHNOLOGY Ho Chi Minh City, June 2024 HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY AND EDUCATION FACULTY OF INTERNATIONAL EDUCATION GRADUATION PROJECT RESEARCH AND IMPLEMENTATION OF LOW-POWER 6T SRAM DESIGNS USING 90NM CMOS TECHNOLOGY IN CADENCE VIRTUOSO LE TRONG HOANG Student ID: 20119132 TRAN NGUYEN ANH KHOA Student ID: 20119188 Major: COMPUTER ENGINEERING TECHNOLOGY Advisor: TRUONG NGOC SON, Assoc. Ho Chi Minh City, June 2024 i ii THE SOCIALIST REPUBLIC OF VIETNAM Independence – Freedom– Happiness -------- Ho Chi Minh City, June 24th, 2024 PRE-DEFENSE EVALUATION SHEET Student name: Le Trong Hoang Student ID: 20119132 Student name: Tran Nguyen Anh Khoa Student ID: 20119188 Major: Computer Engineering Technology Project title: Research and implementation of low-power 6T SRAM Designs using 90nm CMOS technology in Cadence Virtuoso. Name of Reviewer: Do Duy Tan, Ph.

Content and workload of the project The content is appropriate for the topic of student’s thesis. Weaknesses: - Chapter 2 has a high duplication rate; please revise the copied sections from source [1]. - There are references, but they do not follow the correct standards. - Clearly explain the block diagrams in Chapter 3 - Clearly explain simulation results in Chapter 4.

Approval for oral defense? (Approved or denied) Approved 5. Overall evaluation: (Excellent, Good, Fair, Poor) Fair 6.0 (in words: Eight) Ho Chi Minh City, July 02, 2024 REVIEWER (Sign with full name) iii THE SOCIALIST REPUBLIC OF VIETNAM Independence – Freedom– Happiness ------- Ho Chi Minh City, July …, 2024 EVALUATION SHEET OF DEFENSE COMMITTEE MEMBER Student name: LE TRONG HOANG Student ID: 20119132 Student name: TRAN NGUYEN ANH KHOA Student ID: 20119188 Major: Computer Engineering Technology Project title: Research and implementation of low-power 6T SRAM Designs using 90nm CMOS technology in Cadence Virtuoso. Advisor: Truong Ngoc Son, Assoc. Prof Name of Defense Committee Member:.

Content and workload of the project .) Ho Chi Minh City, July …, 2024 COMMITTEE MEMBER (Sign with full name) iv DISCLAMER We hereby declare that this is the final report, “Research and implementation of low-power 6T SRAM Designs using 90nm CMOS technology in Cadence Virtuoso”. The simulations and study findings are accurate and were carried out entirely under the direction of the instructor, Assoc. TRUONG NGOC SON. The report does not duplicate any other sources either.

Additionally, the paper includes a variety of cited and carefully labeled reference materials. In front of the Department, Faculty, and School, we would like to fully accept responsibility for this disclaimer. 1 ACKNOWLEGMENT First and foremost, I wish to extend my gratitude to the University of Technology and Education, as well as the Faculty of International Education, for their unwavering support throughout the development of this project. Additionally, I would like to ex- press my heartfelt appreciation to Professor Truong Ngoc Son, my principal mentor for this capstone endeavor, for his unwavering commitment.

His precise guidance and timely feedback have been instrumental in refining this project from its inception, guiding its trajectory, and ensuring its advancement. Moreover, I wish to convey my profound thanks to all the lecturers at the Univer- sity of Technology and Education for imparting the foundational knowledge essential to this project. The insights gained have served as a robust framework for the research and composition of this paper. Given the constraints of time and resources, imperfections and discrepancies may exist within this project.

I eagerly anticipate feedback from reviewers to further refine and enhance my future endeavors. Ho Chi Minh City, June 24th, 2024 SIGNATURE (Sign with full name) Lê Trọng Hoàng Trần Nguyễn Anh Khoa 2 ABSTRACT This study presents a comprehensive exploration into the design, implementation, and performance analysis of 6T Static Random Access Memory (SRAM) cells, along with an investigation into low-power design strategies for this SRAM architecture uti- lizing 90nm CMOS technology within the Cadence Virtuoso environment. The re- search includes a thorough look at how 6T SRAM works, how much power it uses, both for regular designs and new ways to save energy. By running simulations and analyzing the results, the study finds out how to balance power use and performance.

This research aims to improve SRAM memory design methods, helping to create more efficient and dependable memory systems for modern electronics. 3 TABLE OF CONTENTS DISCLAMER. 3 TABLE OF CONTENTS. 4 LIST OF FIGURES.

6 LIST OF TABLES. 9 LIST OF ACRONYMS. 13 CHAPTER 2 : LITERATURE REVIEW .3 Periphery Control Block .2 Read/Write operation of SRAM .5 Static noise margin (SNM) .6 Low power gating method .8 Reverse body bias method .9 Change width method. 25 CHAPTER 3 : SYSTEM DESIGN .1 Block diagram of one-bit 6T SRAM structure.4 Sense amplifier block .5 Write driver block .3 Sense amplifier block .4 Write driver block .6 Design of 6T SRAM .7 Design of complete one-bit 6T SRAM structrure .8 Design of low-power 6T SRAM using power gating method.9 Design of low-power 6T SRAM using MTCMOS method .10 Design of low-power 6T SRAM using reverse body bias method .11 Design of low-power 6T SRAM using change width method.

69 5 LIST OF FIGURES Figure 2. 1 Block diagram of 8x8 SRAM. 2 Operations of Sense Amplifier. 3 Operations of Write Driver : a) Write 1 operation; b) Write 0 operation.

4 Six-transistor (6T) CMOS SRAM cell. 5 Read operation for 6T SRAM cell. 6 Write operation for 6T SRAM cell. 7 Propagation delay and rise/fall times.

8 Butterfly diagram indicating hold margin. 11 Power gating model. 12 Parameters of (a) High-voltage threshold and (b) Low-voltage threshold. 13 Effect of reverse body bias on the depletion region and inversion layer charge in a MOSFET.

(a) A zero body biased NMOS transistor. (b) A reverse body biased NMOS transistor. 14 Width and Channel length in CMOS. 1 Block diagram of 6T SRAM 1 bit memory cell system.

2 Control block diagram allows reading/writing data. 3 Schematic of control circuit. 5 Schematic of precharge circuit. 6 Sense amplifier block.

7 Schematic of sense amplifier circuit. 8 Write driver block. 9 Schematic of write driver circuit. 1 Control circuit schematic.

2 Control circuit symbol. 3 Control circuit layout. 4 Check DRC of control circuit. 5 Check LVS of control circuit.

6 Waveform of control block. 10 Check DRC of precharge. 11 Check LVS of precharge. 12 Waveform of precharge.

13 Sense amplifier schematic. 14 Sense amplifier symbol. 15 Sense amplifier layout. 16 Check DRC of sense amplifier.

17 Check LVS of sense amplifier. 18 Waveform of sense amplifier. 19 Write driver schematic. 20 Write driver symbol.

21 Write driver layout. 22 Check DRC of write driver. 23 Check LVS of write driver. 24 Waveform of write driver.

28 Check DRC of latch. 29 Check LVS of latch. 30 Waveform of latch. 31 Schematic of 6T SRAM.

34 Check DRC of SRAM. 35 Check LVS of SRAM. 36 One-bit 6T SRAM schematic. 37 One-bit 6T SRAM layout.

38 Check DRC of one-bit 6T SRAM. 39 Check LVS of one-bit 6T SRAM. 40 Waveform of SRAM’s operating process. 41 Waveform of SRAM’s dynamic power.

42 Calculating SRAM’s dynamic power. 43 Waveform of SRAM’s static power. 44 Calculating SRAM’s static power. 45 Low-power 6T SRAM using power gating method schematic.

46 Calculating write driver’s static power without using power gating method60 Figure 4. 47 Calculating write driver’s static power using power gating method. 48 Low-power 6T SRAM using MTCMOS method schematic. 49 Calculating SRAM’s dynamic power.

50 Calculating SRAM’s static power. 51 Low-power 6T SRAM using reverse body bias method schematic. 52 Setting value for V1 and V2. 53 Calculating SRAM’s dynamic power.

54 Calculating SRAM’s static power. 55 Low-power 6T SRAM using change width method schematic. 56 Setting width value. 57 Calculating SRAM’s dynamic power.

58 Calculating SRAM’s static power. 1 Comparing the dynamic power of four designs. 2 Comparing the static power of four designs. 3 Comparing the write driver’s dynamic power of 6T SRAM using/without using low power gating method.

4 Comparing the write driver’s static power of 6T SRAM using/without using power gating method. 67 8 LIST OF TABLES Table 2. 1 Comparing number of cells can be controlled without/with decoder. 1 Truth table of control circuit operation.

2 Table of write driver circuit. 3 Table of latch operation. 1 Comparing power parameters between each low-power 6T SRAM design. 2 Comparing power parameters between write driver of 6T SRAM using/without using low power gating method.

67 9 LIST OF ACRONYMS ACRONYMS DESCRIPTIONS BL Bit Line BLB Bit Line Bar DRAM Dynamic Random-Access Memory HVT High Voltage Threshold I/O Input/Output LVT Low Voltage Threshold MTCMOS Multi Threshold CMOS PMU Power Management Unit RAM Random-Access Memory RBB Reverse Body Bias ROM Read Only Memory SE Sense Amplifier SNM Static Noise Margin SRAM Static Random-Access Memory WL Write Line 10 CHAPTER 1 : INTRODUCTION 1. In the current 4.0 era, with the strong and high-speed development of the electron- ics and information technology industry, a series of breakthrough devices and high- tech products have been born, such as personal computers and phones. These devices have contributed to improving lives, giving people a modern, developed lifestyle. Be- sides, they bring great significance to the technology race of advanced countries around the world.

However, with the success of those electronic devices, it is impossible not to men- tion the significant contribution of the semiconductor chip industry. Specifically, in the field of electronic chip manufacturing, small chips are produced, but they carry great power and are the indispensable core of electronic circuits. Along with that formation, through many stages, the integration of transistors in the same small area has become a race to launch products by large technology com- panies such as Intel, IBM, Sony, and Toshiba. Not only that, it also leads to the for- mation and development of many other industries such as embedded and IoT, meet- ing most applications that require complexity and modernity in all areas of human life.

But for systems to operate correctly, they need to have pre-programmed functions by command lines, and handle input/output data, which raises the question: how can they be stored? That is how memory made from integrated circuits appeared. This memory includes two main types: Read-Only Memory (ROM) and Random Access Memory (RAM). For ROM, this is the main memory that stores the operating status of the system. The bits stored in ROM are kept fixed and do not change when the power is turned off unless we reload them.

As for RAM, this is where data and application programs being used are stored so that the device's processor can quickly access it. This data will be lost when there is no power supply. RAM is divided into two main types: dynamic random access memory (DRAM) and static random access memory (SRAM). In DRAM, each cell has a charge or lack of charge stored in a capacitor.