Tổng quan nghiên cứu

Sự bùng nổ của mạng lưới vạn vật kết nối và tính toán phổ biến đã dẫn đến việc triển khai hàng tỷ thiết bị thông minh siêu nhỏ trên toàn cầu. Các hệ thống phần cứng cực kỳ hạn chế như thẻ nhận dạng qua sóng vô tuyến thụ động chỉ sở hữu khoảng 1.000 đến 2.000 cổng logic tương đương dành cho toàn bộ mạch tích hợp, trong đó diện tích dành riêng cho các thành phần an ninh bảo mật thường chỉ dao động từ 200 đến 2.000 cổng logic tương đương. Đồng thời, nguồn năng lượng của các thiết bị thụ động bị giới hạn nghiêm ngặt với mức tiêu thụ dòng điện bắt buộc phải nhỏ hơn 15 microampe. Những tiêu chuẩn mã hóa truyền thống như AES yêu cầu tối thiểu khoảng 3.600 cổng logic tương đương hoặc DES tiêu tốn từ 2.310 đến 3.000 cổng logic tương đương, khiến việc cài đặt trực tiếp lên các vi mạch giá rẻ trở nên bất khả thi.

Vấn đề cốt lõi đặt ra là sự thỏa hiệp giữa độ an toàn mật mã, chi phí diện tích vi mạch và hiệu năng tính toán. Luận văn thạc sĩ khoa học chuyên ngành Cơ sở toán cho tin học do học viên Vũ Thị Ngân thực hiện dưới sự hướng dẫn của Tiến sĩ Nguyễn Hải Vinh tại Trường Đại học Khoa học Tự nhiên, Đại học Quốc gia Hà Nội tập trung giải quyết bài toán thiết kế và đánh giá thuật toán mật mã khối hạng nhẹ PRESENT. Mục tiêu cụ thể của công trình là nghiên cứu nguyên lý thiết kế hệ mật mã khối dựa trên mạng thay thế hoán vị kích thước khối 64-bit, phân tích chi tiết phiên bản khóa 80-bit, đánh giá độ an toàn toán học trước các phương pháp thám mã hiện đại và kiểm chứng hiệu năng phần cứng trên công nghệ mạch tích hợp chuyên dụng. Nghiên cứu mang ý nghĩa thực tiễn to lớn khi mở ra giải pháp bảo vệ dữ liệu với chi phí diện tích chỉ khoảng 1.570 cổng logic tương đương, tối ưu hóa mức tiêu thụ năng lượng cho các cảm biến nhúng và thẻ thông minh không tiếp xúc.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu xây dựng trên nền tảng lý thuyết thông tin và nguyên lý mật mã học kinh điển của Claude Shannon về tính chất gây lẫn và khuếch tán. Mô hình toán học trọng tâm là cấu trúc mạng thay thế và hoán vị, hoạt động trên toàn bộ khối dữ liệu 64-bit thông qua 31 vòng lặp biến đổi liên tục và 1 vòng cộng khóa sau cùng. Các khái niệm nền tảng bao gồm:

  1. Phép toán gây lẫn phi tuyến: Sử dụng tầng hộp thay thế 4x4-bit song ánh, ánh xạ không gian 4 chiều nhằm phá vỡ các mối quan hệ đại số giữa bản rõ và bản mã.
  2. Phép toán khuếch tán tuyến tính: Sử dụng tầng hoán vị bit trực tiếp giúp lan tỏa ảnh hưởng của 1 bit ngõ vào tới toàn bộ 64 bit trạng thái sau một số vòng tối thiểu.
  3. Độ đo phần cứng cổng tương đương: Quy đổi diện tích bề mặt chip sang đơn vị diện tích chuẩn của một cổng logic NAND hai đầu vào thuộc công nghệ bán dẫn tương ứng.
  4. Bổ đề xếp chồng Matsui và lý thuyết thám mã vi sai Biham-Shamir: Đóng vai trò công cụ định lượng xác suất vi sai cực đại và độ chênh lệch tuyến tính tối đa của hệ mã.
  5. Tiêu chuẩn quốc tế ISO/IEC 29192-1 và ISO/IEC 29192-2: Khung quy chuẩn quốc tế công nhận PRESENT là thuật toán mã khối hạng nhẹ tiêu biểu cho các môi trường tài nguyên hạn chế.

Phương pháp nghiên cứu

Về nguồn dữ liệu và thực nghiệm phần cứng, luận văn sử dụng bộ thư viện tế bào chuẩn UMCL18G212D3 dựa trên quy trình công nghệ bán dẫn UMC 0.18 micromet 1P6M với điện áp hoạt động tiêu chuẩn 1.8V. Quy trình nghiên cứu được triển khai chặt chẽ trong giai đoạn 2016 - 2017 với các phương pháp cụ thể:

  • Cỡ mẫu và không gian thử nghiệm: Khảo sát toàn diện không gian trạng thái $2^{64}$ khối dữ liệu và không gian khóa $2^{80}$ bit. Toàn bộ 16 hộp thay thế trên mỗi vòng được phân tích phân phối vi sai và xấp xỉ tuyến tính qua 16 giá trị thập lục phân từ 0 đến F.
  • Phương pháp chọn mẫu kiến trúc: Lựa chọn 3 cấu trúc vi mạch điển hình trong thiết kế phần cứng bao gồm kiến trúc xử lý theo vòng, kiến trúc xử lý nối tiếp và kiến trúc xử lý song song để đo lường đa chiều.
  • Lý do lựa chọn phương pháp phân tích: Kết hợp chặt chẽ giữa chứng minh giải tích toán học thuần túy và mô phỏng thực nghiệm phần mềm. Phương pháp giải tích vi sai và xấp xỉ tuyến tính qua ma trận phân phối cho phép xác định cận an toàn trên của thuật toán mà không phụ thuộc vào sức mạnh tính toán mò mẫm. Việc mô phỏng phần cứng bằng ngôn ngữ VHDL kết hợp lập trình phần mềm đối chuẩn với AES và DES cung cấp dữ liệu chính xác về chu kỳ đồng hồ, diện tích cổng logic và thời gian thực thi thực tế.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình phân tích toán học và kiểm chứng thực nghiệm mang lại 4 phát hiện quan trọng:

Thứ nhất, về độ tối ưu phần cứng trên mạch tích hợp chuyên dụng, kiến trúc dựa theo vòng của thuật toán PRESENT chỉ chiếm dụng 1.570 cổng logic tương đương, giúp cắt giảm 56.4% diện tích chip so với tiêu chuẩn AES (khoảng 3.600 cổng logic) và giảm 32.0% so với DES (2.310 cổng logic). Thậm chí, kiến trúc nối tiếp của PRESENT có thể ép nhỏ diện tích xuống mức xấp xỉ 1.075 cổng logic tương đương. Bản thân hộp thay thế 4x4-bit chỉ tốn khoảng 21 đến 28 cổng logic, nhỏ hơn gần 4 lần so với hộp thay thế 8x8-bit của AES (từ 120 đến 300 cổng logic).

Thứ hai, về khả năng kháng thám mã vi sai, nghiên cứu chứng minh định lý toán học khẳng định mọi đặc tính vi sai qua 5 vòng liên tiếp luôn kích hoạt tối thiểu 10 hộp thay thế hoạt động. Do đó, qua 25 vòng mã hóa, số lượng hộp thay thế bị kích hoạt ít nhất là 50. Với xác suất vi sai tối đa của mỗi hộp là $2^{-2}$, xác suất vi sai toàn phần của 25 vòng đạt mức $2^{-100}$. Ngay cả khi kẻ tấn công loại bỏ được 6 vòng ngoài cùng, lượng dữ liệu cần thiết để thám mã vẫn vượt xa không gian dữ liệu $2^{64}$ bit có sẵn, đảm bảo an toàn tuyệt đối.

Thứ ba, về khả năng kháng thám mã tuyến tính, độ chênh lệch tuyến tính tối đa qua 4 vòng liên tiếp được chặn trên ở mức $2^{-7}$. Khi mở rộng trên 28 vòng, tổng độ chênh lệch bị triệt tiêu xuống mức $2^{-43}$, đòi hỏi đối phương phải thu thập ít nhất $2^{86}$ cặp bản rõ và bản mã tương ứng để khôi phục khóa. Đây là con số bất khả thi trong thực tế vì vượt quá giới hạn $2^{64}$ khối dữ liệu của hệ mã.

Thứ tư, về khả năng chống tấn công đại số, hệ mã PRESENT được mô tả bởi hệ phương trình bậc hai gồm 11.067 phương trình với 4.216 biến số trên trường nhị phân GF(2). Độ phức tạp của hệ phương trình phi tuyến này hoàn toàn vô hiệu hóa các thuật toán phân tích cơ sở Groebner như F4 hoặc F5 trên các công cụ tính toán biểu thức đại số.

Thảo luận kết quả

Các kết quả đạt được chứng minh tính ưu việt vượt trội của việc thay thế tầng khuếch tán ma trận phức tạp bằng phép hoán vị bit dây dẫn trực tiếp. Trong thiết kế vi mạch, tầng hoán vị bit được thực hiện hoàn toàn bằng cách đấu nối dây chéo, tiêu tốn 0 cổng logic và không gây trễ tính toán.

Dữ liệu so sánh được tổng hợp qua bảng phân tích diện tích phần cứng cho thấy PRESENT vượt trội hơn hẳn các hệ mã khối đương thời như DESL (1.850 cổng logic), DESXL (2.170 cổng logic), SEA (2.280 cổng logic) và mCrypton (2.949 cổng logic). Biểu đồ phân bố năng lượng theo các mức tần số 100 kHz và 500 kHz cũng chứng minh rằng cấu trúc mạch đơn giản giúp giảm triệt để các hoạt động chuyển mạch ký sinh, từ đó hạ thấp dòng rò tĩnh và công suất tiêu thụ động xuống mức dưới 5 microampe, hoàn toàn đáp ứng chuẩn hoạt động của các thẻ RFID thụ động không dùng pin.

Đề xuất và khuyến nghị

Từ các kết quả nghiên cứu lý thuyết và thực nghiệm phần cứng, luận văn đưa ra 4 khuyến nghị then chốt:

  1. Chuẩn hóa quy trình thiết kế vi mạch RFID: Các đơn vị phát triển vi mạch bán dẫn nên ưu tiên ứng dụng kiến trúc nối tiếp của PRESENT cho dòng thẻ thông minh thụ động. Mục tiêu duy trì diện tích lõi bảo mật dưới 1.200 cổng logic tương đương và giới hạn dòng tiêu thụ tĩnh dưới 10 microampe, thực hiện đồng bộ trong lộ trình sản xuất 12 tháng tới.
  2. Tối ưu hóa cài đặt phần mềm trên vi điều khiển nhúng: Kỹ sư lập trình hệ thống nhúng cần áp dụng kỹ thuật nén bảng tra cứu và kỹ thuật xử lý bit-slicing khi cài đặt PRESENT trên các vi điều khiển 8-bit hoặc 16-bit giá rẻ (như dòng vi điều khiển 8051, AVR, PIC), nhằm cải thiện tốc độ xử lý thêm 25% đến 30% trong thời gian 6 tháng.
  3. Phát triển cơ chế kháng tấn công kênh kề: Các trung tâm an toàn thông tin cần nghiên cứu bổ sung kỹ thuật che mặt nạ ngẫu nhiên và chèn cổng logic cân bằng nhằm triệt tiêu hiện tượng rò rỉ bức xạ điện từ và phân tích năng lượng vi sai, giữ mức gia tăng diện tích chip dưới ngưỡng 35% trong khung thời gian 18 tháng.
  4. Triển khai thí điểm trong chuỗi cung ứng và logistics thông minh: Doanh nghiệp công nghệ và cơ quan quản lý nên tích hợp giao thức mã hóa PRESENT-80 vào 100% các thiết bị giám sát hành trình và cảm biến chuỗi cung ứng lạnh trong vòng 24 tháng để bảo vệ tính toàn vẹn dữ liệu.

Đối tượng nên tham khảo luận văn

Nội dung công trình mang giá trị học thuật và ứng dụng cao cho 4 nhóm đối tượng:

  1. Học viên cao học và nghiên cứu sinh chuyên ngành Toán tin, Mật mã học và An toàn thông tin: Khai thác phương pháp luận chứng minh cận an toàn vi sai, phân tích tính chất tuyến tính của hộp thay thế và cấu trúc sinh khóa.
  2. Kỹ sư thiết kế phần cứng vi mạch: Tham khảo chi tiết lược đồ đường dữ liệu, kỹ thuật tối ưu hóa diện tích cổng logic trên thư viện bán dẫn UMC 0.18 micromet và thiết kế máy trạng thái hữu hạn cho các thuật toán mã hóa khối.
  3. Lập trình viên hệ thống nhúng và IoT: Ứng dụng mã nguồn, giải thuật xử lý mảng trạng thái 64-bit và cơ chế sinh khóa trên đường truyền để xây dựng các thư viện bảo mật nhẹ cho vi điều khiển dung lượng RAM dưới 2 kilobyte.
  4. Chuyên gia tư vấn giải pháp an ninh công nghệ: Sử dụng các bảng số liệu đối chuẩn giữa PRESENT, AES, DES để xây dựng tiêu chuẩn kỹ thuật lựa chọn giải pháp bảo mật cho các dự án thành phố thông minh và thẻ định danh.

Câu hỏi thường gặp

Thuật toán PRESENT có cấu trúc khác biệt như thế nào so với tiêu chuẩn mã hóa nâng cao AES? PRESENT sử dụng kích thước khối 64-bit, kích thước khóa 80-bit hoặc 128-bit và áp dụng mạng thay thế hoán vị SPN với hộp thay thế 4x4-bit siêu nhẹ. Trong khi đó, AES dùng khối 128-bit và hộp thay thế 8x8-bit phức tạp. PRESENT tối ưu hóa tầng hoán vị bằng cách nối dây trực tiếp, giảm diện tích phần cứng từ 3.600 cổng logic xuống 1.570 cổng logic.

Tại sao hoán vị bit trong PRESENT lại giúp tiết kiệm diện tích chip tối đa trên vi mạch chuyên dụng? Tầng hoán vị của PRESENT ánh xạ bit thứ $i$ sang vị trí $16 \times i \pmod{63}$. Trong phần cứng, phép biến đổi này được thực hiện hoàn toàn bằng cách đấu chéo các đường dây dẫn kim loại giữa tầng hộp thay thế và thanh ghi trạng thái, tiêu tốn đúng 0 transistor và 0 cổng logic tương đương.

Độ an toàn của khóa 80-bit trong PRESENT có đủ tin cậy trước các cuộc tấn công vét cạn hiện nay không? Không gian khóa $2^{80}$ bit cung cấp độ an toàn phù hợp cho các thiết bị tài nguyên thấp trong thời gian sử dụng từ 5 đến 10 năm. Đối với các hệ thống yêu cầu mức bảo mật cao hơn, PRESENT cung cấp tùy chọn phiên bản khóa 128-bit với cấu trúc thuật toán giữ nguyên 31 vòng lặp.

Kiến trúc xử lý nối tiếp của PRESENT mang lại ưu thế gì so với kiến trúc xử lý theo vòng? Kiến trúc nối tiếp chỉ sử dụng 1 hộp thay thế duy nhất thay vì 16 hộp chạy song song, xử lý từng đoạn dữ liệu 4-bit qua mỗi chu kỳ đồng hồ. Giải pháp này giúp cắt giảm diện tích chip xuống khoảng 1.075 cổng logic tương đương, phù hợp tuyệt đối cho các thẻ RFID thụ động có kinh phí sản xuất cực thấp.

Phương pháp tấn công đại số có thể bẻ gãy khóa bí mật của PRESENT không? Toàn bộ thuật toán tạo ra hệ thống gồm 11.067 phương trình bậc hai với 4.216 biến số trên trường nhị phân. Các công cụ đại số hiện đại như thuật toán F4 không thể giải hệ phương trình phi tuyến khổng lồ này trong thời gian đa thức, chứng minh PRESENT hoàn toàn miễn nhiễm với thám mã đại số.

Kết luận

  • Luận văn đã phân tích toàn diện cơ sở toán học và kiến trúc của thuật toán mật mã khối hạng nhẹ tiêu chuẩn quốc tế PRESENT với kích thước khối 64-bit và khóa 80-bit.
  • Chứng minh thành công tính kháng cự tuyệt đối trước các kỹ thuật thám mã vi sai với xác suất $2^{-100}$ qua 25 vòng và thám mã tuyến tính với độ chênh lệch $2^{-43}$ qua 28 vòng.
  • Xác lập kết quả thực nghiệm phần cứng xuất sắc trên thư viện bán dẫn UMC 0.18 micromet với diện tích chỉ 1.570 cổng logic tương đương ở kiến trúc vòng và xấp xỉ 1.075 cổng logic ở kiến trúc nối tiếp.
  • Khẳng định tính khả thi của việc thay thế các thuật toán nặng nề như AES và DES trong các môi trường nhúng siêu nhỏ, mở đường cho việc thương mại hóa các thẻ RFID bảo mật cao.
  • Đề xuất lộ trình 12 đến 24 tháng tiếp theo nhằm hoàn thiện các mô-đun chống tấn công kênh kề và tích hợp vào các hệ thống Internet vạn vật thực tế. Quý bạn đọc và các nhà nghiên cứu quan tâm có thể khai thác trực tiếp các mô hình toán học và mã nguồn VHDL trong tài liệu luận văn để phát triển các ứng dụng bảo mật chuyên sâu.