Tổng quan về luận án

Sự bùng nổ của các hệ thống đa xử lý trên chip (MPSoC - Multiprocessor System-on-Chip) cùng các ứng dụng đa phương tiện độ nét cao (HD-video, xử lý ảnh phức hợp, truyền tải luồng video HTTP-VS) đặt ra thách thức gay gắt về năng lực tính toán song song, băng thông truyền thông nội chip và tính thích nghi động. Các kiến trúc truyền thống dựa trên Bus chia sẻ (Shared Bus) hoặc kết nối điểm-điểm (Point-to-Point) đã bộc lộ giới hạn nghiêm trọng về khả năng mở rộng (scalability), độ trễ và sự tranh chấp tài nguyên. Trong bối cảnh đó, mạng trên chip (Network-on-Chip - NoC) nổi lên như một mô hình giao tiếp mang tính đột phá nhằm thay thế kiến trúc bus truyền thống. Luận án tiến sĩ kỹ thuật điện tử và máy tính của tác giả Nguyễn Văn Cường (hướng dẫn bởi PGS. TS. Phạm Ngọc Nam, Trường Đại học Bách khoa Hà Nội) tập trung vào phát triển nền tảng phần cứng tái cấu hình động trên FPGA dựa trên kiến trúc NoC, tích hợp cơ chế ánh xạ động các ứng dụng có khả năng co giãn chất lượng (quality-scalable applications) tại thời gian chạy (run-time).

Về khoảng trống nghiên cứu (research gap), các nghiên cứu NoC đương thời thường đối mặt với hai rào cản lớn: (1) Các bộ định tuyến NoC quy chuẩn sử dụng số lượng kênh ảo (Virtual Channels - VC) đồng đều trên mọi cổng, gây lãng phí nghiêm trọng tài nguyên logic (LUT, Flip-Flop) trên FPGA trong khi lưu lượng truyền thông thực tế phân bố bất đối xứng theo thuật toán định tuyến xác định (như XY routing); (2) Đa phần các công trình ánh xạ ứng dụng (application mapping) tập trung ở thời gian thiết kế (design-time mapping) hoặc chỉ áp dụng cho các ứng dụng có mức chất lượng tĩnh, không thể thích ứng với trạng thái tài nguyên phần cứng biến động và hành vi thay đổi động của người dùng tại thời gian chạy.

Luận án thiết lập hệ thống câu hỏi nghiên cứu và giả thuyết khoa học chặt chẽ:

  • RQ1: Làm thế nào để tối ưu hóa kiến trúc bộ định tuyến NoC nhằm triệt tiêu hiện tượng nghẽn đầu hàng (Head-of-Line - HoL blocking) và đảm bảo không bế tắc (deadlock-free) mà vẫn tối thiểu hóa chi phí tài nguyên phần cứng trên FPGA? Giả thuyết H1: Cấu trúc kênh ảo bất đối xứng (asymmetric/non-uniform VC allocation) dựa trên quy luật lưu lượng của thuật toán định tuyến XY sẽ cắt giảm đáng kể tài nguyên logic mà không làm suy giảm thông lượng bão hòa và độ trễ toàn mạng.
  • RQ2: Làm thế nào để xây dựng nền tảng phần cứng MPSoC trên FPGA có khả năng tự động thích nghi cấu trúc truyền thông và tính toán tại thời gian chạy? Giả thuyết H2: Tận dụng cơ chế cấu hình lại từng phần động (DPR - Dynamic Partial Reconfiguration) thông qua cổng ICAP nội bộ cho phép tái cấu trúc linh hoạt các phần tử xử lý (PE - Processing Elements) và lớp truyền thông theo nhu cầu ứng dụng.
  • RQ3: Làm thế nào để tối ưu hóa bài toán ánh xạ đa ứng dụng có mức chất lượng co giãn lên NoC trong điều kiện giới hạn tài nguyên tại thời gian chạy? Giả thuyết H3: Mô hình tối ưu hóa dựa trên đồ thị tác vụ co giãn chất lượng kết hợp thuật toán heuristic chọn vùng gần lồi (Near-Convex Region Selection) sẽ tối đa hóa giá trị lợi ích tổng thể (Overall Benefit - OB) và tối thiểu hóa khoảng cách truyền thông Manhattan trung bình (Average Communication Manhattan Distance - ACMD) với độ phức tạp tính toán thời gian thực.

Về khung lý thuyết, công trình tích hợp lý thuyết mạng liên kết liên chip (Interconnection Networks Theory của Dally & Towles, Benini & De Micheli), lý thuyết tính toán tái cấu hình động (Dynamic Reconfigurable Computing của Compton & Hauck), và lý thuyết quy hoạch tối ưu tổ hợp (Combinatorial Optimization Theory). Đóng góp đột phá của luận án được lượng hóa cụ thể: Kiến trúc bộ định tuyến đề xuất giúp tiết kiệm 17,2% Slice Registers và 29,7% Slice LUTs so với bộ định tuyến 4-VC truyền thống trên chip Xilinx Virtex-6 (XC6VLX240T), đạt tần số hoạt động cực đại 426,6 MHz; đồng thời thuật toán ánh xạ heuristic nâng cao giá trị lợi ích hệ thống vượt trội so với các thuật toán Nearest Neighbor (NN) và First Fit (FF). Phạm vi nghiên cứu bao quát từ mô phỏng chu kỳ chính xác (cycle-accurate RTL simulation trên ISIM, Noxim), đánh giá trên các topo lưới 2D-Mesh từ kích thước 3x3, 5x5, 6x6 đến 7x7, thực thi trên bộ tiêu chuẩn TGFF (Task Graphs For Free) và các ứng dụng thực tế phức tạp (MPEG-4, HTTP-VS, MWD, PIP).

Literature Review và Positioning

Khảo cứu y văn quốc tế cho thấy sự tiến hóa mạnh mẽ của ba dòng nghiên cứu chính:

Dòng nghiên cứu thứ nhất tập trung vào kiến trúc bộ định tuyến NoC và điều khiển luồng. Dally và Towles (2001) cùng Benini và De Micheli (2002) đã đặt nền móng lý thuyết cho NoC, chứng minh ưu thế vượt trội của cơ chế chuyển mạch gói và điều khiển luồng Wormhole (WH) so với Store-and-Forward (SAF) và Virtual Cut-Through (VCT). Tuy nhiên, wormhole dễ gặp hiện tượng Head-of-Line (HoL) blocking khi flit tiêu đề bị chặn. Duato (1993, 2003) đề xuất kỹ thuật phân chia kênh ảo (Virtual Channels) để giải quyết bế tắc và cải thiện thông lượng. Các nghiên cứu tiếp theo của Kim et al. (2006) và Becker et al. (2007) thiết kế bộ định tuyến NoC trên FPGA nhưng áp dụng số lượng VC đồng đều (2 hoặc 4 VC) trên tất cả các cổng, dẫn đến sự dư thừa phần cứng lớn tại các cổng có lưu lượng chuyển tiếp thấp.

Dòng nghiên cứu thứ hai liên quan đến công nghệ tái cấu hình động trên FPGA. Compton và Hauck (2002) cùng Claus et al. (2007) khẳng định Dynamic Partial Reconfiguration (DPR) mở ra kỷ nguyên mới cho phép thay đổi cấu trúc phần cứng tại thời gian chạy mà không làm ngắt quãng toàn hệ thống. Mặc dù Xilinx đã cung cấp công cụ EDK, ISE và cổng ICAP, việc ứng dụng DPR vào lớp truyền thông NoC vẫn gặp thách thức về trễ cấu hình và tính toàn vẹn tín hiệu thông qua Bus Macro hoặc phân vùng tĩnh/động (Static/Dynamic Partitions).

Dòng nghiên cứu thứ ba giải quyết bài toán ánh xạ ứng dụng (Application Mapping) lên NoC. Bài toán này là một biến thể của bài toán gán bậc hai (Quadratic Assignment Problem - QAP), đã được Garey và Johnson chứng minh là bài toán thuộc lớp NP-hard. Murali et al. (2006) và Rhee et al. (2007) đã đề xuất các giải thuật ánh xạ tĩnh tại thời gian thiết kế nhằm tối ưu hóa năng lượng tiêu thụ và trễ truyền thông. Orsila et al. (2007) ứng dụng giải thuật Simulated Annealing cho ánh xạ tĩnh. Đối với ánh xạ động tại thời gian chạy, Carvalho et al. (2010) và Chou et al. (2008) đề xuất các heuristic như First Fit (FF), Nearest Neighbor (NN) và Best Fit. Tuy nhiên, các công trình này đều mặc định ứng dụng có yêu cầu tài nguyên và mức chất lượng cố định, hoàn toàn bỏ qua khả năng điều chỉnh mức chất lượng (quality-scalability) của các ứng dụng đa phương tiện khi tài nguyên hệ thống bị suy giảm.

                      [LITERATURE CONTRADICTIONS & POSITIONING]

Luận án của tác giả Nguyễn Văn Cường định vị chính xác vào giao điểm của ba dòng nghiên cứu trên. So với công trình của Lu et al. (2008) trên nền tảng FPGA Stratix III (vốn sử dụng 4 VC đồng đều gây tiêu tốn tài nguyên lớn) và nghiên cứu của Hou et al. (2011), tác giả đã tạo ra bước đột phá khi đề xuất kiến trúc bộ định tuyến kênh ảo không đều (2 VC cho cổng E/W và 4 VC cho cổng N/S/L) tương thích hoàn hảo với thuật toán XY routing, đồng thời phát triển khung ánh xạ đa ứng dụng co giãn chất lượng tại thời gian chạy bằng thuật toán chọn vùng gần lồi độc đáo.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng trực tiếp lý thuyết truyền thông mạng trên chip (NoC Interconnection Theory) của Benini & De Micheli và lý thuyết điều khiển luồng kênh ảo của Duato thông qua các đóng góp lý thuyết nền tảng:

                            [THEORETICAL FRAMEWORK]
  1. Mô hình hóa sự bất đối xứng lưu lượng trong định tuyến xác định: Luận án chứng minh rằng dưới thuật toán định tuyến XY, các cổng ngõ ra của bộ định tuyến không chịu tải đồng đều: Cổng E và W chỉ nhận dữ liệu từ 2 cổng ngõ vào (tương ứng W/L và E/L), trong khi cổng N và S phải tiếp nhận dữ liệu từ cả 4 cổng (S/E/W/L và N/E/W/L). Việc áp dụng cùng một số lượng VC cho mọi cổng là sự lãng phí tài nguyên lý thuyết. Luận án thiết lập mô hình kênh ảo phân cấp bất đối xứng, chính thức chứng minh tính toàn vẹn không bế tắc (deadlock-free) và không khóa sống (livelock-free) của cấu trúc này.
  2. Khung lý thuyết ánh xạ ứng dụng co giãn chất lượng (Quality-Scalable Application Mapping Theory): Mở rộng bài toán QAP truyền thống sang không gian trạng thái đa mức chất lượng: $$\max \text{Overall Benefit (OB)} = \sum_{i=1}^{k} \text{Benefit}(App_i, Level_j)$$ Dưới các ràng buộc nghiêm ngặt về số lượng Processing Elements (PEs) sẵn có và băng thông liên kết mạng NoC.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp chặt chẽ ba trụ cột:

  • Mô hình ứng dụng: Biểu diễn dưới dạng Đồ thị Tác vụ Ứng dụng (Application Task Graph - $ATG(V, E)$), trong đó mỗi đỉnh $v_i \in V$ là một tác vụ tính toán có thể thực thi trên PE phần cứng hoặc vi xử lý nhúng, và mỗi cạnh $e_{ij} \in E$ đặc trưng cho khối lượng truyền thông và yêu cầu băng thông. Ứng dụng sở hữu tập các mức chất lượng $Q = {q_1, q_2, \dots, q_m}$ kèm theo ma trận phân bổ tài nguyên và hàm giá trị lợi ích tương ứng.
  • Mô hình phần cứng tái cấu hình: Biểu diễn mạng NoC 2D-Mesh kích thước $M \times N$ với tập tài nguyên $R = {PE_{0,0}, \dots, PE_{M-1,N-1}}$. Lớp tính toán được phân chia thành vùng tĩnh (Static Region chứa bộ điều khiển nhúng, ICAP controller) và các vùng cấu hình lại (Reconfigurable Regions - RR).
  • Chiến lược chọn vùng gần lồi (Near-Convex Region Selection): Thuật toán phân tích hình học không gian mạng lưới, lựa chọn các tập hợp nút mạng liền kề có độ phân tán nhỏ nhất, nhằm tối thiểu hóa khoảng cách Manhattan truyền thông trung bình (ACMD): $$\text{ACMD} = \frac{\sum_{e_{ij} \in E} \text{Vol}(e_{ij}) \times \text{MD}(PE_i, PE_j)}{\sum_{e_{ij} \in E} \text{Vol}(e_{ij})}$$ Điều kiện biên (Boundary conditions): Thuật toán áp dụng cho topo lưới 2D-Mesh, điều khiển luồng wormhole, chuyển mạch gói với kích thước flit cố định 34-bit.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu theo đuổi trường phái thực chứng nghiêm ngặt (Positivist Paradigm) kết hợp phương pháp thiết kế và phát triển kỹ thuật phần cứng (Design Science Research in Engineering). Quy trình nghiên cứu được tổ chức theo cấu trúc đa tầng (multi-level design):

  • Tầng 1 (Cấp độ Vi kiến trúc Phần cứng - Microarchitecture): Thiết kế RTL cho Router NoC, Network Interface (NI) đệm kép, các bộ phân xử (Arbiter 2:1 và 4:1) và bộ giải mã flit bằng Verilog HDL.
  • Tầng 2 (Cấp độ Tích hợp Hệ thống Tái cấu hình - System Integration): Thiết lập nền tảng phần cứng trên kit FPGA Xilinx Virtex-6 sử dụng Xilinx Platform Studio (XPS) và ISE 14.1, xây dựng luồng nạp bitstream từng phần qua ICAP.
  • Tầng 3 (Cấp độ Thuật toán Điều khiển Hệ thống - Algorithmic Level): Phát triển và mô phỏng các thuật toán ánh xạ (tìm kiếm toàn diện Exhaustive Search và Heuristic Vùng gần lồi) trên công cụ mô phỏng chu kỳ mạng Noxim và phần mềm phân tích chuyên dụng.
                     [MULTI-LEVEL EXPERIMENTAL DESIGN FLOW]

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu tuân thủ các chuẩn mực thực nghiệm khắt khe:

  • Giao thức thu thập dữ liệu: Kiểm chứng tính đúng đắn của logic RTL thông qua 4 kịch bản truyền thông ngặt nghèo trên công cụ ISIM:
    • Kịch bản 1: Bơm gói tin vào cổng L, tuần tự chuyển mạch đến các cổng N, S, E, W.
    • Kịch bản 2: Bơm tuần tự gói tin từ 4 cổng N, E, W, L cùng hướng về một cổng ra S.
    • Kịch bản 3: Bơm đồng thời gói tin từ 2 cổng N và E cùng hướng về một cổng ra S để kiểm tra bộ phân xử Arbiter.
    • Kịch bản 4: Bơm đồng thời dữ liệu từ cả 4 cổng N, E, W, L hướng về cổng S nhằm kích hoạt tình trạng xung đột tài nguyên tối đa.
  • Mô phỏng mạng quy mô lớn: Sử dụng trình mô phỏng Noxim với cấu hình 10.000 chu kỳ làm ấm (warm-up cycles) và 100.000 chu kỳ đo đạc thực nghiệm (measurement cycles) dưới mô hình lưu lượng phân bố đều (Uniform Traffic Distribution).
  • Tam giác hóa thực nghiệm (Triangulation): Kết hợp đo đạc tài nguyên thực tế sau tổng hợp (Post-synthesis resource utilization), mô phỏng dạng sóng RTL chu kỳ chính xác và phân tích thống kê thông lượng mạng ở các tốc độ bơm flit (flit injection rates) khác nhau.

Data và phân tích

Phần cứng mục tiêu là chip FPGA cao cấp Xilinx Virtex-6 XC6VLX240TFF156 với dung lượng tổng thể 301.440 Slice Registers và 150.720 Slice LUTs.

  • Phân tích tài nguyên Logic Utilization:
    • Router 2-VC: Tiêu tốn 1.027 Registers (0,34%) và 1.026 LUTs (0,68%).
    • Router 4-VC: Tiêu tốn 1.692 Registers (0,56%) và 1.814 LUTs (1,20%).
    • Router đề xuất (Asymmetric VC): Tiêu tốn 1.399 Registers (0,46%) và 1.274 LUTs (0,85%).
  • Kiểm tra độ vững chắc (Robustness checks): Đánh giá thuật toán ánh xạ trên các kích thước mạng NoC khác nhau ($5 \times 5$, $6 \times 6$, $7 \times 7$) với các tập tác vụ ngẫu nhiên sinh ra từ TGFF kết hợp các ứng dụng video thực tế. So sánh định lượng trực tiếp giữa nghiệm tối ưu toàn cục (Exhaustive Search) và giải pháp Heuristic đề xuất.

Phát hiện đột phá và implications

Những phát hiện then chốt

Nghiên cứu mang lại 4 phát hiện thực nghiệm mang tính đột phá:

                  [COMPARATIVE LOGIC RESOURCE CONSUMPTION]
  Slice LUTs
                  Router 2-VC               Đề xuất Luận án          Router 4-VC
                                           (Tiết kiệm 29.7% LUTs)
  1. Hiệu quả tối ưu hóa phần cứng vượt bậc của kiến trúc kênh ảo bất đối xứng: Trích dẫn trực tiếp từ luận án: "Nếu so sánh với trường hợp bộ định tuyến sử dụng 2 kênh ảo thì số Register tăng 26,6% và số LUT tăng 19,5%. Tuy nhiên, khi so sánh với trường hợp 4 kênh ảo thì thiết kế đã đề xuất giảm 17,2% tài nguyên Register và 29,7% tài nguyên LUT." Bộ định tuyến đạt tần số chuyển mạch $f_{\max} = 426,6\text{ MHz}$, chứng minh tính khả thi xuất sắc trong việc triển khai trên chip thực tế.
  2. Bảo toàn thông lượng bão hòa tiệm cận cấu hình 4-VC: Dưới thử nghiệm lưu lượng phân bố đều trên mạng 3x3, trễ truyền thông của kiến trúc đề xuất gần như trùng khớp với cấu hình 4-VC ở dải lưu lượng thấp và trung bình. Điểm bão hòa thông lượng (Saturation throughput injection rate) đạt $0,235\text{ flits/cycle/node}$, xấp xỉ hoàn toàn so với mức $0,24\text{ flits/cycle/node}$ của bộ định tuyến 4-VC, trong khi vượt xa mức $0,16$ của 1-VC và $0,20$ của 2-VC.
  3. Cắt giảm độ trễ truyền thông nhờ Network Interface (NI) đệm kép: Kiến trúc NI đề xuất sử dụng cơ chế hai bộ đệm độc lập cho phép quá trình đóng/mở gói dữ liệu (packetization/depacketization) diễn ra song song với quá trình truyền/nhận flit qua liên kết NoC, triệt tiêu thời gian trễ chờ đợi (idle waiting time) giữa tài nguyên tính toán (PE) và bộ định tuyến.
  4. Vượt trội về giá trị lợi ích tổng thể (Overall Benefit) và tối ưu hóa khoảng cách Manhattan: Khi triển khai trên các lưới NoC kích thước $5 \times 5$, $6 \times 6$ và $7 \times 7$, thuật toán Heuristic chọn vùng gần lồi cho kết quả giá trị lợi ích tổng thể (OB) đạt $92 - 96%$ so với nghiệm tối ưu tuyệt đối của thuật toán tìm kiếm đầy đủ (Exhaustive Search), trong khi thời gian thực thi thuật toán giảm hàng ngàn lần (từ cấp độ giờ/ngày xuống cấp độ mili-giây). Đồng thời, khoảng cách Manhattan truyền thông trung bình (ACMD) giảm từ $18,4%$ đến $31,2%$ so với thuật toán First Fit và Nearest Neighbor.
       [SATURATION THROUGHPUT & AVERAGE PACKET LATENCY COMPARISON]
  Latency (cycles)
             0.05  0.10  0.15  0.16  0.18  0.20  0.22 0.235 0.24 (flits/cycle/node)

Implications đa chiều

  • Về mặt học thuật và lý thuyết: Luận án xác lập một nguyên lý thiết kế vi kiến trúc mới: Sự phân bổ tài nguyên bộ đệm và kênh ảo trong NoC phải phản ánh hình học của thuật toán định tuyến thay vì tuân theo tính đối xứng giả định.
  • Về mặt phương pháp luận: Cung cấp một khung phương pháp hoàn chỉnh từ thiết kế RTL, nạp cấu hình DPR qua ICAP, đến ánh xạ co giãn chất lượng, có thể chuyển giao cho các nghiên cứu về hệ thống tính toán tự trị (Autonomous Computing Systems) và AI-Edge Accelerators.
  • Về mặt ứng dụng thực tiễn: Cung cấp giải pháp kỹ thuật trực tiếp cho các nhà sản xuất chip nhúng SoC/MPSoC và hệ thống nhúng thông minh, cho phép tối ưu hóa diện tích đế silicon (silicon area), tiết kiệm năng lượng và hỗ trợ nâng cấp tính năng động từ xa mà không cần thay đổi phần cứng vật lý.

Limitations và Future Research

Mặc dù đạt được những đóng góp nổi bật, luận án thẳng thắn thừa nhận các giới hạn kỹ thuật:

  1. Ràng buộc về không gian topo mạng: Khung nghiên cứu hiện tập trung chủ yếu trên cấu hình lưới 2 chiều (2D-Mesh). Các topo bậc cao hơn như 3D-NoC, Torus hoặc mạng bất quy tắc (Irregular Topologies) chưa được tích hợp đầy đủ trong mô hình toán học của thuật toán chọn vùng gần lồi.
  2. Giả định về kiến trúc lớp truyền thông cố định trong bài toán ánh xạ: Trong Chương 3, để đơn giản hóa bài toán tối ưu tại thời gian chạy, tác giả thiết lập giả thiết kiến trúc lớp truyền thông NoC là cố định và chỉ thực hiện tái cấu hình lại lớp tính toán (các PE). Việc đồng thời tái cấu hình động cả lớp truyền thông lẫn lớp tính toán ở quy mô lớn đòi hỏi chi phí quản lý bitstream phức tạp hơn.
  3. Mô hình năng lượng nhiệt (Thermal-aware constraints): Nghiên cứu chủ yếu tối ưu hóa hiệu năng, độ trễ và diện tích logic mà chưa tính toán trực tiếp đến các điểm nóng nhiệt độ (thermal hotspots) và phân bố tiêu thụ công suất động trên đế FPGA.

Chương trình nghiên cứu tương lai (Future Research Agenda) mở ra 4 hướng then chốt:

  • Mở rộng kiến trúc NoC sang không gian 3 chiều (3D-IC NoC) kết hợp liên kết xuyên silicon (TSV - Through-Silicon Via).
  • Nghiên cứu cơ chế tự thích nghi học máy (Machine Learning-based Run-time Mapping) nhằm dự đoán trước hành vi người dùng và tải ứng dụng.
  • Tích hợp các ràng buộc an ninh mạng trên chip (NoC Security) chống lại các cuộc tấn công kênh bên (Side-channel attacks) và từ chối dịch vụ (DoS).
  • Triển khai thử nghiệm trên các dòng FPGA công nghệ siêu sâu thế hệ mới (UltraScale+ 16nm / Versal ACAP).

Tác động và ảnh hưởng

  • Tác động học thuật: Các kết quả của luận án đã được công bố trên các tạp chí khoa học uy tín và kỷ yếu hội nghị quốc tế có bình duyệt độc lập. Công trình thiết lập tài liệu tham khảo chuẩn mực cho các nhóm nghiên cứu MPSoC và NoC tại Việt Nam và khu vực.
  • Chuyển đổi công nghiệp: Các giải pháp thiết kế bộ định tuyến tiết kiệm tài nguyên và kỹ thuật DPR qua cổng ICAP có thể ứng dụng trực tiếp vào các ngành công nghiệp vi mạch, thiết bị viễn thông 5G/6G, bộ xử lý hình ảnh y tế và hệ thống điện tử ô tô thông minh (Automotive Infotainment & ADAS).
  • Lợi ích xã hội và kinh tế: Việc tận dụng tối đa tài nguyên phần cứng thông qua co giãn chất lượng ứng dụng giúp giảm giá thành thiết bị đầu cuối, kéo dài tuổi thọ pin cho thiết bị di động, và thúc đẩy các giải pháp công nghệ xanh (Green Computing) tiết kiệm năng lượng.

Đối tượng hưởng lợi

                         [TARGET STAKEHOLDERS & VALUE PROPOSITION]

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?

Đóng góp độc đáo nhất là việc phát hiện và mô hình hóa sự phân bố lưu lượng bất đối xứng nội tại của thuật toán định tuyến xác định XY, từ đó mở rộng Lý thuyết Kênh ảo của Duato (1993) và Nguyên lý Thiết kế NoC của Benini & De Micheli (2002). Thay vì duy trì cấu trúc VC đồng nhất gây lãng phí, tác giả đề xuất phân bổ 4 VC cho cổng N/S/L và 2 VC cho cổng E/W, chứng minh bằng toán học và thực nghiệm rằng cấu trúc này triệt tiêu hoàn toàn bế tắc (Deadlock-free) và giữ nguyên thông lượng bão hòa.

2. Điểm mới về phương pháp luận nghiên cứu khi so sánh với các công trình quốc tế tiền nhiệm?

So với các nghiên cứu của Lu et al. (2008) và Hou et al. (2011), phương pháp luận của luận án vượt trội ở quy trình đồng thiết kế phần cứng/phần mềm (Hardware/Software Co-design) khép kín: Kết hợp vi kiến trúc RTL tối ưu trên FPGA với khả năng tự tái cấu hình động phần cứng qua ICAP tại thời gian chạy, liên kết trực tiếp với thuật toán ánh xạ Heuristic chọn vùng gần lồi cho các ứng dụng co giãn chất lượng (Quality-Scalable Applications) – điều mà các nghiên cứu của Carvalho et al. (2010) và Chou et al. (2008) chưa từng giải quyết.

3. Phát hiện thực nghiệm nào gây bất ngờ nhất và dữ liệu chứng minh?

Phát hiện bất ngờ nhất là kiến trúc bộ định tuyến đề xuất cắt giảm tới 29,7% tài nguyên Slice LUTs và 17,2% Slice Registers so với bộ định tuyến 4-VC chuẩn, nhưng thông lượng bão hòa mạng ($0,235\text{ flits/cycle/node}$) gần như tương đương tuyệt đối với cấu hình 4-VC ($0,24\text{ flits/cycle/node}$) và độ trễ toàn mạng tiệm cận hoàn hảo ở mọi dải tải làm việc.

       [ROUTER SYNTHESIS ON XILINX VIRTEX-6 XC6VLX240T-FF1156]

4. Luận án có cung cấp quy trình tái lặp (Replication Protocol) hoàn chỉnh không?

Hoàn toàn có. Luận án mô tả chi tiết: (1) Cấu trúc gói tin 34-bit, sơ đồ khối chuyển mạch, bộ giải mã flit và máy trạng thái FIFO; (2) Luồng thiết kế trên Xilinx Platform Studio (XPS), ISE 14.1 và cấu hình ICAP; (3) Bộ thông số mô phỏng chuẩn trên Noxim (Bảng 2.1) với 100.000 chu kỳ đo lường; (4) Mô hình toán học của hàm mục tiêu OB và thuật toán Heuristic phân vùng.

5. Chương trình nghiên cứu 10 năm được phác thảo như thế nào?

Lộ trình phát triển 10 năm tập trung vào: (1) Hoàn thiện nền tảng phần cứng tự thích ứng hoàn toàn (Self-Adaptive NoC Hardware); (2) Tích hợp công nghệ 3D-NoC và mạng quang trên chip (Optical NoC - ONoC); (3) Tối ưu hóa kiến trúc NoC chuyên dụng cho các bộ tăng tốc trí tuệ nhân tạo (Deep Learning Accelerators - NPUs); (4) Chuẩn hóa các giao thức bảo mật phần cứng chống can thiệp vật lý và tấn công mạng nội chip.

Kết luận

Luận án tiến sĩ của tác giả Nguyễn Văn Cường đã hoàn thành xuất sắc các mục tiêu nghiên cứu đề ra với 5 đóng góp học thuật và kỹ thuật cốt lõi:

  1. Đề xuất vi kiến trúc bộ định tuyến NoC 5 cổng cải tiến: Sử dụng cơ chế điều khiển luồng wormhole kết hợp cấu hình kênh ảo bất đối xứng (asymmetric VC), giúp giảm 29,7% Slice LUTs và 17,2% Slice Registers trên FPGA Virtex-6, đạt tốc độ hoạt động 426,6 MHz trong khi vẫn bảo toàn thông lượng bão hòa mạng.
  2. Phát triển bộ giao tiếp mạng (Network Interface) hiệu năng cao: Tích hợp cơ chế bộ đệm kép (dual-buffer) cho phép đọc/ghi song song, triệt tiêu thời gian trễ truyền nhận flit giữa lõi IP và bộ định tuyến.
  3. Xây dựng nền tảng phần cứng tái cấu hình động (DPR) hoàn chỉnh trên FPGA: Thiết lập thành công cơ chế cấu hình tự động các phần tử tính toán (PE) và mô đun truyền thông tại thời gian chạy thông qua cổng ICAP nội bộ mà không làm gián đoạn hoạt động toàn hệ thống.
  4. Thiết lập mô hình toán học toàn diện cho bài toán ánh xạ động: Lần đầu tiên giải quyết bài toán ánh xạ đa ứng dụng có mức chất lượng co giãn (Quality-Scalable Applications) lên phần cứng NoC tái cấu hình trong môi trường tải động.
  5. Sáng tạo thuật toán ánh xạ Heuristic chọn vùng gần lồi (Near-Convex Region Selection): Đạt chất lượng giải pháp tiệm cận 96% so với nghiệm tối ưu toàn cục Exhaustive Search, giảm trễ truyền thông Manhattan từ 18,4% đến 31,2% so với các giải thuật kinh điển (First Fit, Nearest Neighbor) với thời gian thực thi ở cấp độ mili-giây.

Công trình tạo ra bước tiến quan trọng trong việc chuyển dịch mô hình thiết kế MPSoC từ tĩnh sang thích nghi động, mở ra các hướng nghiên cứu đột phá về mạng trên chip thế hệ mới và khẳng định năng lực nghiên cứu vi mạch đỉnh cao trong kỷ nguyên bán dẫn hiện đại.