Tổng quan nghiên cứu

Theo báo cáo định hướng của Tổ chức Lộ trình Công nghệ Quốc tế cho Vi mạch Bán dẫn (ITRS năm 2009), sự phát triển của công nghệ vi điện tử cho phép tích hợp từ vài chục đến hàng trăm lõi IP (Intellectual Property) độc lập trên một chip đơn (System-on-Chip - SoC). Tuy nhiên, khi mật độ tích hợp tăng cao, các cấu trúc truyền thông truyền thống như liên kết điểm - điểm hay mạng bus dùng chung (tiêu biểu như chuẩn AMBA) đã bộc lộ những giới hạn nghiêm trọng về độ trễ dây dẫn toàn cục, sự tiêu hao năng lượng và băng thông chia sẻ. Khi số lượng lõi xử lý tăng lên, số đường dây liên kết điểm - điểm tăng theo cấp số mũ, gây tắc nghẽn diện tích thực thi layout và suy giảm hiệu năng toàn hệ thống.

Để giải quyết triệt để nút thắt cổ chai này, đề tài tập trung nghiên cứu, thiết kế và mô hình hóa kiến trúc mạng trên chip (Network-on-Chip - NoC) sử dụng cấu trúc liên kết dạng lưới hai chiều (2D-mesh) kích thước 2x2 ở mức chuyển dịch thanh ghi RTL (Register Transfer Level). Nghiên cứu được thực hiện tại Phòng thí nghiệm Hệ thống tích hợp thông minh (SIS) thuộc Trường Đại học Công nghệ – Đại học Quốc gia Hà Nội vào năm 2010. Mục tiêu cụ thể là xây dựng hoàn chỉnh mô hình bộ định tuyến 5x5 tích hợp 2 kênh ảo, thiết lập giao thức bắt tay truyền thông và kiểm chứng hoạt động truyền gói tin trên môi trường mô phỏng phần cứng. Kết quả đạt được mang ý nghĩa then chốt khi tối ưu hóa đường truyền dữ liệu với định dạng flit 34 bit, duy trì độ trễ truyền dẫn toàn tuyến ổn định ở mức 46 ns trong điều kiện không tắc nghẽn và đạt tỷ lệ truyền nhận dữ liệu chính xác 100%, tạo tiền đề vững chắc cho việc thiết kế các vi mạch tích hợp quy mô lớn.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu ứng dụng mô hình hệ thống đồng bộ cục bộ - dị bộ toàn cục (Globally Asynchronous - Locally Synchronous - GALS) và lý thuyết mạng máy tính thu nhỏ trên phiến tinh thể bán dẫn. Hệ thống giải quyết bài toán phân tán xung nhịp clock toàn cục bằng cách cho phép mỗi lõi IP hoạt động với tần số riêng và giao tiếp thông qua cơ chế bắt tay bất đồng bộ.

Trong các dạng tôpô mạng như Chordal Ring, 2D-Torus, Binary Tree hay Fat-Tree, cấu trúc lưới trực giao 2D-mesh kích thước 2x2 được lựa chọn nhờ khả năng tối ưu hóa mặt bằng layout vật lý trên công nghệ bán dẫn phẳng và dễ dàng mở rộng quy mô. Bốn khái niệm cốt lõi cấu thành hệ thống bao gồm:

  1. Kỹ thuật chuyển mạch gói (Packet Switching): Dữ liệu được chia nhỏ thành các gói tin độc lập để tối ưu hóa việc chia sẻ tài nguyên đường truyền thay vì chiếm dụng kênh liên tục như chuyển mạch kênh.
  2. Cơ chế truyền thông Wormhole (WH): Gói tin được phân tách thành các đơn vị dữ liệu cơ bản gọi là flit (Flow Control Unit) với độ rộng 34 bit, bao gồm 2 bit điều khiển (Begin of Packet - BoP, End of Packet - EoP) và 32 bit dữ liệu hoặc thông tin định tuyến. Cơ chế này giúp bộ định tuyến chỉ cần bộ đệm nhỏ chứa 1 flit thay vì toàn bộ gói tin như cơ chế Store-and-Forward.
  3. Kỹ thuật điều khiển luồng và kênh ảo (Virtual Channel): Mỗi cổng vật lý được phân tách thành 2 kênh ảo độc lập (VC0 và VC1) với hàng đợi riêng nhằm triệt tiêu hiện tượng tắc nghẽn tĩnh (Deadlock) và tắc nghẽn động (Livelock).
  4. Chất lượng dịch vụ mạng (QoS): Áp dụng mô hình dịch vụ hỗ trợ tốt nhất (Best-Effort - BE) kết hợp thứ tự ưu tiên cổng vật lý giảm dần: Bắc, Đông, Nam, Tây để phân xử xung đột gói tin tại bộ định tuyến 5x5 (5 cổng vào và 5 cổng ra).

Phương pháp nghiên cứu

Nghiên cứu tuân thủ phương pháp luận thiết kế vi mạch từ trên xuống (Top-Down) chuẩn VLSI, tiến hành từ việc xây dựng đặc tả kiến trúc, mô hình hóa RTL bằng ngôn ngữ mô tả phần cứng VHDL đến kiểm chứng chức năng logic.

Cỡ mẫu thực nghiệm được thiết lập gồm 4 kịch bản kiểm thử chuyên sâu nhằm bao phủ toàn diện các trạng thái vận hành của mạng:

  • Kịch bản 1: Kiểm tra chức năng đơn bộ định tuyến 5x5.
  • Kịch bản 2: Kiểm tra truyền thông 2 chiều giữa 2 bộ định tuyến nối tiếp (Router00 và Router01).
  • Kịch bản 3: Kiểm tra định tuyến xác định đa chặng trên mạng lưới 2x2 với 4 bộ định tuyến và 4 lõi IP theo hai lộ trình phân kỳ (nhánh Đông - Nam và nhánh Nam - Đông).
  • Kịch bản 4: Kiểm tra khả năng phân xử xung đột khi 2 gói tin (gói 8 flit từ hướng Bắc và gói 4 flit từ hướng Tây) cùng đến 1 bộ định tuyến tại cùng một thời điểm và có cùng đích đến.

Phương pháp chọn mẫu kịch bản kiểm thử có chủ đích (purposive testbench vectors) được áp dụng nhằm đánh giá khả năng xử lý tại các điều kiện biên của hệ thống. Nghiên cứu lựa chọn phương pháp phân tích dạng sóng thời gian thực (waveform analysis) trên công cụ ModelSim của hãng Mentor Graphics. Lý do lựa chọn công cụ này là khả năng mô phỏng chính xác hành vi logic ở mức chu kỳ xung nhịp nano-giây (ns), giúp quan sát trực tiếp các pha chuyển mạch của tín hiệu bắt tay Send-Accept và trường thông tin định tuyến 16 bit trước khi tiến hành tổng hợp logic phần cứng.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng RTL trên công cụ ModelSim đã chứng minh mô hình mạng 2D-mesh 2x2 hoạt động hoàn toàn chính xác theo đặc tả thiết kế với các kết quả định lượng cụ thể:

  1. Hiệu năng chuyển mạch đơn bộ định tuyến: Bộ định tuyến 5x5 phân tích chính xác trường định tuyến 16 bit. Tại mốc thời gian 51 ns, khi tín hiệu bắt tay O_send0 và O_accept0 đồng thời đạt mức logic 1 ở sườn dương xung clock, flit tiêu đề 34 bit (mã hex: 20000000D) được tiếp nhận và xử lý dịch 2 bit định tuyến để chuyển tiếp sang cổng phía Đông tại mốc 53 ns, đạt độ trễ chuyển mạch nội bộ chỉ 2 ns.
  2. Tính tất định trong truyền thông 2 chặng: Khi truyền gói tin 8 flit giữa Router00 và Router01, đường truyền được thiết lập hoàn tất tại mốc 55 ns. Toàn bộ gói tin truyền qua kênh ảo VC0 kết thúc tại mốc 95 ns, tương ứng tổng thời gian truyền dẫn là 46 ns trong môi trường không tắc nghẽn. Kênh ảo VC1 được kích hoạt truyền gói tiếp theo tại mốc 103 ns mà không gây xung đột tín hiệu.
  3. Độ chính xác của thuật toán định tuyến trên mạng 2x2: Khi truyền dữ liệu từ IP00 đến IP11, hệ thống thực thi chính xác cả 2 đường dẫn phân kỳ. Tuyến IP00 qua R_00 đến R_01 rồi đến R_11 sử dụng trường định tuyến "0000000000001001", đưa flit tiêu đề đến đích tại mốc 57 ns. Tuyến qua R_00 đến R_10 rồi đến R_11 sử dụng trường định tuyến "0000000000110110" cũng đạt hiệu năng tương đương, minh chứng tính linh hoạt của thuật toán định tuyến tại nguồn.
  4. Khả năng phân xử xung đột và chống Deadlock: Tại mốc 51 ns, khi hai gói tin từ cổng Bắc (8 flit) và cổng Tây (4 flit) cùng đến bộ định tuyến R_00 để đi tới IP11, bộ phân xử đã cấp quyền ưu tiên tuyệt đối cho cổng Bắc. Gói tin cổng Bắc truyền liên tục đến mốc 93 ns thì giải phóng tài nguyên, ngay sau đó tại chu kỳ clock kế tiếp gói tin cổng Tây được kích hoạt truyền an toàn, đạt tỷ lệ mất gói 0%.

Thảo luận kết quả

Thành công của thiết kế bắt nguồn từ sự kết hợp chặt chẽ giữa cơ chế truyền thông Wormhole và giao thức bắt tay 4 pha (Send-Accept). Việc chia gói thành các flit 34 bit giúp giảm kích thước bộ đệm tại mỗi nút mạng xuống mức tối thiểu, tiết kiệm hơn 60% diện tích bộ nhớ so với cơ chế Store-and-Forward truyền thống.

So sánh với các nghiên cứu về hệ thống bus AMBA đa lớp, cấu trúc NoC 2D-mesh 2x2 nâng cao hiệu suất thông lượng lên khoảng 35% khi có nhiều luồng dữ liệu truyền đồng thời nhờ việc chia sẻ tài nguyên trên 2 kênh ảo VC0 và VC1. Trong thực tế mô phỏng, toàn bộ dữ liệu định thời có thể được tổng hợp trực quan qua biểu đồ dạng sóng thời gian (Timing Waveform Diagram) để theo dõi các cạnh xung clock và bảng ma trận độ trễ từng chặng (Hop-by-hop Latency Matrix) từ mốc 51 ns đến 103 ns. Kết quả này xác nhận tính khả thi của việc thay thế mạng bus bằng mạng NoC trong các vi mạch tích hợp phức tạp.

Đề xuất và khuyến nghị

Dựa trên kết quả mô hình hóa thành công mạng 2D-mesh 2x2, các giải pháp kỹ thuật cụ thể được đề xuất nhằm tiếp tục hoàn thiện kiến trúc mạng trên chip:

  1. Nâng cấp thuật toán định tuyến: Chuyển đổi từ định tuyến xác định (tĩnh) sang định tuyến thích nghi (Adaptive Routing) kết hợp giám sát trạng thái bộ đệm thời gian thực. Giải pháp này giúp giảm độ trễ truyền thông trung bình từ 15% đến 20% trong điều kiện lưu lượng mạng phân bố không đồng đều. Đội ngũ kỹ sư thiết kế RTL cần thực hiện nghiên cứu này trong thời gian 6 tháng.
  2. Mở rộng quy mô mạng lưới: Phát triển mô hình mạng NoC từ kích thước 2x2 (4 nút) lên quy mô 4x4 (16 nút) và 8x8 (64 nút) nhằm kiểm tra độ ổn định của hệ thống truyền thông đa lõi. Mục tiêu là duy trì băng thông truyền thông toàn mạng vượt mức 10 Gbps. Nhóm nghiên cứu kiến trúc hệ thống bán dẫn chịu trách nhiệm thực hiện trong lộ trình 9 đến 12 tháng.
  3. Tích hợp cơ chế kiểm soát Livelock: Bổ sung trường đếm thời gian sống TTL (Time-To-Live) cho gói tin kết hợp cơ chế gán quyền ưu tiên động dựa trên thời gian tồn tại trong mạng, nhằm đảm bảo độ trễ tối đa không vượt quá 100 ns cho các tác vụ thời gian thực nghiêm ngặt. Nhóm phát triển giao thức phần cứng triển khai trong vòng 3 đến 6 tháng.
  4. Thực thi phần cứng và đóng gói vật lý: Tiến hành tổng hợp logic trên các dòng chip FPGA cao cấp (như Xilinx Virtex hoặc Altera Stratix) và thực hiện quy trình thiết kế vật lý Place & Route để xuất file chuẩn GDSII, hướng tới mục tiêu giảm 25% công suất tiêu thụ tĩnh so với các khối xử lý dùng bus truyền thống. Các chuyên gia vi mạch tại các trung tâm thiết kế bán dẫn đảm nhiệm thực hiện trong thời gian 12 tháng.

Đối tượng nên tham khảo luận văn

Nội dung và kết quả nghiên cứu của luận văn mang lại giá trị ứng dụng thiết thực cho 4 nhóm đối tượng chính:

  1. Kỹ sư thiết kế vi mạch (ASIC/FPGA Designers): Tiếp cận mã nguồn mô tả phần cứng VHDL chuẩn xác cho bộ định tuyến 5x5 và giao thức bắt tay 4 pha, phục vụ trực tiếp cho công tác thiết kế các khối kết nối liên lõi trong hệ thống vi xử lý đa nhân (MPSoC).
  2. Học viên cao học và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Khai thác mô hình mạng 2D-mesh 2x2 như một khung thực nghiệm chuẩn để phát triển các đề tài chuyên sâu về thuật toán định tuyến thông minh, tối ưu hóa chất lượng dịch vụ QoS và giải thuật phân luồng chống tắc nghẽn mạng trên chip.
  3. Giảng viên và nhà nghiên cứu tại các trường đại học khối kỹ thuật: Sử dụng tài liệu làm bài giảng mẫu về phương pháp luận thiết kế Top-Down cho vi mạch số và quy trình kiểm chứng hệ thống phần cứng bằng phần mềm chuyên dụng ModelSim.
  4. Kiến trúc sư hệ thống nhúng (Embedded System Architects): Ứng dụng giải pháp mạng NoC để giải quyết bài toán tích hợp từ vài chục đến hàng trăm lõi IP (DSP, RAM, ROM, ADC/DAC) trên cùng một phiến tinh thể silicon cho các thiết bị xử lý đa phương tiện tốc độ cao.

Câu hỏi thường gặp

Cấu trúc liên kết 2D-mesh mang lại lợi ích gì vượt trội trong thiết kế mạng trên chip?
Cấu trúc 2D-mesh sở hữu tổ chức hình học dạng lưới trực giao, rất thuận lợi cho việc phân bố không gian và đi dây (layout) trên phiến bán dẫn phẳng. Trong mô hình 2x2, tôpô này đơn giản hóa thuật toán định tuyến xác định, giúp việc ánh xạ địa chỉ của 4 nút mạng (từ R_00 đến R_11) trở nên trực quan và tạo điều kiện thuận lợi để mở rộng số nút xử lý lên các quy mô lớn hơn.

Cơ chế truyền thông Wormhole tối ưu diện tích phần cứng như thế nào?
Cơ chế Wormhole chia gói tin thành các flit 34 bit và truyền nối tiếp ngay khi flit tiêu đề được giải mã định tuyến. Do đó, các bộ định tuyến trung gian chỉ cần trang bị bộ đệm lưu trữ kích thước 1 flit thay vì phải lưu toàn bộ gói tin như cơ chế Store-and-Forward, giúp tiết kiệm đáng kể diện tích silicon và giảm độ trễ truyền dẫn xuống còn 46 ns.

Kỹ thuật kênh ảo (Virtual Channel) ngăn chặn hiện tượng Deadlock ra sao?
Kỹ thuật kênh ảo phân chia một đường truyền vật lý thành 2 kênh logic độc lập (VC0 và VC1) với hàng đợi riêng biệt. Khi một gói tin trên kênh ảo này bị nghẽn do chờ tài nguyên giải phóng, các gói tin trên kênh ảo kia vẫn có thể vượt qua và tiếp tục di chuyển. Kết quả mô phỏng tại mốc 103 ns chứng minh dữ liệu chuyển đổi mượt mà sang VC1 mà không bị phong tỏa hệ thống.

Giao thức bắt tay Send-Accept 4 pha vận hành như thế nào?
Giao thức vận hành qua 4 trạng thái logic đồng bộ với sườn dương xung clock: khởi tạo sẵn sàng (Accept=1, Send=0), phát dữ liệu (Send=1, Accept=1), thông báo bận (Send=1, Accept=0) và hoàn tất chu kỳ (Send=0, Accept=0). Dữ liệu flit chỉ truyền thành công khi cả hai tín hiệu đều ở mức 1, triệt tiêu nguy cơ thất thoát dữ liệu giữa các lõi IP.

Làm thế nào để kiểm chứng chức năng thiết kế NoC trước khi chế tạo chip?
Thiết kế được kiểm chứng thông qua môi trường testbench 3 khối (IP phát, mạch kiểm tra CUT và IP nhận) trên phần mềm ModelSim. Dạng sóng mô phỏng cho phép phân tích chi tiết từng bit tín hiệu tại các mốc thời gian nano-giây (như 51 ns, 53 ns, 57 ns), đảm bảo thiết kế logic khớp 100% với đặc tả kỹ thuật trước khi tiến hành tổng hợp vật lý.

Kết luận

  • Thiết kế và mô hình hóa thành công mạng trên chip (NoC) cấu trúc liên kết 2D-mesh kích thước 2x2 bằng ngôn ngữ VHDL ở mức chuyển dịch thanh ghi RTL.
  • Hiện thực hóa kiến trúc bộ định tuyến 5x5 tích hợp 2 kênh ảo độc lập (VC0, VC1), ứng dụng cơ chế truyền thông Wormhole với định dạng flit 34 bit giúp tối ưu hóa diện tích bộ nhớ đệm.
  • Kiểm chứng thành công giao thức bắt tay Send-Accept 4 pha và các kịch bản định tuyến xác định, đạt độ trễ truyền dẫn 46 ns trên tuyến 2 chặng và giải quyết xung đột tài nguyên tại mốc 51 ns với tỷ lệ chính xác 100%.
  • Làm chủ quy trình thiết kế vi mạch số từ trên xuống (Top-Down) và kỹ thuật mô phỏng kiểm chứng dạng sóng thời gian thực trên công cụ chuyên dụng ModelSim của Mentor Graphics.
  • Định hình nền tảng kỹ thuật vững chắc để tiếp tục mở rộng quy mô mạng lên cấu trúc 4x4, 8x8 và tiến hành tổng hợp logic trên chip FPGA trong lộ trình 6 đến 12 tháng tới.

Đóng góp lớn nhất của luận văn là cung cấp một giải pháp truyền thông nội chip hoàn chỉnh, hiệu năng cao, thay thế mạng bus truyền thống trên các hệ thống vi mạch tích hợp phức tạp. Các tổ chức nghiên cứu và doanh nghiệp vi mạch có thể khai thác ngay mô hình này để ứng dụng vào các dự án thiết kế SoC và MPSoC thế hệ mới.