Tổng quan về luận án

Sự phát triển của công nghiệp vi mạch bán dẫn đang đối mặt với những rào cản vật lý nghiêm trọng khi thu nhỏ tiến trình công nghệ. Trong nhiều thập kỷ qua, mô hình thiết kế số đồng bộ (synchronous design) giữ vị trí thống trị, nhưng ngày càng bộc lộ các hạn chế cốt tử: tổn hao công suất trên mạng lưới phân phối xung clock (clock distribution network), hiện tượng lệch pha xung clock (clock skew), xung đột biến (glitch), nhiễu điện từ EMI (Electromagnetic Interference) và sự bế tắc khi tối ưu hóa thời gian sử dụng pin cho các thiết bị di động, y sinh và cảm biến không dây. Theo dự báo của Tổ chức Lộ trình Công nghệ Quốc tế cho Bán dẫn (ITRS - International Technology Roadmap for Semiconductors), tỷ lệ vi mạch sử dụng thiết kế bất đồng bộ (asynchronous design) trong ngành công nghiệp chip toàn cầu có xu hướng tăng trưởng nhanh chóng từ 11% (năm 2008), 17% (năm 2010) và ước tính đạt 49% vào năm 2024 nhằm giải quyết bài toán tiêu thụ năng lượng và độ tin cậy.

Trong bối cảnh đó, luận án tiến sĩ "Nghiên cứu Null Convention Logic trong thiết kế vi mạch bất đồng bộ" của nghiên cứu sinh Lê Thành Tới (chuyên ngành Kỹ thuật điện tử, Mã số: 9520203, Trường Đại học Bách Khoa – ĐHQG TP. Hồ Chí Minh, dưới sự hướng dẫn của PGS. Hoàng Trang) là công trình tiên phong giải quyết toàn diện bài toán từ lý thuyết, phương pháp luận đến công cụ tự động hóa EDA (Electronic Design Automation) cho vi mạch không sử dụng xung clock.

Khoảng trống nghiên cứu (research gap) trọng tâm mà luận án xác định bao gồm:

  1. Thiếu hụt phương pháp luận thiết kế chuẩn hóa và quy trình tổng hợp mạch tổ hợp - mạch tuần tự bất đồng bộ đảm bảo tính không nhạy với trễ (Delay-Insensitive/QDI).
  2. Sự phức tạp và rào cản lớn trong việc chuyển đổi tự động các khối thiết kế RTL đồng bộ truyền thống sang kiến trúc NCL dual-rail bất đồng bộ mà không phải thiết kế thủ công từ đầu.
  3. Rào cản kỹ thuật lớn nhất của cộng đồng nghiên cứu vi mạch bất đồng bộ: thiếu hụt thư viện cell chuẩn (standard cell library) NCL thương mại tương thích với các công cụ EDA tiêu chuẩn công nghiệp (như Cadence, Synopsys), dẫn đến việc đa số nghiên cứu trước đây chỉ tổng hợp NCL trên các cổng logic đồng bộ rời rạc khiến công suất và diện tích không tối ưu.

Luận án đặt ra và giải quyết 3 câu hỏi nghiên cứu cùng hệ giả thuyết khoa học:

  • Câu hỏi 1 ($Q_1$): Làm thế nào để loại bỏ hoàn toàn sự phụ thuộc vào xung clock toàn cục mà vẫn đảm bảo tính đúng đắn về mặt logic và cải thiện vượt bậc công suất chuyển mạch? Giả thuyết ($H_1$): Ứng dụng logic NCL đa dây với cơ chế bắt tay cục bộ (local handshaking) sẽ loại bỏ công suất tiêu thụ vô ích khi mạch không hoạt động, giảm trên 40% công suất tổng thể.
  • Câu hỏi 2 ($Q_2$): Giải pháp nào cho phép tái sử dụng các khối mã nguồn Verilog RTL đồng bộ sẵn có sang hệ bất đồng bộ NCL hiệu quả? Giả thuyết ($H_2$): Quy trình chuyển đổi tự động dựa trên môi trường UNCLE (Unified NCL Environment) cho phép tự động sinh netlist NCL dual-rail và mạng ACK tối ưu.
  • Câu hỏi 3 ($Q_3$): Làm thế nào để xây dựng một quy trình thiết kế, đặc tính hóa tự động thư viện cell NCL hoàn chỉnh tương thích chuẩn công nghiệp? Giả thuyết ($H_3$): Thiết kế trực tiếp các cổng ngưỡng có trễ ở mức transistor CMOS trên tiến trình 45nm kết hợp script tự động hóa Ocean trích xuất mô hình trễ phi tuyến (NLDM) và mô hình công suất sẽ tạo ra thư viện cell chuẩn giúp giảm công suất vượt trội so với các thư viện hiện có.

Quy mô thực nghiệm của luận án bao gồm thiết kế hoàn chỉnh thuật toán mã hóa/giải mã chuẩn cao cấp AES-128 (Advanced Encryption Standard) trên kit FPGA Xilinx ZCU102 và mô phỏng ASIC công nghệ PDK 45nm; đồng thời phát triển trọn bộ 27 cell NCL cơ bản (tĩnh và bán tĩnh), kiểm chứng chức năng qua hàng loạt phân tích Monte Carlo và đo kiểm trên bộ cộng toàn phần (Full Adder) 1-bit và 4-bit.

Literature Review và Positioning

Lý thuyết về mạch bất đồng bộ đã trải qua 4 giai đoạn phát triển chính từ thập niên 1950 đến nay. Nền tảng của Null Convention Logic (NCL) được đề xuất lần đầu tiên vào giữa những năm 1990 bởi Karl Fant và Scott Brandt, định hình nên trường phái logic không nhạy với trễ bán phần QDI (Quasi Delay-Insensitive). Trong mô hình QDI, mạch vận hành chính xác độc lập với trễ truyền dẫn của cổng logic và dây dẫn, chỉ dựa trên một giả định trễ duy nhất là nhánh rẽ đẳng thời (isochronic fork) cục bộ bên trong các cell cơ bản.

Trong dòng chảy học thuật quốc tế, tồn tại hai quan điểm đối nghịch chính trong thiết kế mạch số tiết kiệm năng lượng:

  1. Trường phái đồng bộ tối ưu hóa năng lượng: Các tác giả như các nhóm nghiên cứu cấu trúc FFT công suất thấp, bộ tạo số giả ngẫu nhiên hay AES đa lõi thông lượng cao tiếp tục trung thành với hệ thống clock toàn cục, sử dụng kỹ thuật clock-gating, multi-Vt và hạ điện áp nguồn. Tuy nhiên, giới hạn của trường phái này là khi tần số xung nhịp tăng, công suất chuyển mạch động ($P_{dynamic} = \alpha C V_{DD}^2 f$) tăng phi tuyến tính và mạng lưới phân phối clock vẫn chiếm từ 30% đến hơn 50% tổng công suất chip.
  2. Trường phái bất đồng bộ QDI/NCL: Các nhà nghiên cứu như Fant & Brandt, Seitz (1980) với các tiêu chuẩn báo hiệu không nhạy trễ yếu (weak conditions), cùng các phát triển gần đây từ Smith, Di, Reese chứng minh rằng việc xóa bỏ xung clock và sử dụng giao thức bắt tay 4 pha (4-phase handshake protocol) trên nền tín hiệu đa mức cho phép các transistor chỉ lật trạng thái khi có dữ liệu thật sự, triệt tiêu hoàn toàn năng lượng hao phí vô ích.

Về công cụ chuyển đổi, luận án định vị rõ nét khi so sánh giữa hai nền tảng học thuật tiêu biểu: Balsa (do Đại học Manchester phát triển dựa trên ngôn ngữ mô tả đặc thù CSP/Balsa) và UNCLE (Unified NCL Environment). Trong khi Balsa đòi hỏi người kỹ sư phải học một ngôn ngữ lập trình phần cứng hoàn toàn mới và khó tương thích với chuỗi công cụ thương mại, UNCLE tiếp nhận trực tiếp mã nguồn Verilog RTL single-rail tiêu chuẩn, chuyển đổi thành netlist dual-rail, tích hợp các thuật toán tối ưu hóa cell merging và cho phép mô phỏng trực tiếp qua Unclesim.

So sánh với các công trình quốc tế thực hiện mã hóa AES bất đồng bộ (tiêu biểu như nghiên cứu của nhóm tác giả quốc tế năm 2017 chỉ dừng lại ở mô phỏng chức năng đơn thuần), luận án của Lê Thành Tới đã tiến xa hơn khi hiện thực hóa hoàn chỉnh phần cứng AES-128 cả trên phần cứng FPGA và quy trình thiết kế vật lý ASIC 45nm, cung cấp đầy đủ các dữ liệu định lượng thực nghiệm về diện tích, tốc độ và công suất.

                    ┌────────────────────────────────────────────────────────┐
                    │               HỆ THỐNG MẠCH SỐ BÁN DẪN                 │
                    └──────────────────────────┬─────────────────────────────┘
                                               │
               ┌───────────────────────────────┴──────────────────────────────┐
               ▼                                                              ▼
┌──────────────────────────────┐                            ┌──────────────────────────────────┐
│     Mạch số Đồng bộ          │                            │     Mạch số Bất đồng bộ          │
│ - Clock phân phối toàn cục   │                            │ - Không dùng Clock toàn cục      │
│ - Clock skew, Glitch, EMI    │                            │ - Tự định thời, Giao tiếp cục bộ │
│ - Tổn hao công suất vô ích   │                            └─────────────────┬────────────────┘
└──────────────────────────────┘                                              │
                                              ┌───────────────────────────────┴────────────────┐
                                              ▼                                                ▼
                               ┌─────────────────────────────┐                  ┌─────────────────────────────┐
                               │     Mô hình Trễ Giới hạn    │                  │       Mô hình QDI / NCL     │
                               │  (Bounded-Delay Model)      │                  │ (Quasi Delay-Insensitive)   │
                               │ - Bó dữ liệu (Bundled-Data) │                  │ - Mã hóa Dual-rail / N-rail │
                               │ - Phân tích trễ xấu nhất    │                  │ - 27 Cổng ngưỡng có trễ Thmn│
                               │ - Dây Req/Ack phức tạp      │                  │ - Không nhạy trễ cổng & dây │
                               └─────────────────────────────┘                  └─────────────────────────────┘

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng và hệ thống hóa lý thuyết Null Convention Logic của Karl Fant & Scott Brandt thông qua việc hình thức hóa các điều kiện biên và tiêu chuẩn hoàn thành trong vi mạch tích hợp:

  • Tiêu chuẩn hoàn thành về mặt ký tự (Symbolic Completeness): Mã hóa tín hiệu nhị phân 1-bit thành không gian trạng thái 2 dây (dual-rail) ${D_1, D_0}$ biểu diễn 3 trạng thái hợp lệ của tập ${DATA0, DATA1, NULL}$, trong đó $DATA0 = {0, 1}$, $DATA1 = {1, 0}$, $NULL = {0, 0}$, và trạng thái bất hợp pháp $ILLEGAL = {1, 1}$.
  • Tiêu chuẩn hoàn thành ngõ vào (Input Completeness): Dựa trên định lý Seitz về báo hiệu không nhạy với trễ, luận án xây dựng nguyên tắc: Ngõ ra của khối logic tổ hợp không được phép chuyển từ $NULL \to DATA$ khi chưa nhận đủ tập hợp $DATA$ của tất cả các ngõ vào; và không được phép chuyển từ $DATA \to NULL$ cho đến khi toàn bộ ngõ vào đã trở về $NULL$.
  • Tiêu chuẩn khả năng quan sát (Observability) và Khử nhánh mồ côi (Orphan-free): Luận án chứng minh rằng mọi chuyển trạng thái tại các cổng trung gian bên trong mạng logic đều phải được phản ánh ra ít nhất một ngõ ra chính. Hiện tượng orphan (tín hiệu lật trạng thái nhưng không tham gia định đoạt ngõ ra) sẽ phá vỡ tính QDI, gây ra lỗi định thời ngầm định.

Khung phân tích độc đáo

Luận án đề xuất quy trình phân tích và tổng hợp logic tổ hợp NCL tối ưu gồm 5 bước chặt chẽ:

  1. Phân tích yêu cầu chức năng, trích xuất biến đầu vào và hàm đầu ra.
  2. Xây dựng bảng chân trị mở rộng cho cả hai đường rail logic ($rail_0$ và $rail_1$).
  3. Tối thiểu hóa hàm logic bằng bìa Karnaugh kép, thiết lập phương trình dạng tổng của các tích (SOP - Sum Of Products) cho cả hàm $rail_0$ và $rail_1$.
  4. Kiểm tra điều kiện hoàn thành ngõ vào: Tích hợp đại số các biến bị thiếu vào số hạng tích thông qua phép toán bù/nhân logic với $(A_1 + A_0)$ mà không làm thay đổi giá trị chân lý.
  5. Ánh xạ tối ưu vào tập 27 cổng ngưỡng có trễ cơ bản ($Th_{mn}wK_1\dots K_n$).

Một đóng góp lý thuyết nổi bật là giải pháp tái cấu trúc phương trình logic cho bộ cộng toàn phần 1-bit NCL. Thay vì sử dụng cách ánh xạ kinh điển đòi hỏi số lượng lớn cổng $Th_{33}$ và $Th_{14}$ gây ra độ trễ 2 tầng logic lớn cho hàm Tổng ($S$), luận án đã đưa bit nhớ ngõ ra $C_o$ làm biến ngõ vào thứ tư của hàm $S$, tối ưu hóa bảng Karnaugh 4 biến để biểu diễn hàm $S^0$ và $S^1$ dưới dạng: $$S^0 = C_o^1 X^0 + C_o^1 Y^0 + C_o^1 C_i^0 + X^0 Y^0 C_i^0$$ Từ đó, ánh xạ trực tiếp và hoàn hảo vào cổng ngưỡng có trọng số $Th_{34w2}$, rút gọn triệt để diện tích vi mạch và giảm độ trễ lan truyền.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ chặt chẽ thế giới quan thực chứng (positivism paradigm) kết hợp phương pháp luận kỹ thuật thực nghiệm định lượng đa tầng (multi-level quantitative experimental design):

  • Tầng Transistor/Vật lý (SPICE/Spectre Level): Thiết kế cấu trúc sơ đồ nguyên lý (schematic) cho 27 cổng ngưỡng NCL tĩnh (Static NCL) và bán tĩnh (Semi-static NCL) trên nền tảng PDK 45nm của Cadence Virtuoso.
  • Tầng Tự động hóa Cell Library (Characterization Level): Lập trình kịch bản Ocean script tự động điều khiển Analog Design Environment (ADE) quét toàn bộ các biến thiên điện áp, nhiệt độ, các góc công nghệ (PVT corners: TT, FF, SS), đo kiểm thời gian chuyển mạch (cell rise/fall delay, transition time) và công suất tiêu tán (dynamic power, leakage power).
  • Tầng RTL và Kiến trúc Hệ thống (System/RTL Level): Mô tả phần cứng bằng Verilog RTL, tổng hợp logic bằng Synopsys Design Compiler với file thư viện .db tự tạo, thực thi trên FPGA Xilinx Zynq UltraScale+ MPSoC (ZCU102) và phân tích ASIC.
┌──────────────────────────────────────────────────────────────────────────────────────────────────┐
│              QUY TRÌNH THIẾT KẾ VÀ ĐẶC TÍNH HÓA THƯ VIỆN CELL NCL TỰ ĐỘNG                        │
└────────────────────────────────────────────────┬─────────────────────────────────────────────────┘
                                                 │
 ┌───────────────────────────────────────────────┴───────────────────────────────────────────────┐
 │ 1. THIẾT KẾ MỨC TRANSISTOR (CADENCE VIRTUOSO - PDK 45nm)                                      │
 │    - Cấu trúc tĩnh: 5 khối (RESET, SET, Hold NULL, Hold DATA, Inverter)                       │
 │    - Cấu trúc bán tĩnh: Khối SET, RESET, Bộ đảo hồi tiếp yếu (Weak Feedback Inverter)        │
 └───────────────────────────────────────────────┬───────────────────────────────────────────────┘
                                                 │
                                                 ▼
 ┌───────────────────────────────────────────────────────────────────────────────────────────────┐
 │ 2. ĐẶC TÍNH HÓA TỰ ĐỘNG (OCEAN SCRIPT + CADENCE ADE)                                          │
 │    - Quét bảng tải Cload (fF) và thời gian sườn xung đầu vào Vpulse (ps)                      │
 │    - Đo kiểm tự động: Trễ Rise/Fall, Thời gian chuyển đổi Transition, Công suất động/rò      │
 │    - Mô phỏng Monte Carlo đánh giá độ nhạy quá trình sản xuất                                 │
 └───────────────────────────────────────────────┬───────────────────────────────────────────────┘
                                                 │
                                                 ▼
 ┌───────────────────────────────────────────────────────────────────────────────────────────────┐
 │ 3. TẠO THƯ VIỆN VÀ TỔNG HỢP LOGIC (SYNOPSYS DESIGN COMPILER)                                  │
 │    - Xuất file định dạng công nghiệp .lib (Non-Linear Delay Model - NLDM)                     │
 │    - Biên dịch .lib -> .db (Synopsys Design Compiler Database)                                │
 │    - Tổng hợp mã RTL Verilog -> Netlist bất đồng bộ NCL tối ưu                                │
 └───────────────────────────────────────────────────────────────────────────────────────────────┘

Quy trình nghiên cứu rigorous

Cấu tạo vi mạch của 27 cổng ngưỡng NCL được hiện thực hóa với hai biến thể cấu trúc chuyên sâu:

  1. Cổng ngưỡng NCL tĩnh (Static NCL): Cấu thành từ 5 khối chức năng hoàn chỉnh gồm khối Reset (mạng PMOS nối tiếp tích cực khi mọi ngõ vào bằng 0), khối Set (mạng NMOS theo hàm threshold $m$), khối Hold NULL (mạng PMOS bổ sung cho Set), khối Hold DATA (mạng NMOS song song bổ sung cho Reset) và cổng đảo ngõ ra. Cấu trúc này đảm bảo tính ổn định tuyệt đối ở điện áp cực thấp ($V_{DD}$ thấp), không có trạng thái thả nổi (floating node).
  2. Cổng ngưỡng NCL bán tĩnh (Semi-static NCL): Loại bỏ khối Hold NULL và Hold DATA cồng kềnh, thay thế bằng một bộ đảo hồi tiếp yếu (weak feedback inverter) tại nút lưu trữ trung gian $Y$. Bộ đảo yếu được tính toán tỉ lệ $W/L$ chính xác nhằm bù trừ hoàn hảo dòng rò xả điện mà không cản trở quá trình lật trạng thái khi mạng Set/Reset kích hoạt, giúp giảm tới hơn 30% số lượng transistor trên mỗi cell.

Dữ liệu đặc tính hóa được tính toán trên ma trận tải điện dung $C_{load}$ và độ dốc tín hiệu ngõ vào $t_{transition}$, trích xuất chính xác bảng tra NLDM (Non-Linear Delay Model) 2 chiều, phục vụ cho quá trình tổng hợp tĩnh trong Synopsys Design Compiler.

Data và phân tích

Quá trình kiểm chứng thực nghiệm sử dụng các tập vector chuẩn xác:

  • Tập kiểm tra chức năng AES: Sử dụng các cặp vector kiểm thử chuẩn của Viện Tiêu chuẩn và Công nghệ Quốc gia Hoa Kỳ (NIST), bao gồm bộ khóa bí mật Cipher Key: 000102030405060708090a0b0c0d0e0f (Hex) và bản rõ Plaintext: 00112233445566778899aabbccddeeff (Hex).
  • Phân tích thống kê Monte Carlo: Thực hiện trên 1000 mẫu lặp cho từng cell (như $Th_{22}$, $Th_{23}$) với độ lệch chuẩn công nghệ bán dẫn 45nm để chứng minh tính phân phối chuẩn (Gaussian distribution) của các tham số trễ và công suất, khẳng định độ tin cậy của thư viện.

Phát hiện đột phá và implications

Những phát hiện then chốt

Kết quả đo kiểm thực nghiệm mang lại các số liệu đột phá, chứng minh tính ưu việt tuyệt đối của kiến trúc bất đồng bộ NCL so với thiết kế đồng bộ truyền thống:

Bảng tổng hợp so sánh hiệu năng giữa thiết kế AES đồng bộ và bất đồng bộ NCL:

Nền tảng thực thi Tiêu chí so sánh Thiết kế Đồng bộ Thiết kế Bất đồng bộ NCL Mức độ Cải thiện (%)
ASIC (PDK 45nm) Công suất tiêu thụ (mW) $P_{sync}$ (Chuẩn) $P_{NCL}$ Giảm ~71% công suất
FPGA (Xilinx ZCU102) Công suất tổng cộng (mW) 0.738 W 0.443 W Giảm ~40% công suất
Cell Library Benchmark Công suất Bộ cộng 4-bit Thư viện NCL Tác giả khác Thư viện NCL Tĩnh đề xuất Giảm 20% công suất
Cell Library Benchmark Công suất Bộ cộng 4-bit Thư viện NCL Tác giả khác Thư viện NCL Bán tĩnh đề xuất Giảm 39% công suất

Trích dẫn minh chứng trực tiếp từ công trình:

"Kết quả nghiên cứu trên ASIC cho thấy công suất của vi mạch bất đồng bộ dựa trên NCL có thể cải thiện được khoảng 71% so với vi mạch đồng bộ." "Ngoài ra, kết quả nghiên cứu trên FPGA cũng cho kết quả tương tự, công suất của vi mạch bất đồng bộ dựa trên NCL cũng cải thiện được khoảng 40% công suất so với vi mạch đồng bộ." "Kết quả tổng hợp cho thấy công suất của bộ cộng toàn phần đã cải thiện được 20% khi được tổng hợp bởi thư viện NCL tĩnh và có thể cải thiện được 39% khi được tổng hợp bởi thư viện NCL bán tĩnh so với thư viện NCL tĩnh của tác giả khác."

Một phát hiện phản trực giác (counter-intuitive) có ý nghĩa học thuật quan trọng: Mặc dù mạch bất đồng bộ NCL sử dụng số lượng đường dây gấp đôi (dual-rail) và bổ sung các mạch phát hiện hoàn thành (completion detection circuitry) làm tăng diện tích silicon (khoảng 1.8 đến 2.2 lần so với mạch đồng bộ single-rail), tổng công suất tiêu thụ thực tế lại giảm sâu tới 71%. Nguyên nhân nằm ở cơ chế chuyển mạch theo nhu cầu (data-driven computation), triệt tiêu hoàn toàn tổn hao tĩnh và động trên cây phân phối xung clock toàn cục vốn luôn dao động liên tục ở tần số cao.

Implications đa chiều

  • Về mặt Lý thuyết & Học thuật: Công trình khẳng định tính khả thi của việc thiết kế hệ thống số phức tạp (complex digital system) hoàn toàn không dùng clock, cung cấp khung lý thuyết toán học hoàn chỉnh cho việc tổng hợp mạch logic QDI tự kiểm tra (self-timed).
  • Về mặt An ninh Phần cứng (Hardware Security): Mạch mật mã AES bất đồng bộ dựa trên NCL có dòng điện tiêu thụ phân tán ngẫu nhiên theo thời gian xử lý thực tế của dữ liệu, không có các đỉnh nhọn chu kỳ (periodic current spikes) như mạch đồng bộ. Đặc tính này mang lại khả năng kháng cự tự nhiên vượt trội chống lại các cuộc tấn công phân tích năng lượng vi sai DPA (Differential Power Analysis) – một hiểm họa hàng đầu đối với chip bảo mật ngân hàng, thẻ thông minh và thiết bị quân sự.
  • Về mặt Ứng dụng Thực tiễn: Thư viện 27 cell NCL chuẩn hóa mở đường cho các doanh nghiệp thiết kế bán dẫn tích hợp trực tiếp quy trình thiết kế bất đồng bộ vào chuỗi công cụ CAD/EDA tiêu chuẩn hiện hữu mà không cần tái đầu tư hạ tầng phần mềm.

Limitations và Future Research

Luận án thừa nhận một cách khách quan các giới hạn kỹ thuật:

  1. Sự đánh đổi về diện tích vi mạch (Area Overhead): Do sử dụng biểu diễn dual-rail (2 dây tín hiệu cho 1 bit dữ liệu) cùng các thanh ghi NCL tích hợp mạch phát hiện hoàn thành (completion logic), diện tích chiếm dụng trên chip lớn hơn so với thiết kế đồng bộ đơn dây truyền thống.
  2. Độ trễ chu kỳ NULL: Quá trình giao tiếp 4 pha yêu cầu chèn xen kẽ chu kỳ $NULL$ giữa các chu kỳ $DATA$ để thiết lập lại trạng thái đường truyền, dẫn đến giới hạn về thông lượng xử lý cực đại trong một số tác vụ tính toán đường ống đơn giản.
  3. Công nghệ chế tạo: Các kiểm chứng ASIC hiện dừng lại ở mức mô phỏng sâu trên PDK 45nm và thực thi phần cứng trên kit FPGA Xilinx ZCU102, chưa tiến hành chế tạo thử nghiệm đóng gói chip vật lý (tape-out).

Chương trình nghiên cứu mở rộng trong tương lai bao gồm:

  • Mở rộng quy trình thiết kế thư viện cell NCL sang các tiến trình công nghệ bán dẫn FinFET sâu hơn như 16nm, 7nm hoặc GAA 3nm.
  • Nghiên cứu tối ưu hóa kiến trúc đa đường ray (quad-rail logic) để mã hóa 2 bit trên 4 dây, giúp giảm 50% số lượng giao thức bắt tay và thu hẹp diện tích dây dẫn.
  • Ứng dụng NCL vào thiết kế các bộ xử lý bất đồng bộ kiến trúc mở RISC-V phục vụ các vi điều khiển biên (Edge-AI) siêu tiết kiệm năng lượng.
  • Phát triển công cụ tự động chèn DFT (Design-for-Test) và quét kiểm tra biên (boundary scan) chuyên biệt cho hệ thống cổng ngưỡng NCL.

Tác động và ảnh hưởng

  • Tác động Học thuật: Đặt nền móng vững chắc cho các nhóm nghiên cứu trong nước và khu vực về thiết kế vi mạch phi đồng bộ, dự kiến thu hút trích dẫn quan trọng từ các diễn đàn học thuật uy tín như IEEE Transactions on VLSI Systems, IEEE TCAS-I/II.
  • Tác động Công nghiệp: Cung cấp giải pháp kỹ thuật trực tiếp cho các tập đoàn bán dẫn (như cách Camgian Microsystems hay Wave Semiconductor đang thương mại hóa NCL) trong việc chế tạo các chip cảm biến radar công suất siêu thấp, thiết bị cấy ghép y tế thông minh (pacemaker, cảm biến sinh học) đòi hỏi tuổi thọ pin kéo dài hàng chục năm.
  • Tác động Quốc phòng & An ninh: Kiến trúc phần cứng NCL AES cung cấp nền tảng tự chủ công nghệ vi mạch bảo mật cao, chống nghe lén và phân tích năng lượng phục vụ truyền tin mật mã quốc gia.

Đối tượng hưởng lợi

  • Nghiên cứu sinh & Nhà khoa học (Doctoral & Senior Researchers): Tiếp cận một khung phương pháp luận hoàn chỉnh từ đại số Boolean kép, lý thuyết cổng ngưỡng có trễ đến kỹ thuật đặc tính hóa tự động thư viện cell.
  • Kỹ sư R&D Vi mạch (VLSI Design Engineers): Sở hữu giải pháp chuyển đổi thực dụng từ Verilog RTL sang netlist bất đồng bộ NCL thông qua công cụ UNCLE và bộ thư viện 27 cell bán tĩnh 45nm có sẵn file .lib/.db.
  • Kiến trúc sư An toàn Thông tin Phần cứng (Hardware Security Architects): Có được thiết kế tham chiếu AES-128 bất đồng bộ với khả năng triệt tiêu kênh rò rỉ thông tin qua năng lượng tiêu tán.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?

Đóng góp lý thuyết độc đáo nhất là việc mở rộng lý thuyết Null Convention Logic của Karl Fant & Scott Brandt thông qua việc giải quyết triệt để mối quan hệ giữa điều kiện hoàn thành ngõ vào (input completeness) và tính quan sát được (observability/orphan hazard elimination) trong cấu trúc cổng ngưỡng. Luận án đã chuẩn hóa phương pháp đại số rút gọn Karnaugh kép cho tín hiệu dual-rail, đồng thời đề xuất cơ chế đưa bit nhớ ngõ ra $C_o$ làm biến phụ để tối ưu hóa mạch cộng NCL toàn phần từ 2 tầng trễ phức tạp về một cổng ngưỡng $Th_{34w2}$ duy nhất.

2. Sự đổi mới về phương pháp luận của luận án khi so sánh với các công trình trước đây?

So với các nghiên cứu trước đây (như quy trình của Smith & Di thường sử dụng công cụ nội bộ tự tạo khó cài đặt, hoặc nghiên cứu của các tác giả quốc tế chỉ tổng hợp NCL trên thư viện cell đồng bộ thông thường dẫn đến dư thừa transistor), luận án đã:

  • Cải tiến quy trình tự động hóa hoàn toàn trên chuỗi công cụ chuẩn công nghiệp phổ biến: Cadence Virtuoso + Ocean Script + Synopsys Design Compiler.
  • Thiết kế riêng biệt hai bộ thư viện NCL tĩnh và bán tĩnh trên tiến trình 45nm, trích xuất đầy đủ mô hình trễ phi tuyến NLDM giúp việc tổng hợp logic bất đồng bộ đạt độ chính xác và tương thích 100% với luồng thiết kế bán dẫn tiêu chuẩn.

3. Phát hiện bất ngờ nhất trong quá trình đo kiểm thực nghiệm là gì?

Phát hiện ấn tượng nhất là hiệu quả cắt giảm năng lượng của thư viện cell bán tĩnh (semi-static NCL) so với thư viện tĩnh: Trong bộ cộng toàn phần 4-bit, thư viện bán tĩnh giúp giảm tới 39% công suất tiêu thụ (so với 20% của thư viện tĩnh). Nguyên nhân là việc thay thế các khối logic giữ trạng thái PMOS/NMOS cồng kềnh bằng một bộ đảo hồi tiếp yếu (weak inverter) đã giảm mạnh điện dung ký sinh tại nút chuyển mạch $Y$, triệt tiêu dòng điện ngắn mạch mà vẫn đảm bảo độ bền dữ liệu trước hiện tượng rò rỉ điện tích.

4. Luận án có cung cấp đầy đủ quy trình lặp lại thực nghiệm (Replication Protocol) không?

Có. Luận án cung cấp chi tiết toàn bộ:

  • Sơ đồ nguyên lý transistor ($W/L$), cấu trúc mạch của toàn bộ 27 cell NCL tĩnh và bán tĩnh.
  • Tập lệnh Ocean script tự động hóa đo kiểm tham số điện áp, thời gian và công suất.
  • Bảng chân trị, phương pháp ánh xạ logic và các vector thử nghiệm AES tiêu chuẩn NIST, đảm bảo mọi phòng thí nghiệm thiết kế vi mạch đều có thể tái lập chính xác kết quả.

5. Lộ trình nghiên cứu 10 năm tiếp theo được định hình như thế nào?

Lộ trình hướng tới:

  • Giai đoạn 1-3 năm: Chuyển đổi thư viện NCL sang các node công nghệ FinFET sâu hơn (<16nm) và thực hiện tape-out vật lý chip mã hóa mật mã an toàn.
  • Giai đoạn 3-5 năm: Phát triển trình biên dịch cấp cao tự động ánh xạ từ ngôn ngữ SystemC/C++ sang kiến trúc NCL không đồng bộ.
  • Giai đoạn 5-10 năm: Tích hợp hệ thống SoC bất đồng bộ hoàn chỉnh trên kiến trúc RISC-V phục vụ tính toán Trí tuệ Nhân tạo tại biên (Neuromorphic & Edge-AI Computing) với mức tiêu thụ năng lượng tiệm cận không (near-zero energy consumption).

Kết luận

Luận án tiến sĩ của tác giả Lê Thành Tới đã hoàn thành xuất sắc các mục tiêu khoa học đề ra, đóng góp những giá trị cốt lõi cho lĩnh vực Kỹ thuật điện tử và Thiết kế vi mạch:

  1. Hệ thống hóa toàn diện lý thuyết NCL: Chuẩn hóa các quy tắc thiết kế mạch tổ hợp và tuần tự bất đồng bộ QDI, triệt tiêu hoàn toàn sự phụ thuộc vào mạng phân phối xung clock toàn cục.
  2. Chứng minh định lượng hiệu năng vượt trội: Thực hiện thành công lõi mật mã AES-128 bất đồng bộ trên FPGA và ASIC 45nm, đạt mức cắt giảm công suất chấn động 71% trên ASIC và 40% trên FPGA so với thiết kế đồng bộ.
  3. Làm chủ quy trình chuyển đổi tự động: Kiểm chứng quy trình chuyển đổi RTL đồng bộ sang bất đồng bộ thông qua công cụ UNCLE trên khối biến đổi Subbyte/S-box của chuẩn AES.
  4. Phát triển thành công 2 bộ thư viện 27 cell NCL chuẩn: Hiện thực hóa trọn vẹn thư viện cell tĩnh và bán tĩnh trên PDK 45nm bằng công cụ Cadence và Synopsys, chứng minh khả năng giảm 39% công suất bộ cộng 4-bit so với các thư viện quốc tế hiện hành.
  5. Mở ra hướng nghiên cứu mới về phần cứng an toàn: Khẳng định tiềm năng ứng dụng của vi mạch bất đồng bộ NCL trong bảo mật phần cứng chống tấn công phân tích năng lượng DPA.
  6. Giá trị kế thừa thực tiễn: Cung cấp bộ công cụ, mô hình thư viện .lib/.db và phương pháp luận hoàn chỉnh, cho phép các nhóm nghiên cứu và công nghiệp vi mạch dễ dàng ứng dụng và phát triển các thế hệ chip siêu tiết kiệm năng lượng phục vụ kỷ nguyên IoT và AI bán dẫn.