Tổng quan luận án

Trong nhiều thập kỷ phát triển của ngành công nghiệp bán dẫn, phương pháp thiết kế vi mạch số đồng bộ chiếm ưu thế chủ đạo. Tuy nhiên, khi công nghệ chế tạo thu nhỏ kích thước hình học và nâng cao tần số làm việc, các hệ thống số đồng bộ bộc lộ nhiều hạn chế vật lý nghiêm trọng. Sự tồn tại của mạng phân bố xung nhịp toàn cục (clock tree) dẫn đến mức tiêu thụ năng lượng lớn, hiện tượng lệch pha xung nhịp (clock skew), xung nhiễu (glitch), nhiễu điện từ (EMI) và sự phức tạp trong việc tái sử dụng các khối chức năng. Ngược lại, kỹ thuật thiết kế vi mạch bất đồng bộ loại bỏ hoàn toàn mạng xung nhịp toàn cục, điều khiển luồng dữ liệu thông qua cơ chế bắt tay cục bộ giữa các phần tử. Do các cổng logic chỉ thực hiện chuyển mạch khi có dữ liệu mới cần xử lý, công suất chuyển mạch tiêu tán trong mạch bất đồng bộ giảm đi đáng kể so với mạch đồng bộ.

Mặc dù mô hình mạch bất đồng bộ gần như không nhạy với trễ (Quasi Delay Insensitive - QDI) dựa trên logic quy ước Null (Null Convention Logic - NCL) sở hữu nhiều ưu điểm về tiết kiệm năng lượng và bảo mật phần cứng, việc ứng dụng NCL vào thực tế còn gặp nhiều rào cản. Khoảng trống nghiên cứu chủ yếu nằm ở việc thiếu hụt các bộ thư viện cell NCL chuẩn tương thích với các công cụ tự động hóa thiết kế điện tử (EDA) thương mại, quy trình tự động chuyển đổi từ mã nguồn mức chuyển đổi thanh ghi (RTL) đồng bộ sang NCL chưa được chuẩn hóa, và các nghiên cứu ứng dụng NCL phức tạp (như chuẩn mã hóa nâng cao AES) trước đây chủ yếu dừng lại ở mức mô phỏng kiểm tra chức năng mà chưa đánh giá đầy đủ trên cả hai nền tảng mạch tích hợp chuyên dụng (ASIC) và mảng phần tử logic lập trình được (FPGA).

Luận án tiến sĩ của tác giả Lê Thành Tới tập trung giải quyết ba mục tiêu nghiên cứu cụ thể được đánh số như sau:

  1. Nghiên cứu về phương pháp thiết kế mạch bất đồng bộ dựa trên NCL.
  2. Nghiên cứu qui trình chuyển đổi từ thiết kế đồng bộ sang thiết kế bất đồng bộ dựa trên NCL.
  3. Nghiên cứu cải tiến qui trình thiết kế thư viện cell NCL và đề xuất thiết kế hai bộ thư viện cell NCL tĩnh và bán tĩnh phục vụ cho tổng hợp các thiết kế bất đồng bộ.

Về đối tượng và phạm vi nghiên cứu:

  • Đối tượng nghiên cứu: Lý thuyết logic NCL, cấu trúc cổng ngưỡng NCL (tĩnh, bán tĩnh, động), phương pháp thiết kế mạch tổ hợp và tuần tự NCL, quy trình chuyển đổi tự động bằng công cụ UNCLE (Unified NCL Environment), quy trình đặc tính hóa và tạo thư viện cell chuẩn, cùng kiến trúc mã hóa/giải mã AES 128-bit.
  • Phạm vi không gian và công nghệ: Thiết kế mạch nguyên lý và layout ở cấp độ transistor dựa trên bộ thiết kế quy trình (PDK) CMOS 45nm; sử dụng các công cụ EDA chuẩn công nghiệp gồm Cadence Virtuoso, Synopsys Design Compiler và ngôn ngữ kịch bản Ocean script; thực nghiệm phần cứng được tiến hành trên kit FPGA Xilinx ZCU102.
  • Phạm vi dữ liệu: Khảo sát lộ trình công nghệ bán dẫn quốc tế (ITRS) từ năm 2008 đến năm 2024 và thống kê 584 công trình nghiên cứu NCL trong giai đoạn 2015–2021 trên cổng thông tin Google Scholar.

Tổng quan tài liệu và vị trí của luận án

Khái niệm Null Convention Logic lần đầu tiên được Karl Fant và Scott Brandt đề xuất vào giữa những năm 1990. Ban đầu, NCL được định hướng cho các thiết kế ASIC và vi mạch tích hợp quy mô rất lớn (VLSI) nhằm đạt được các đặc tính tiêu thụ công suất thấp, độ ồn thấp và giao thoa điện từ thấp.

Theo báo cáo của tổ chức ITRS, tỷ trọng thiết kế bất đồng bộ trong ngành sản xuất chip điện tử có xu hướng tăng trưởng liên tục: từ 11% năm 2008 lên 17% năm 2010 và được dự báo đạt 49% vào năm 2024. Khảo sát dữ liệu học thuật giai đoạn 2015–2021 cho thấy có 584 công trình về NCL trên tổng số 2.394 công trình nghiên cứu về mạch bất đồng bộ (chiếm tỷ lệ ổn định từ 23% đến 26% mỗi năm).

Trong lĩnh vực công nghiệp, NCL đã được áp dụng vào thực tế sản xuất. Hãng Camgian Microsystems sử dụng NCL phát triển dòng cảm biến công suất cực thấp cho các ứng dụng quân sự và thương mại, đồng thời triển khai dự án radar trên chip cho Không quân Hoa Kỳ vào năm 2011, cũng như chế tạo chip thử nghiệm 65nm để kiểm tra điều khiển điện áp nguồn $V_{DD}$ cho các khối NCL. Hãng Wave Semiconductor giới thiệu công nghệ NCL trong các dòng sản phẩm số tiêu thụ năng lượng thấp có thể lập trình. Ngoài ra, các tập đoàn bán dẫn như Intel, ARM, Philips và IBM đã tích hợp các mô-đun bất đồng bộ (như bộ lọc FIR, bộ chuyển mạch Ethernet, mạng trên chip Network-on-Chip) vào hệ thống đồng bộ để khai thác ưu điểm hiệu năng mà vẫn duy trì tính tương thích hệ thống.

Về mặt học thuật, các hướng nghiên cứu trước đây tập trung vào:

  • Thực thi và kiểm tra mạch NCL trên phần cứng FPGA (công trình của Smith và cộng sự).
  • Xây dựng thư viện tế bào chuẩn CMOS và đề xuất các cấu trúc cell NCL mới (công trình của Ligthart, Fant, Sobelman).
  • Phát triển công cụ tự động ánh xạ cổng và kỹ thuật thiết kế có thể kiểm tra (DFT) cho mạch NCL (công trình của Venkatraman, Al Zahrani).
  • Ứng dụng NCL trong phát hiện lỗi mềm, kiến trúc crossbar tái cấu hình và thiết kế mạch số công suất thấp.
  • Nghiên cứu thuật toán AES: Hầu hết các công trình nghiên cứu về tối ưu công suất và thông lượng cho AES đều thực hiện trên nền tảng đồng bộ (công trình của Mashhadi, Hoang, Ueno). Nghiên cứu của Keller và cộng sự (2014) là công trình hiếm hoi áp dụng NCL cho AES nhưng mới dừng lại ở mức mô phỏng kiểm tra chức năng giải thuật.
  • Về công cụ chuyển đổi: Công cụ Balsa đã được biết đến rộng rãi trong cộng đồng mạch bất đồng bộ, nhưng công cụ UNCLE thể hiện nhiều ưu điểm hơn về các tùy chọn tối ưu hóa netlist.
  • Về quy trình thiết kế thư viện cell NCL: Các quy trình trước đây (công trình của Vrudhula, Jeong) tương đối phức tạp và phụ thuộc vào các công cụ nội bộ tự xây dựng, gây khó khăn cho việc cài đặt và mở rộng. Hầu hết các thiết kế NCL bán phần (semi-custom) buộc phải tổng hợp thông qua thư viện tế bào đồng bộ, dẫn đến việc không thể tối ưu hóa công suất và diện tích.

Khoảng trống mà luận án lựa chọn giải quyết là: Xây dựng quy trình thiết kế hoàn chỉnh từ mức RTL đến triển khai thực nghiệm trên ASIC (PDK 45nm) và FPGA cho hệ thống mã hóa/giải mã AES bằng NCL; thiết lập quy trình chuyển đổi tự động bằng công cụ UNCLE; và đề xuất quy trình chuẩn hóa xây dựng thư viện 27 cell NCL (tĩnh và bán tĩnh) bằng cách sử dụng hoàn toàn các công cụ EDA thương mại phổ biến.

Cơ sở lý thuyết và phương pháp nghiên cứu

Luận án xây dựng trên nền tảng lý thuyết mạch số bất đồng bộ và mô hình logic quy ước Null:

  1. Phân loại mạch bất đồng bộ:

    • Mô hình có trễ bị giới hạn (Bounded-delay model): Giả định trễ trên cổng logic và dây dẫn nằm trong giới hạn định trước. Mạch sử dụng sơ đồ mã hóa dữ liệu đóng gói (bundled-data), điều khiển luồng dữ liệu bằng tín hiệu yêu cầu (Req) và xác nhận (Ack). Phương pháp này đòi hỏi phải phân tích định thời cho trường hợp xấu nhất.
    • Mô hình gần như không nhạy với trễ (Quasi Delay Insensitive - QDI): Cho phép độ trễ trên cổng và dây dẫn là tùy ý, chỉ yêu cầu giả định phân nhánh đẳng thời (isochronic fork) bên trong các phần tử cơ bản. Mạch QDI sử dụng mã hóa đa dây để dữ liệu tự mang thông tin hợp lệ, loại bỏ yêu cầu phân tích định thời phức tạp.

  2. Nguyên lý Logic Quy ước Null (NCL):

    • Mã hóa tín hiệu: NCL biểu diễn 1 bit nhị phân bằng 2 dây dẫn (dual-rail logic) với 3 trạng thái hợp lệ và 1 trạng thái không hợp lệ:
Giá trị Boolean Ký hiệu Dual-rail Dây D1 Dây D0 Trạng thái
0 DATA0 0 1 Dữ liệu bit 0
1 DATA1 1 0 Dữ liệu bit 1
Không xác định NULL 0 0 Trạng thái rỗng
Không hợp lệ ILLEGAL 1 1 Trạng thái cấm
  • Hai tiêu chuẩn hoàn thành: Tiêu chuẩn hoàn thành về mặt ký tự của biểu thức (không phụ thuộc thời điểm đánh giá) và tiêu chuẩn hoàn thành của ngõ vào (ngõ ra không chuyển từ NULL sang tập hợp DATA đầy đủ khi ngõ vào chưa hoàn toàn là DATA; và không chuyển từ DATA sang NULL khi ngõ vào chưa hoàn toàn là NULL).
  • Khả năng quan sát (Observability): Đảm bảo không tồn tại tín hiệu rẽ nhánh mồ côi (orphan) đi qua cổng logic mà không tham gia vào việc xác định giá trị ngõ ra.

  1. Cổng ngưỡng NCL với hiện tượng trễ (Threshold Gate with Hysteresis):

    • Ký hiệu tổng quát: $ThmnwK_1K_2\dots K_n$ ($m$ là ngưỡng kích hoạt, $n$ là số ngõ vào, $K_i$ là trọng số ngõ vào $i$). Cổng có các biến thể tích hợp chân reset ngõ ra về 0 (hậu tố 'n'), preset ngõ ra lên 1 (hậu tố 'd'), hoặc ngõ ra đảo (hậu tố 'b').
    • Hành vi trễ: Ngõ ra chuyển lên mức 1 khi có ít nhất $m$ ngõ vào đạt mức 1; ngõ ra chỉ chuyển về mức 0 khi toàn bộ $n$ ngõ vào đã trở về mức 0. Thư viện cơ bản bao gồm 27 cổng ngưỡng (từ $Th12$ đến $Th24comp$) phục vụ thiết kế các hàm logic tối đa 4 biến.

  2. Cấu trúc phần cứng của cổng ngưỡng:

    • Cổng ngưỡng NCL tĩnh: Gồm 5 khối chức năng (Reset, Set, Hold Null, Hold Data và cổng đảo ngõ ra). Khối reset gồm chuỗi transistor PMOS nối tiếp, khối hold data gồm mạng NMOS. Cấu trúc tĩnh có khả năng hoạt động ở điện áp cực thấp, giữ trạng thái vô hạn nhưng tốc độ chậm và diện tích lớn.
    • Cổng ngưỡng NCL bán tĩnh: Gồm 3 khối (Reset, Set và bộ đảo hồi tiếp yếu ở nút trung gian Y). Bộ đảo hồi tiếp bù đắp dòng rò để duy trì điện tích nút Y, giúp mạch có khả năng chống nhiễu tốt và giữ trạng thái vô hạn mà không cần mạng transistor giữ phức tạp.
    • Cổng ngưỡng NCL động: Loại bỏ bộ đảo hồi tiếp yếu, trạng thái được duy trì dựa trên điện dung ký sinh trong vài mili-giây. Cấu trúc này có diện tích nhỏ nhất và tốc độ nhanh nhất nhưng nhạy cảm với nhiễu và chia sẻ điện tích, không đảm bảo tính không nhạy trễ hoàn toàn.

  3. Phương pháp thực nghiệm:

    • Thiết kế mạch tổ hợp NCL: Quy trình 5 bước gồm phân tích yêu cầu, lập bảng chân trị, tối thiểu hóa hàm logic cho cả rail0 và rail1 qua bìa Karnaugh, kiểm tra sự hoàn thành ngõ vào và ánh xạ vào 27 cổng ngưỡng.
    • Thiết kế mạch tuần tự NCL: Xây dựng thanh ghi NCL 1-bit, thanh ghi pipeline 128-bit và mạch phát hiện hoàn thành (completion detection matrix).
    • Quy trình chuyển đổi tự động: Sử dụng công cụ UNCLE chuyển đổi mã Verilog RTL đơn dây sang netlist song dây NCL, chèn mạng ACK và tối ưu hóa bằng Unclesim.
    • Quy trình thiết kế thư viện cell: Thiết kế schematic và layout trên Cadence Virtuoso (PDK 45nm); viết kịch bản Ocean script tự động hóa đo đạc mô hình trễ không tuyến tính (NLDM), công suất động, công suất rò theo các góc hoạt động và phân tích Monte Carlo; biên dịch file .lib sang .db bằng Synopsys Design Compiler.

Nội dung chính theo từng chương

CHƯƠNG 1 GIỚI THIỆU

Chương mở đầu phân tích bối cảnh công nghệ vi mạch và các thách thức về tiêu thụ công suất, độ phức tạp của mạng phân bố xung clock trong thiết kế vi mạch đồng bộ hiện đại. Tác giả dẫn chứng số liệu dự báo của ITRS về sự dịch chuyển sang thiết kế bất đồng bộ (chiếm 17% năm 2010 và dự kiến đạt 49% vào năm 2024), đồng thời cung cấp biểu đồ thống kê 584 công trình nghiên cứu NCL từ năm 2015 đến năm 2021.

Chương 1 điểm qua các ứng dụng công nghiệp tiêu biểu của hãng Camgian Microsystems, Wave Semiconductor, Intel, ARM, IBM; xác định rõ 3 mục tiêu nghiên cứu, đối tượng nghiên cứu (thuật toán AES, công cụ UNCLE, thư viện cell NCL) và bố cục 6 chương của luận án.

CHƯƠNG 2 TỔNG QUAN VỀ BẤT ĐỒNG BỘ VÀ NCL

Chương 2 trình bày chi tiết cơ sở lý thuyết về mạch số bất đồng bộ và logic NCL:

  • Phân tích và so sánh hai mô hình mạch bất đồng bộ: mô hình có trễ bị giới hạn (dữ liệu đóng gói, tín hiệu Req/Ack) và mô hình gần như không nhạy với trễ QDI (mã hóa dual-rail, giả định isochronic fork).
  • Trình bày nguyên lý mã hóa 3 trạng thái {NULL, DATA0, DATA1}, tiêu chuẩn hoàn thành ký tự và tiêu chuẩn hoàn thành ngõ vào của NCL.
  • Liệt kê đầy đủ danh mục và phương trình hàm Boolean của 27 cổng ngưỡng NCL cơ bản.
  • Khảo sát sâu mạch nguyên lý cấp transistor CMOS, phân tích hoạt động nạp/xả và so sánh ưu nhược điểm của 3 cấu trúc cổng ngưỡng: cổng tĩnh (5 khối với mạng PMOS/NMOS đối xứng), cổng bán tĩnh (3 khối tích hợp bộ đảo hồi tiếp yếu bù dòng rò) và cổng động (lưu điện tích trên tụ ký sinh).

CHƯƠNG 3 PHƯƠNG PHÁP THIẾT KẾ MẠCH BẤT ĐỒNG BỘ DỰA TRÊN NCL

Chương 3 xây dựng phương pháp luận thiết kế hệ thống số bất đồng bộ NCL và triển khai kiểm chứng thực nghiệm:

  • Trình bày quy trình 5 bước thiết kế mạch tổ hợp NCL, quy tắc phân tích hoàn thành ngõ vào và kỹ thuật loại bỏ nhánh mồ côi để đảm bảo khả năng quan sát; minh họa qua thiết kế tối ưu bộ cộng toàn phần 1-bit sử dụng cổng $Th23$ và $Th34w2$.
  • Thiết kế mạch tuần tự NCL: máy trạng thái hữu hạn (FSM), thanh ghi NCL 1-bit, cấu trúc đường ống pipeline và mạng cổng OR phát hiện hoàn thành.
  • Hiện thực hoàn chỉnh mô hình mã hóa AES 128-bit và giải mã AES 128-bit (bao gồm vòng bắt đầu, các vòng lặp 1–9 và vòng cuối cùng) bằng cả hai phương pháp: đồng bộ và bất đồng bộ NCL.
  • Đánh giá thực nghiệm trên ASIC và kit phần cứng FPGA Xilinx ZCU102: Mạch mã hóa AES bất đồng bộ NCL giảm khoảng 71% công suất trên ASIC và giảm khoảng 40% công suất trên FPGA so với thiết kế đồng bộ tương ứng. Mạch giải mã AES cũng ghi nhận kết quả cải thiện công suất tương tự.

CHƯƠNG 4 QUI TRÌNH CHUYỂN ĐỔI THIẾT KẾ ĐỒNG BỘ SANG THIẾT KẾ BẤT ĐỒNG BỘ DỰA TRÊN NCL BẰNG UNCLE

Chương 4 nghiên cứu giải pháp tự động hóa chuyển đổi thiết kế:

  • So sánh công cụ UNCLE và Balsa, chỉ ra ưu điểm của UNCLE trong việc hỗ trợ tối ưu hóa và tích hợp mô phỏng.
  • Phân tích quy trình chuyển đổi của UNCLE: nhận file mã nguồn Verilog RTL, chuyển đổi thành netlist đơn dây gồm D flip-flop, chốt và cổng logic; chuyển đổi sang netlist bất đồng bộ NCL song dây; tự động sinh mạng tín hiệu xác nhận ACK; và tối ưu hóa diện tích thông qua kỹ thuật gộp cell (cell merging).
  • Thực nghiệm quy trình chuyển đổi trên khối biến đổi Subbyte (thực thi bảng thế S-box) của thuật toán AES; tiến hành mô phỏng chức năng và kiểm tra dạng sóng thông qua công cụ Unclesim.

CHƯƠNG 5 CẢI TIẾN QUI TRÌNH VÀ ĐỀ XUẤT THIẾT KẾ THƯ VIỆN CELL NCL CHO CÁC THIẾT KẾ BẤT ĐỒNG BỘ

Chương 5 là nội dung đóng góp trọng tâm về mặt kỹ thuật vi mạch:

  • Đề xuất quy trình thiết kế và đặc tính hóa thư viện cell NCL cải tiến, loại bỏ sự phụ thuộc vào các công cụ nội bộ tự phát triển bằng cách sử dụng hoàn toàn các công cụ thương mại (Cadence Virtuoso, Synopsys Design Compiler, Ocean script).
  • Thiết kế mạch nguyên lý và mô phỏng kiểm tra chức năng tại nhiều góc hoạt động (corner) cho 27 cổng ngưỡng NCL bán tĩnh và 27 cổng ngưỡng NCL tĩnh trên tiến trình PDK 45nm.
  • Xây dựng tập lệnh Ocean script tự động hóa đo đạc các thông số định thời: cell rise delay, cell fall delay, rise transition, fall transition, công suất động và công suất rò theo các tổ hợp giá trị dung tải $C_{load}$ và thời gian cạnh xung kích thích ngõ vào; thực hiện mô phỏng thống kê Monte Carlo.
  • Biên dịch dữ liệu đặc tính hóa thành file .lib và chuyển đổi sang file nhị phân .db.
  • Tiến hành tổng hợp thực nghiệm mạch bộ cộng toàn phần 1-bit và 4-bit để so sánh: Bộ cộng 4-bit tổng hợp bằng thư viện NCL tĩnh đề xuất giảm 20% công suất, và khi tổng hợp bằng thư viện NCL bán tĩnh đề xuất giảm 39% công suất so với thư viện NCL tĩnh của tác giả khác.

CHƯƠNG 6 KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN

Chương cuối cùng tổng kết các kết quả đạt được của luận án: hệ thống hóa phương pháp thiết kế NCL, kiểm chứng thành công thiết kế AES trên FPGA/ASIC, làm chủ quy trình chuyển đổi UNCLE và hoàn thành hai bộ thư viện cell NCL chuẩn 45nm. Tác giả đề xuất các hướng nghiên cứu tiếp theo nhằm nâng cao hiệu năng và mở rộng ứng dụng của logic bất đồng bộ NCL.

Kết quả và những đóng góp mới

Luận án đã đạt được các kết quả nghiên cứu định lượng và đóng góp học thuật sau:

1. Kết quả thực nghiệm đối sánh

Dữ liệu thực nghiệm của luận án được tổng hợp trong các bảng sau:

Bảng so sánh hiệu năng thiết kế AES giữa phương pháp đồng bộ và bất đồng bộ NCL:

Nền tảng thực nghiệm Thiết kế đối sánh Công suất tiêu thụ Mức độ cải thiện công suất của NCL
ASIC (PDK 45nm, 100MHz) Mã hóa AES đồng bộ
Mã hóa AES NCL		 Đo đạc mô phỏng ASIC Giảm khoảng 71%
FPGA (Xilinx ZCU102) Mã hóa AES đồng bộ
Mã hóa AES NCL		 Đo đạc tổng hợp FPGA Giảm khoảng 40%

Bảng so sánh kết quả tổng hợp bộ cộng toàn phần 4-bit giữa các bộ thư viện cell NCL:

Thư viện cell sử dụng để tổng hợp Nền tảng công nghệ Mức độ cải thiện công suất tiêu thụ
Thư viện NCL tĩnh của tác giả khác 45nm Mức chuẩn cơ sở (0%)
Thư viện NCL tĩnh đề xuất trong luận án 45nm Cải thiện 20%
Thư viện NCL bán tĩnh đề xuất trong luận án 45nm Cải thiện 39%

2. Những đóng góp mới về mặt lý luận và thực tiễn

Các đóng góp mới do luận án tự nêu bao gồm:

  • Về mặt phương pháp: Hệ thống hóa hoàn chỉnh phương pháp luận thiết kế mạch tổ hợp và mạch tuần tự NCL; chuẩn hóa các bước rút gọn hàm logic trên bìa Karnaugh cho tín hiệu song dây (rail0 và rail1), quy tắc kiểm tra tính hoàn thành ngõ vào và loại bỏ đường mồ côi nhằm bảo đảm khả năng quan sát.
  • Về mặt ứng dụng và kiểm chứng: Hiện thực hóa thành công mô hình mã hóa và giải mã AES 128-bit hoàn chỉnh bằng phương pháp bất đồng bộ NCL; tiến hành mô phỏng, thử nghiệm và đối sánh trực tiếp với thiết kế đồng bộ trên cả nền tảng mô phỏng tiếp cận ASIC và kit phần cứng FPGA Xilinx ZCU102, chứng minh tính ưu việt về tiết kiệm công suất chuyển mạch.
  • Về quy trình chuyển đổi tự động: Khảo sát và chuẩn hóa quy trình chuyển đổi từ mã nguồn Verilog RTL đồng bộ sang netlist bất đồng bộ NCL song dây sử dụng công cụ UNCLE; thực thi kiểm chứng thành công trên khối biến đổi Subbyte (S-box) của giải thuật AES.
  • Về thiết kế thư viện tế bào chuẩn: Đề xuất quy trình cải tiến thiết kế thư viện cell NCL tự động hóa bằng kịch bản Ocean script kết hợp với các công cụ EDA thương mại phổ biến (Cadence Virtuoso, Synopsys Design Compiler). Thiết kế thành công hai bộ thư viện hoàn chỉnh gồm 27 cell NCL tĩnh và 27 cell NCL bán tĩnh ở tiến trình công nghệ 45nm, cung cấp đầy đủ mô hình thời gian và công suất ở định dạng .lib và .db phục vụ cho việc tổng hợp tự động các mạch số bất đồng bộ.

Hạn chế và hướng nghiên cứu tiếp

Căn cứ theo nội dung được tác giả trình bày trong luận án, các hạn chế kỹ thuật và định hướng nghiên cứu tiếp theo bao gồm:

  • Hạn chế:
    • Đặc điểm cấu trúc cổng động: Cổng ngưỡng NCL động tuy có ưu thế về diện tích nhỏ và tốc độ cao nhưng không có khả năng giữ trạng thái vô hạn do hiện tượng rò rỉ điện tích trên tụ ký sinh, đồng thời rất mẫn cảm với nhiễu và hiện tượng chia sẻ điện tích, dẫn đến việc ít được áp dụng trong các thiết kế thực tế đòi hỏi độ tin cậy cao.
    • Đặc điểm cấu trúc cổng bán tĩnh: Hoạt động của cổng bán tĩnh phụ thuộc chặt chẽ vào kích thước của bộ đảo hồi tiếp yếu; nếu kích thước không được định cỡ chính xác, dòng điện hồi tiếp không đủ bù dòng rò nút trung gian Y, có thể gây sai lệch trạng thái ngõ ra.
    • Sự đánh đổi về diện tích và độ phức tạp: Mạch logic NCL sử dụng sơ đồ mã hóa song dây (dual-rail) và yêu cầu bổ sung mạng phát hiện hoàn thành (completion detection), dẫn đến diện tích vi mạch và số lượng đường dây kết nối tăng lên so với thiết kế đồng bộ đơn dây tương đương.
  • Hướng nghiên cứu tiếp:
    • Mở rộng quy trình thiết kế và đặc tính hóa thư viện cell NCL sang các tiến trình công nghệ bán dẫn tiên tiến hơn (dưới 45nm và cấu trúc FinFET).
    • Nghiên cứu các giải pháp tối ưu hóa diện tích vi mạch NCL thông qua các cấu trúc ô dữ liệu (datapath cells) mới và cải tiến thuật toán gộp cổng trong quá trình tổng hợp logic.
    • Tích hợp sâu hơn quy trình UNCLE với các công cụ sắp xếp và đi dây tự động (Place & Route) thương mại nhằm xây dựng luồng thiết kế tự động hoàn chỉnh từ RTL đến GDSII cho vi mạch bất đồng bộ.

Giá trị tham khảo

Luận án là tài liệu tham khảo hữu ích cho các nhóm đối tượng học thuật và kỹ thuật sau:

  • Nghiên cứu sinh, học viên cao học và giảng viên: Phù hợp cho các chuyên ngành Kỹ thuật điện tử, Thiết kế vi mạch bán dẫn và Kỹ thuật máy tính. Chương 2 và Chương 3 cung cấp cơ sở lý thuyết chuẩn xác về logic QDI, phương pháp giải bìa Karnaugh cho tín hiệu dual-rail và kỹ thuật thiết kế mạch tổ hợp/tuần tự không nhạy trễ.
  • Kỹ sư thiết kế vi mạch VLSI / ASIC / FPGA: Các kỹ sư đang tìm kiếm giải pháp giảm công suất tiêu thụ hoặc thiết kế vi mạch bảo mật chống tấn công phân tích công suất (Power Analysis Attacks). Chương 4 cung cấp quy trình thực hành chuyển đổi mã RTL qua công cụ UNCLE.
  • Nhóm nghiên cứu và phát triển thư viện EDA: Chương 5 là tài liệu tham khảo giá trị về phương pháp sử dụng Ocean script để tự động hóa trích xuất tham số trễ/công suất NLDM từ Cadence Virtuoso sang Synopsys Design Compiler, cho phép tự xây dựng các bộ thư viện cell chuyên dụng ở các tiến trình công nghệ khác nhau.

Câu hỏi thường gặp

1. Cơ chế mã hóa tín hiệu dual-rail trong logic NCL hoạt động như thế nào? Trong NCL, 1 bit nhị phân được biểu diễn bằng 2 dây dẫn $(D_1, D_0)$ tạo ra 3 trạng thái hợp lệ: $DATA0$ khi $(D_1=0, D_0=1)$, $DATA1$ khi $(D_1=1, D_0=0)$, và trạng thái rỗng $NULL$ khi $(D_1=0, D_0=0)$. Trạng thái $(D_1=1, D_0=1)$ là trạng thái cấm ($ILLEGAL$). Dữ liệu truyền đi xen kẽ giữa các mặt sóng DATA và NULL, giúp mạch tự nhận biết tính hợp lệ của dữ liệu mà không cần đường tín hiệu xung clock hay tín hiệu yêu cầu Req riêng biệt.

2. Tại sao mạch bất đồng bộ NCL lại giảm được công suất tiêu thụ so với mạch đồng bộ? Trong mạch đồng bộ, mạng clock tree liên tục chuyển mạch ở mọi chu kỳ xung nhịp và gây tiêu tán công suất ngay cả trên các khối chức năng không hoạt động. Trong mạch NCL, luồng dữ liệu được điều khiển bằng giao thức bắt tay cục bộ; các phần tử logic chỉ thực hiện quá trình chuyển mạch khi nhận được dữ liệu hợp lệ (DATA), loại bỏ hoàn toàn công suất hao phí của mạng xung nhịp và công suất chuyển mạch nhàn rỗi.

3. Khác biệt cơ bản giữa ba cấu trúc cổng ngưỡng NCL tĩnh, bán tĩnh và động là gì? Cổng NCL tĩnh gồm 5 khối chức năng đối xứng, có khả năng hoạt động ở điện áp rất thấp và giữ trạng thái vô hạn nhưng kích thước lớn và tốc độ chậm. Cổng NCL bán tĩnh gồm 3 khối, sử dụng một bộ đảo hồi tiếp yếu để bù dòng rò tại nút trung gian Y, giữ trạng thái vô hạn với diện tích nhỏ hơn và kháng nhiễu tốt. Cổng NCL động loại bỏ bộ đảo hồi tiếp, lưu trữ trạng thái tạm thời trên điện dung ký sinh trong vài mili-giây, cho tốc độ nhanh nhất và diện tích nhỏ nhất nhưng dễ bị ảnh hưởng bởi nhiễu và hiện tượng chia sẻ điện tích.

4. Mức độ cải thiện công suất tiêu thụ của thiết kế AES bất đồng bộ NCL trong luận án đạt được là bao nhiêu? Kết quả thực nghiệm cho thấy thiết kế mã hóa AES bất đồng bộ NCL giảm khoảng 71% công suất tiêu thụ trên ASIC (PDK 45nm ở tần số 100MHz) và giảm khoảng 40% công suất tiêu thụ khi hiện thực trên kit FPGA Xilinx ZCU102 so với thiết kế mã hóa AES đồng bộ tương đương.

5. Bộ thư viện cell NCL 45nm do tác giả đề xuất đạt hiệu quả ra sao khi thử nghiệm tổng hợp mạch bộ cộng 4-bit? Khi tổng hợp mạch bộ cộng toàn phần 4-bit trên cùng tiến trình công nghệ 45nm, thư viện cell NCL tĩnh do tác giả đề xuất giúp giảm 20% công suất tiêu thụ, và thư viện cell NCL bán tĩnh đề xuất giúp giảm 39% công suất tiêu thụ so với việc tổng hợp bằng thư viện cell NCL tĩnh của tác giả khác.

Kết luận

Luận án tiến sĩ của tác giả Lê Thành Tới đã nghiên cứu toàn diện phương pháp thiết kế vi mạch số bất đồng bộ dựa trên Null Convention Logic, giải quyết các thách thức then chốt về tiêu thụ công suất trong kỹ thuật vi mạch số. Công trình đã hiện thực hóa thành công kiến trúc mã hóa/giải mã AES 128-bit trên cả nền tảng mô phỏng ASIC 45nm và phần cứng FPGA ZCU102, chứng minh hiệu quả giảm công suất chuyển mạch từ 40% đến 71%. Bên cạnh việc chuẩn hóa quy trình chuyển đổi tự động bằng UNCLE, luận án đã đóng góp quy trình cải tiến và xây dựng hoàn chỉnh hai bộ thư viện 27 cell NCL chuẩn (tĩnh và bán tĩnh) bằng công cụ EDA thương mại, tạo cơ sở kỹ thuật thực tiễn cho việc phát triển các vi mạch bất đồng bộ công suất thấp.