Giới thiệu dự án

Nhu cầu chuyển dịch năng lượng toàn cầu từ nhiên liệu hóa thạch sang các nguồn năng lượng tái tạo đang thúc đẩy mạnh mẽ ngành công nghiệp quang điện (Photovoltaics - PV). Trong các công nghệ pin mặt trời thương mại, pin mặt trời Silic tinh thể ($c\text{-Si}$) dạng khối truyền thống thế hệ thứ nhất đang tiệm cận giới hạn hiệu suất quang điện lý thuyết (giới hạn Shockley-Queisser ~29.4%), đồng thời đòi hỏi quy trình xử lý nhiệt độ cao (800 – 900°C) làm tăng chi phí sản xuất và phát thải carbon. Để vượt qua rào cản này, pin mặt trời dị thể vô định hình/tinh thể Silic ($a\text{-Si:H}/c\text{-Si}$ Heterojunction - SHJ/HIT) trở thành tâm điểm nghiên cứu nhờ khả năng đạt hiệu suất cao, quy trình lắng đọng nhiệt độ thấp ($\le 200^\circ\text{C}$), và hệ số suy giảm hiệu suất theo nhiệt độ thấp hơn đáng kể so với pin $c\text{-Si}$ thông thường.

Tuy nhiên, cấu trúc pin dị thể truyền thống với lớp phát xạ (emitter) đặt ở mặt trước (Front Emitter - FE) gặp phải nghịch lý lớn: lớp bán dẫn phát xạ $a\text{-Si:H}(p)$ ở mặt trước có độ dẫn điện thấp và hệ số hấp thụ ánh sáng cao, dẫn đến hiện tượng hấp thụ ký sinh (parasitic absorption) ở dải bước sóng ngắn ($\lambda < 600\text{ nm}$), làm suy giảm nghiêm trọng mật độ dòng ngắn mạch ($J_{sc}$) và điện áp hở mạch ($V_{oc}$). Trong khi đó, cấu trúc tiếp xúc sau dạng răng lược (Interdigitated Back-Contact - IBC) tuy đạt hiệu suất kỷ lục 26.7% nhưng quy trình chế tạo quang khắc đa bước cực kỳ phức tạp và đắt đỏ.

Đề tài "Nghiên cứu nâng cao hiệu suất pin mặt trời dị thể vô định hình/tinh thể Silic có cấu trúc emitter phía sau bằng phương pháp mô phỏng" giải quyết triệt để bài toán này bằng cách chuyển lớp emitter $a\text{-Si:H}(p)$ về mặt sau (Rear Emitter - RE), tối ưu hóa đường truyền hạt tải và độ trong suốt quang học mặt trước.

       [ Cấu trúc Pin Mặt trời Dị thể Emitter Phía Sau (Rear Emitter SHJ) ]

                    Ánh sáng mặt trời chiếu tới (AM1.5G)
                                  ↓↓↓↓↓↓↓↓

Mục tiêu cụ thể của dự án:

  1. Xây dựng mô hình vật lý và mô phỏng chính xác cấu trúc pin mặt trời dị thể $a\text{-Si:H}/c\text{-Si}$ emitter phía sau trên nền tảng phần mềm AFORS-HET.
  2. Khảo sát ảnh hưởng của công thoát điện tử ($\Phi_{TCO}$) của lớp màng mỏng oxit dẫn điện trong suốt (TCO) trong dải từ 3.7 eV đến 4.3 eV đến rào thế tiếp xúc Schottky và sự thu gom hạt tải.
  3. Tối ưu hóa nồng độ pha tạp ($N_d = 5 \times 10^{14} - 5 \times 10^{18}\text{ cm}^{-3}$) và độ dày ($T_{a\text{-Si:H}(n^+)} = 5 - 10\text{ nm}$) của lớp điện trường mặt trước (Front Surface Field - FSF).
  4. Phân tích tác động của mật độ khuyết tật oxy ($D_{od} = 10^{10} - 10^{11}\text{ cm}^{-3}$), điện trở suất ($\rho = 0.5 - 5\ \Omega\cdot\text{cm}$), và độ dày lớp đế hấp thụ $c\text{-Si}(n)$ ($150 - 250\ \mu\text{m}$).
  5. Đề xuất bộ thông số chế tạo tối ưu đưa hiệu suất pin vượt mốc 27.33%.

Phạm vi nghiên cứu tập trung vào mô hình toán - lý 1 chiều (1D) dưới điều kiện kiểm chuẩn tiêu chuẩn STC (chiếu xạ AM1.5G, cường độ $1000\text{ W/m}^2$, nhiệt độ $25^\circ\text{C}$), tạo tiền đề lý thuyết chuẩn xác cho quy trình thực nghiệm tại phòng thí nghiệm FM&D.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Thị trường quang điện hiện nay ghi nhận sự cạnh tranh giữa các cấu trúc pin mặt trời Silic với các ưu nhược điểm kỹ thuật rõ rệt:

Công nghệ Pin Ưu điểm chính Nhược điểm & Thách thức Hiệu suất thực tế (%)
$c\text{-Si}$ Homojunction (Al-BSF / PERC) Công nghệ thuần thục, chuỗi cung ứng tối ưu, chi phí ban đầu thấp. Giới hạn hiệu suất thực tế ~22-23%, tái hợp bề mặt cao, hệ số suy giảm nhiệt lớn (-0.38%/°C). 20.0 - 22.8%
SHJ Front Emitter (FE) Điện áp hở mạch cao ($V_{oc} > 740\text{ mV}$), xử lý nhiệt thấp ($\le 200^\circ\text{C}$), hệ số nhiệt thấp (-0.26%/°C). Hấp thụ ký sinh quang học tại lớp $a\text{-Si:H}(p)$ mặt trước; đánh đổi giữa độ dẫn điện và tổn thất quang học. 23.5 - 24.7%
IBC (Interdigitated Back-Contact) Không bị che bóng bởi lưới điện cực mặt trước, diện tích quang học 100%. Quy trình chế tạo phức tạp với 5-7 bước quang khắc, nguy cơ chập mạch điện cực sau cao, chi phí sản xuất cực lớn. 25.0 - 26.7%
SHJ Rear Emitter (Đề tài đề xuất) Giảm thiểu hấp thụ ký sinh mặt trước, electron di chuyển thẳng đứng giảm điện trở nối tiếp, tự do thiết kế TCO. Đòi hỏi chất lượng đế $c\text{-Si}(n)$ có thời gian sống hạt tải ($\tau_{bulk}$) cao để lỗ trống khuếch tán về mặt sau. 24.9 - 27.33% (Mô phỏng)

Ưu tiên thiết kế kỹ thuật theo ma trận MoSCoW:

  • Must-have: Giảm điện trở tiếp xúc TCO/$a\text{-Si:H}(n^+)$ thông qua việc điều chỉnh công thoát $\Phi_{TCO} \le 3.9\text{ eV}$; duy trì lớp thụ động hóa mặt trước để giảm vận tốc tái hợp bề mặt ($S_{eff} < 10\text{ cm/s}$).
  • Should-have: Giảm độ dày lớp hấp thụ $c\text{-Si}(n)$ xuống 150 – 200 $\mu$m nhằm tiết kiệm vật liệu Silic tinh khiết mà vẫn duy trì dòng $J_{sc} > 39.5\text{ mA/cm}^2$.
  • Could-have: Ứng dụng lớp oxit dẫn điện trong suốt thay thế $ZnO:Al$ (AZO) thay cho $In_2O_3:Sn$ (ITO) để hạ giá thành.
  • Won't-have (giai đoạn này): Chưa áp dụng cấu trúc kết cấu kim tự tháp ngẫu nhiên 3D vi mô trên bề mặt (Random Pyramid Micro-texture).

Thiết kế hệ thống

Mô hình hệ thống pin mặt trời dị thể emitter phía sau được thiết lập dựa trên hệ thống các lớp bán dẫn và điện cực ghép nối tiếp:

                 [Front TCO: ZnO:Al, 80 nm]
               [FSF: a-Si:H(n+), 5-10 nm, Nd=5e18]
            [c-Si(n) Surface passivated layer, 3 nm]
       [c-Si(n) Bulk Absorber: 150-200 µm, Dod=1e10, rho=5]
            [Rear Emitter: a-Si:H(p), 7 nm, Na=2.08e20]
                 [Rear TCO: ZnO:Al, 80 nm]
                  [Rear Ag Metal Contact]

Bộ công cụ và phần mềm tính toán:

  • AFORS-HET v2.5 (Automat FOR Simulation of HETerostructures do Helmholtz-Zentrum Berlin phát triển).
  • Công cụ bổ trợ: MATLAB R2020b / OriginPro 2021 xử lý dữ liệu và ma trận tích phân quang phổ.

Hệ thống mô hình toán lý tích hợp:

  1. Phương trình Poisson 1D giải phân bố điện thế $\psi(x)$: $$\frac{d^2\psi(x)}{dx^2} = \frac{q}{\epsilon} \left( n(x) - p(x) + N_A^-(x) - N_D^+(x) \right)$$ Trong đó $\epsilon = \epsilon_r \epsilon_0$ là hằng số điện môi ($\epsilon_{r, Si} = 11.9$), $n, p$ là mật độ electron và lỗ trống tự do, $N_A^-, N_D^+$ là mật độ ion acceptor và donor bị ion hóa.

  2. Phương trình liên tục của hạt mang điện tại trạng thái dừng: $$\frac{1}{q} \frac{d J_n(x)}{dx} + G_n(x) - U_n(x) = 0$$ $$-\frac{1}{q} \frac{d J_p(x)}{dx} + G_p(x) - U_p(x) = 0$$ Với tốc độ sinh cặp hạt tải quang học $G(x)$ theo định luật Lambert-Beer: $$G(x, \lambda) = \alpha(\lambda) \cdot \Phi_0(\lambda) \cdot (1 - R(\lambda)) \cdot \exp(-\alpha(\lambda)x)$$

  3. Mô hình tái hợp Shockley-Read-Hall (SRH) và Auger: $$U_{SRH}(x) = \frac{n(x)p(x) - n_i^2}{\tau_p (n(x) + n_1) + \tau_n (p(x) + p_1)}$$ $$U_{Auger}(x) = (C_n n + C_p p)(np - n_i^2)$$

Methodology

Quy trình nghiên cứu mô phỏng áp dụng phương pháp tối ưu hóa đơn biến kết hợp đa biến tuần tự:

[Thiết lập mô hình Baseline] 
[Khảo sát Lớp TCO mặt trước (Phi_TCO: 3.7 - 4.3 eV)]
[Tối ưu hóa Lớp FSF a-Si:H(n+) (Độ dày & Nồng độ pha tạp Nd)]
[Tối ưu hóa Lớp hấp thụ c-Si(n) (Mật độ oxy Dod, Điện trở suất rho, Độ dày W)]
[Trích xuất bộ thông số toàn diện & Vẽ đặc trưng J-V, QE, Band Diagram]
  • Quản lý rủi ro mô phỏng: Kiểm chuẩn mô hình nền tảng (baseline model) bằng cách so sánh với các dữ liệu thực nghiệm đã công bố của Sanyo/Panasonic và Martin Bivour để đảm bảo độ tin cậy của tham số đầu vào.
  • Đảm bảo chất lượng (QA): Sai số số học trong việc giải lặp phi tuyến Newton-Raphson được khống chế ở mức dung sai hội tụ $< 10^{-6}$.

Implementation và kết quả

Development process

Quá trình mô phỏng được triển khai qua 4 giai đoạn độc lập:

  • Giai đoạn 1: Khảo sát rào thế tiếp xúc TCO mặt trước Thiết lập công thoát $\Phi_{TCO}$ biến thiên từ 3.7 eV đến 4.3 eV. Lớp TCO phía trước tạo tiếp xúc dị thể kim loại - bán dẫn (Schottky contact) với lớp $a\text{-Si:H}(n^+)$. Khi $\Phi_{TCO}$ tăng từ 3.7 eV lên 4.3 eV, thế tiếp xúc $V_D$ tại bề mặt TCO/$a\text{-Si:H}(n^+)$ tăng thêm 0.3 V làm uốn cong dải năng lượng lên phía trên, làm tăng rào thế năng lượng vùng dẫn $\Delta E_C$.

  • Giai đoạn 2: Khảo sát lớp bán dẫn phát trường mặt trước $a\text{-Si:H}(n^+)$ Nồng độ pha tạp donor $N_d$ được quét từ $5 \times 10^{14}\text{ cm}^{-3}$ đến $5 \times 10^{18}\text{ cm}^{-3}$ cùng với độ dày lớp $T_{a\text{-Si:H}(n^+)}$ từ 5 nm đến 10 nm. Nồng độ pha tạp cao giúp kéo dải dẫn Fermi dịch chuyển sát dải dẫn $E_C$, tăng cường điện trường nội tại của vùng nghèo và che chắn rào thế Schottky do TCO gây ra.

  • Giai đoạn 3: Khảo sát chất lượng đế tinh thể $c\text{-Si}(n)$ Khảo sát mật độ tâm sai hỏng oxy $D_{od}$ ($10^{10} - 10^{11}\text{ cm}^{-3}$), điện trở suất $\rho$ ($0.5 - 5\ \Omega\cdot\text{cm}$), và độ dày $T_{c\text{-Si}(n)}$ ($150 - 250\ \mu\text{m}$).

  • Giai đoạn 4: Tổng hợp và trích xuất thông số cực đại hóa hiệu suất Chạy mô phỏng tổng thể với tập hợp các tham số tối ưu đã được phân lập.

Testing và validation

Hiệu suất lượng tử ngoài ($QE(\lambda)$) và mật độ dòng ngắn mạch ($J_{sc}$) được kiểm chứng thông qua biểu thức tích phân thông lượng photon phổ mặt trời $\Phi(\lambda)$: $$J_{sc} = q \int_{\lambda_1}^{\lambda_2} QE(\lambda) \cdot \Phi(\lambda) , d\lambda$$

Hệ số lấp đầy (Fill Factor - $FF$) được kiểm chứng theo công thức bán kinh nghiệm Green: $$FF = \frac{v_{oc} - \ln(v_{oc} + 0.72)}{v_{oc} + 1}, \quad \text{với } v_{oc} = \frac{q V_{oc}}{n k T}$$

Hiệu suất chuyển đổi quang năng tổng thể ($\eta$): $$\eta = \frac{P_{max}}{P_{in}} = \frac{J_{sc} \cdot V_{oc} \cdot FF}{P_{in}}$$

  Đặc trưng J - V của Pin Dị thể Emitter Mặt sau khi biến thiên Phi_TCO
  Mật độ dòng J (mA/cm²)
      0                      600     740

Kết quả đạt được

  1. Ảnh hưởng của công thoát TCO ($\Phi_{TCO}$):

    • Tại $\Phi_{TCO} = 3.7\text{ eV}$: Đạt $V_{oc} = 740.6\text{ mV}$, $J_{sc} = 39.50\text{ mA/cm}^2$, $FF = 85.16%$, hiệu suất $\eta = 24.92%$. Mật độ electron thu gom tại mặt tiếp xúc đạt tới $3.5 \times 10^{19}\text{ cm}^{-3}$.
    • Khi $\Phi_{TCO}$ tăng lên $4.3\text{ eV}$: $V_{oc}$ giảm xuống $739.5\text{ mV}$, $J_{sc}$ giảm mạnh còn $37.85\text{ mA/cm}^2$, $\eta$ giảm còn $23.83%$. Mật độ electron tại mặt tiếp xúc giảm nghiêm trọng xuống $2 \times 10^{14}\text{ cm}^{-3}$, trong khi lỗ trống bị ứ đọng tại bề mặt đạt $5.7 \times 10^{10}\text{ cm}^{-3}$, thúc đẩy tái hợp bề mặt.
    • Tại vùng bước sóng ngắn ($\lambda = 300\text{ nm}$), giá trị $QE$ giảm từ 0.66 ($\Phi_{TCO} = 3.7\text{ eV}$) xuống chỉ còn 0.23 ($\Phi_{TCO} = 4.3\text{ eV}$).

  2. Ảnh hưởng của lớp $a\text{-Si:H}(n^+)$:

    • Khi tăng nồng độ pha tạp $N_d$ lên $5 \times 10^{18}\text{ cm}^{-3}$, rào thế Schottky bị triệt tiêu, hạn chế tái hợp và giữ ổn định $FF > 85%$.
    • Độ dày tối ưu của lớp $a\text{-Si:H}(n^+)$ là $T = 7\text{ nm}$. Nếu $T < 5\text{ nm}$, lớp phủ không đồng đều gây rò dòng; nếu $T > 10\text{ nm}$, tổn thất hấp thụ quang học tăng lên.

  3. Ảnh hưởng của lớp hấp thụ $c\text{-Si}(n)$ và hiệu suất đỉnh:

    • Giảm mật độ sai hỏng oxy $D_{od}$ từ $10^{11}\text{ cm}^{-3}$ xuống $10^{10}\text{ cm}^{-3}$ làm tăng đáng kể thời gian sống hạt tải $\tau_{bulk}$, giảm tốc độ tái hợp thể tích SRH.
    • Điện trở suất tối ưu xác định ở mức $\rho = 5\ \Omega\cdot\text{cm}$ và độ dày wafer mỏng $150 - 200\ \mu\text{m}$.
    • Khi kết hợp toàn bộ các điều kiện tối ưu ($\Phi_{TCO} = 3.7\text{ eV}$, $N_d = 5 \times 10^{18}\text{ cm}^{-3}$, $T_{a\text{-Si:H}(n^+)} = 7\text{ nm}$, $D_{od} = 10^{10}\text{ cm}^{-3}$, $\rho = 5\ \Omega\cdot\text{cm}$), pin mặt trời dị thể Rear Emitter đạt hiệu suất cực đại $\eta = 27.33%$.

Đổi mới và đóng góp

Nghiên cứu mang lại những cải tiến kỹ thuật nổi bật:

  • Tối ưu hóa cơ chế truyền hạt tải theo phương thẳng đứng: Trong cấu trúc Rear Emitter, các electron sinh ra từ lớp hấp thụ được dẫn thẳng đứng về lưới điện cực mặt trước, giúp TCO mặt trước đóng vai trò ghép song song thay vì ghép nối tiếp như cấu trúc Front Emitter. Điều này loại bỏ yêu cầu khắt khe về độ dẫn điện ngang của lớp TCO mặt trước, giảm suy hao công suất do điện trở nối tiếp ($R_s$).
  • Giải quyết triệt để sự hấp thụ ký sinh: Lớp emitter $a\text{-Si:H}(p)$ được chuyển toàn bộ về phía sau giúp bề mặt trước đón nhận trọn vẹn dải phổ năng lượng photon cao, nâng hiệu suất lượng tử $QE$ ở dải bước sóng ngắn 300 – 500 nm lên 25 – 40% so với cấu trúc FE.
  • Vượt trội so với các công trình công bố trước đây:
Công trình nghiên cứu Cấu trúc pin Phương pháp Hiệu suất $\eta$ (%)
Taguchi et al. (Panasonic, 2014) $a\text{-Si:H}/c\text{-Si}$ Front Emitter Thực nghiệm 24.70%
Watahiki et al. (2015) $a\text{-Si:H}/c\text{-Si}$ Rear Emitter Thực nghiệm 23.43%
Duy Phong Pham et al. (2019) $\mu c\text{-SiOx:H}(n)$ Rear Emitter Thực nghiệm 21.80%
Hyeongsik Park et al. (2019) $\mu c\text{-SiO:H}(n)$ Rear Emitter Mô phỏng AFORS-HET 25.35%
Đồ án này (Hồ Công Oanh Kiều, 2020) $a\text{-Si:H}/c\text{-Si}$ Rear Emitter Mô phỏng tối ưu hóa đa biến 27.33%

Ứng dụng thực tế và triển khai

Cấu trúc pin mặt trời dị thể emitter phía sau được định hướng ứng dụng thực tế trong công nghiệp sản xuất tế bào quang điện thế hệ mới:

  • Tích hợp dây chuyền PECVD nhiệt độ thấp: Quá trình lắng đọng hơi hóa học tăng cường plasma (RF-PECVD) ở nhiệt độ $< 200^\circ\text{C}$ cho phép chế tạo pin trên các tấm wafer Silic siêu mỏng ($100 - 150\ \mu\text{m}$) mà không gây cong vênh hoặc gãy vỡ do ứng suất nhiệt, giúp tiết kiệm 30 – 40% chi phí nguyên liệu Silic đa tinh thể cấp quang điện.
  • Thay thế vật liệu TCO chiến lược: Thay vì sử dụng Indium đắt đỏ và khan hiếm ($In_2O_3:Sn$ - ITO), công nghệ Rear Emitter cho phép sử dụng màng mỏng Oxit Kẽm pha tạp Nhôm ($ZnO:Al$ - AZO) chế tạo bằng phún xạ Sputtering hoặc Atomic Layer Deposition (ALD) với mức công thoát $\Phi_{TCO} \approx 3.7 - 3.9\text{ eV}$, giúp hạ giá thành sản xuất module PV thương mại.
       Lộ trình triển khai ứng dụng từ mô phỏng đến sản xuất đại trà
       Quý 3-4: Thử nghiệm Pilot PECVD/Sputtering (Lab FM&D)
       Năm tiếp theo: Đánh giá độ bền nhiệt & Suy giảm quang học (LID/PID)
       Thương mại hóa: Tích hợp Module PV 2 mặt kính (Bifacial)
  • Phân tích hiệu quả kinh tế (ROI): Việc nâng hiệu suất pin từ mức trung bình 22% lên $> 25 - 27%$ trên cùng một diện tích lắp đặt giúp giảm chi phí cân bằng hệ thống (BOS - Balance of System) từ 12 – 18%, rút ngắn thời gian hoàn vốn đầu tư nhà máy điện mặt trời từ 6-7 năm xuống còn 4.5 – 5 năm.

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  • Giới hạn mô hình 1D: Mô phỏng AFORS-HET 1 chiều chưa phản ánh đầy đủ hiệu ứng che bóng cục bộ của lưới điện cực kim loại (Grid shading), điện trở tiếp xúc phân bố ngón tay (Finger contact resistance) và tán xạ quang học 3 chiều từ cấu trúc bề mặt nhám kim tự tháp (Textured surface).
  • Điều kiện thực tế: Mô hình giả định nhiệt độ vận hành ổn định $25^\circ\text{C}$, chưa xét đến các hiệu ứng suy giảm quang hóa sau thời gian dài vận hành ngoài trời như suy giảm do ánh sáng (LID) hoặc suy giảm do điện thế cảm ứng (PID).

Hướng phát triển

  1. Mở rộng mô phỏng trên nền tảng 2D/3D (TCAD Silvaco Atlas hoặc Synopsys Sentaurus) để tối ưu hóa hình thái lưới điện cực Ag mặt trước.
  2. Nghiên cứu thay thế lớp phát trường $a\text{-Si:H}(n^+)$ bằng vật liệu màng mỏng oxit silic đa tinh thể ($\mu c\text{-SiO:H}(n)$) nhằm tăng độ rộng vùng cấm quang học ($E_{gap} > 2.0\text{ eV}$).
  3. Phát triển cấu trúc pin mặt trời dị thể hai mặt (Bifacial Rear-Emitter SHJ) và pin Tandem 2 tiếp giáp Perovskite/Silicon Heterojunction hướng tới ngưỡng hiệu suất $> 30%$.

Đối tượng hưởng lợi

  • Sinh viên & Học viên chuyên ngành Công nghệ Vật liệu / Kỹ thuật Năng lượng: Nguồn tài liệu học thuật hoàn chỉnh về cơ sở vật lý bán dẫn, kỹ thuật tính toán và phương pháp sử dụng công cụ mô phỏng AFORS-HET chuyên sâu.
  • Kỹ sư R&D & Nhà thiết kế Pin quang điện: Nắm bắt chính xác cơ chế suy giảm $J_{sc}$ và $V_{oc}$ do rào thế Schottky TCO, từ đó ứng dụng bảng thông số tối ưu vào quá trình tinh chỉnh máy lắng đọng PECVD và Sputtering trong công nghiệp.
  • Doanh nghiệp sản xuất tấm pin mặt trời (PV Manufacturers): Chiến lược cắt giảm chi phí sản xuất thông qua giảm độ dày tấm wafer Silic xuống $150\ \mu\text{m}$ và thay thế ITO bằng AZO mà vẫn bảo toàn hiệu suất pin trên $24%$.
  • Nhà nghiên cứu khoa học vật liệu: Khung phương pháp luận kết hợp giữa tính toán quang học (Lambert-Beer) và mô hình điện trường liên tục (Poisson/Drift-Diffusion) phục vụ cho các nghiên cứu pin thế hệ mới.

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần cứng và phần mềm để chạy mô phỏng AFORS-HET là gì?

Phần mềm AFORS-HET v2.5 chạy trên nền tảng hệ điều hành Windows (hoặc Wine trên Linux) với cấu hình tối thiểu CPU 2 nhân, 4GB RAM. Quá trình giải hệ phương trình vi phân phi tuyến Poisson và liên tục hạt tải 1D yêu cầu thiết lập lưới điểm chia (Mesh grid) dày đặc tại các mặt phân cách dị thể ($< 0.1\text{ nm}$) để đảm bảo thuật toán Newton-Raphson hội tụ chính xác.

2. Vì sao công thoát điện tử $\Phi_{TCO}$ cao (4.3 eV) lại làm giảm mạnh hiệu suất pin?

Khi $\Phi_{TCO}$ tăng từ 3.7 eV lên 4.3 eV, thế tiếp xúc Schottky hình thành tại mặt tiếp xúc TCO/$a\text{-Si:H}(n^+)$ tăng lên, đẩy dải năng lượng uốn cong lên trên. Điều này tạo ra rào thế năng lượng $\Delta E_C$ lớn cản trở electron di chuyển ra điện cực ngoài, đồng thời làm giảm rào thế $\Delta E_V$ khiến lỗ trống bị ứ đọng tại mặt trước ($5.7 \times 10^{10}\text{ cm}^{-3}$), làm tăng vận tốc tái hợp bề mặt và giảm sút nghiêm trọng $V_{oc}$ và $J_{sc}$.

3. Cấu trúc Rear Emitter đòi hỏi chất lượng đế $c\text{-Si}(n)$ như thế nào so với Front Emitter?

Trong cấu trúc Rear Emitter, các lỗ trống sinh ra gần bề mặt trước phải khuếch tán qua toàn bộ chiều dày của lớp đế hấp thụ $c\text{-Si}(n)$ để tới được lớp emitter $a\text{-Si:H}(p)$ phía sau. Do đó, độ dài khuếch tán của lỗ trống ($L_{p,eff}$) phải lớn hơn chiều dày đế, đòi hỏi đế $c\text{-Si}(n)$ phải có độ tinh khiết cao, mật độ khuyết tật oxy $D_{od} \le 10^{10}\text{ cm}^{-3}$ và thời gian sống hạt tải $\tau_{bulk} > 1\text{ ms}$.

4. Lớp $a\text{-Si:H}(n^+)$ đóng vai trò gì trong việc khắc phục ảnh hưởng của lớp TCO?

Lớp $a\text{-Si:H}(n^+)$ đóng vai trò là lớp trường bề mặt trước (FSF). Khi được pha tạp nồng độ cao ($N_d \ge 5 \times 10^{18}\text{ cm}^{-3}$), mức Fermi dịch sát dải dẫn, tạo nên điện trường nội tại cực mạnh giúp uốn dải năng lượng xuống, bù trừ và triệt tiêu rào thế Schottky do TCO có công thoát lớn gây ra, bảo vệ dòng thu gom electron.

5. Tại sao việc giảm độ dày đế $c\text{-Si}(n)$ xuống 150 µm lại không làm giảm dòng $J_{sc}$?

Khi lớp hấp thụ $c\text{-Si}(n)$ mỏng hơn, quãng đường di chuyển của lỗ trống về phía emitter mặt sau ngắn hơn, làm giảm đáng kể xác suất tái hợp khối (Bulk recombination). Kết hợp với lớp phản xạ kim loại mặt sau (Rear Back Reflector), photon chưa hấp thụ sẽ phản xạ quay lại lớp đế, duy trì hiệu suất quang học trong khi cải thiện rõ rệt điện áp hở mạch $V_{oc}$ và hệ số lấp đầy $FF$.

Kết luận

Đề tài "Nghiên cứu nâng cao hiệu suất pin mặt trời dị thể vô định hình/tinh thể Silic có cấu trúc emitter phía sau bằng phương pháp mô phỏng" đã giải quyết thành công các thách thức quang điện cốt lõi của cấu trúc pin HIT truyền thống. Bằng việc phân tích sâu sắc các hiện tượng vật lý bán dẫn tại mặt phân cách dị thể và chuyển lớp phát xạ về mặt sau, nghiên cứu đã chứng minh hiệu suất chuyển đổi quang năng lý thuyết có thể đạt tới 27.33% với các thông số tối ưu: công thoát TCO $\Phi_{TCO} = 3.7\text{ eV}$, nồng độ pha tạp FSF $N_d = 5 \times 10^{18}\text{ cm}^{-3}$, độ dày $a\text{-Si:H}(n^+) = 7\text{ nm}$, mật độ khuyết tật oxy $D_{od} = 10^{10}\text{ cm}^{-3}$, và điện trở suất đế $\rho = 5\ \Omega\cdot\text{cm}$.

Kết quả mô phỏng không chỉ cung cấp cơ sở dữ liệu khoa học vững chắc giúp rút ngắn thời gian và chi phí thử nghiệm thực tế tại các phòng thí nghiệm bán dẫn, mà còn mở ra hướng phát triển công nghệ sản xuất pin quang điện hiệu suất cao, chi phí thấp cho ngành năng lượng tái tạo.