Tổng quan nghiên cứu

Thị trường truyền hình kỹ thuật số toàn cầu và tại Việt Nam ghi nhận bước chuyển mình mạnh mẽ sau khi Quyết định số 2451/QĐ-TTg phê duyệt đề án số hóa truyền dẫn, phát sóng truyền hình mặt đất đến năm 2020 chính thức có hiệu lực. Theo tiêu chuẩn kỹ thuật châu Âu ETSI EN 302 755, công nghệ DVB-T2 nâng cao hiệu suất sử dụng phổ tần và dung lượng truyền tải hơn 50% so với thế hệ DVB-T tiền nhiệm, cho phép tích hợp 4 đến 6 kênh độ phân giải cao HDTV trên cùng một độ rộng băng thông chuẩn 8MHz. Tuy nhiên, thách thức kỹ thuật lớn nhất khi thiết kế vi mạch thu tín hiệu vô tuyến tích hợp (RF Tuner) chính là hiện tượng can nhiễu kênh lân cận với cường độ vượt trội lên tới 38dB và sự xuất hiện của tín hiệu tần số ảnh có khả năng làm suy giảm nghiêm trọng chất lượng thu.

Nghiên cứu này tập trung giải quyết bài toán xử lý tín hiệu tại tầng trung tần thông qua việc thiết kế hoàn chỉnh khối xử lý tín hiệu trung tần (IF) nguyên khối cho chip thu truyền hình số DVB-T2 trên công nghệ bán dẫn tiêu chuẩn CMOS 130nm. Mục tiêu trọng tâm của đề tài là hiện thực hóa chuỗi xử lý tín hiệu tương tự hoàn chỉnh từ khâu triệt tần số ảnh, lọc chọn kênh, khuếch đại biến thiên đến ổn định biên độ ngõ ra mà không cần sử dụng các bộ lọc ngoài đắt đỏ như SAW filter.

Công trình được thực hiện tại Trường Đại học Bách Khoa – Đại học Quốc gia TP. Hồ Chí Minh trong giai đoạn chuẩn hóa thiết kế vi mạch viễn thông quốc gia. Kết quả nghiên cứu mang lại giá trị kỹ thuật và kinh tế đáng kể khi thiết lập hệ số triệt tín hiệu tần số ảnh đạt trên 60dB trên toàn dải thông 8MHz, độ suy hao dải chặn của bộ lọc kênh đạt 60dB tại tần số 18MHz, dải điều chỉnh độ lợi khuếch đại linh hoạt từ 11dB đến 35dB theo từng bước 1dB, đồng thời duy trì biên độ tín hiệu ngõ ra ổn định ở mức 2Vpp trên tải vi sai 2kΩ, mở ra tiềm năng thương mại hóa dòng chip thu DVB-T2 thuần Việt.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Khung lý thuyết của công trình được xây dựng trên nền tảng kiến trúc máy thu đổi tần một lần với tần số trung tần thấp (Low-IF Receiver), trong đó tần số trung tâm trung tần được xác định tại mức 5MHz. Kiến trúc này triệt tiêu hoàn toàn hiện tượng nhiễu dải nền 1/f và hiện tượng rò rỉ dao động nội (LO leakage) vốn tồn tại trong các máy thu đổi tần trực tiếp (Zero-IF).

Để giải quyết vấn đề tần số ảnh mà không làm tăng chi phí phần cứng hay năng lượng tiêu thụ cho các bộ biến đổi ADC/DSP tốc độ cao, nghiên cứu ứng dụng lý thuyết mạng lọc đa pha (Polyphase Filter - PPF). Mạng lọc PPF khai thác sự phân kỳ góc pha không gian 90 độ giữa chuỗi tín hiệu vi sai đồng pha (I) và vuông pha (Q). Tại đó, thành phần tín hiệu hữu ích có pha biến thiên theo chiều dương đi qua mà không bị suy hao lớn, trong khi thành phần tín hiệu ảnh có pha biến thiên theo chiều âm bị triệt tiêu sâu tại các tần số điểm cực được xác định bởi tổ hợp linh kiện RC theo công thức tính tần số góc định chuẩn.

Song song đó, lý thuyết tổng hợp mạng lọc tích cực Elliptic bậc 5 được áp dụng để đạt độ dốc lớn nhất tại vùng chuyển tiếp giữa dải thông và dải chặn nhằm bảo vệ kênh truyền khỏi các can nhiễu 38dB từ kênh kế cận thứ hai. Độ ổn định toàn hệ thống được điều tiết bởi lý thuyết mạch điều khiển độ lợi tự động (AGC) vòng kín phối hợp mạch chỉ thị cường độ tín hiệu nhận (RSSI), tuân thủ định luật Friis về hệ số tạp âm lũy kế giúp hệ thống duy trì hệ số nhiễu tổng thể dưới 6dB và điểm chặn phi tuyến bậc ba ngõ vào đạt mức -12dBm.

Phương pháp nghiên cứu

Nghiên cứu áp dụng quy trình thiết kế vi mạch tương tự tiêu chuẩn công nghiệp dựa trên bộ công cụ tự động hóa thiết kế điện tử chuyên dụng Cadence EDA và mô hình mô phỏng bóng bán dẫn chính xác của tiến trình sản xuất CMOS 130nm nguồn cung cấp 3.3V. Dữ liệu mô phỏng được thu thập và phân tích thông qua các thuật toán cân bằng điều hòa (Harmonic Balance), phân tích đáp ứng tần số xoay chiều (AC Analysis), phân tích đáp ứng quá độ phi tuyến (Transient Analysis) và kỹ thuật kiểm tra hai xung (Two-tone test) để xác định các chỉ số tuyến tính IIP3 và OIP3.

Quá trình kiểm chứng hiệu năng mạch được thực hiện trên tập mẫu góc quét mở rộng bao gồm 3 tổ hợp điều kiện biên khắc nghiệt nhất về quy trình chế tạo, điện áp nguồn và nhiệt độ môi trường (PVT). Các điều kiện thử nghiệm bao gồm: trường hợp điển hình Typical ở điện áp 3.3V tại 40 độ C; trường hợp phân cực nhanh Fast-Fast với điện áp tăng 5% tương ứng 3.465V tại âm 40 độ C; và trường hợp phân cực chậm Slow-Slow với điện áp giảm 5% tương ứng 3.135V tại 125 độ C.

Phương pháp bố trí mặt bằng vi mạch (Layout) tuân thủ nghiêm ngặt kỹ thuật đối xứng vi sai tâm đối xứng (Common-centroid) và phối hợp trở kháng hình học nhằm triệt tiêu hiệu ứng ghép ký sinh đường mạch. Sau bước layout, mạng trích xuất ký sinh điện trở - điện dung (RC Extraction) được tái mô phỏng đối soát toàn diện với sơ đồ nguyên lý (LVS) và quy tắc thiết kế vật lý (DRC) để đảm bảo mạch hoạt động đúng thông số trên thực tế.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình phân tích và mô phỏng thực nghiệm sau khi hoàn thiện layout đã ghi nhận những kết quả vượt trội, đáp ứng đầy đủ các tiêu chuẩn kỹ thuật nghiêm ngặt của thiết bị thu truyền hình DVB-T2:

Thứ nhất, mạch lọc đa pha IF-PPF cấu trúc 9 tầng (bao gồm 7 tầng thụ động RC kết hợp 2 tầng đệm tích cực bù suy hao) đã triệt tiêu tín hiệu tần số ảnh với hệ số IRR vượt mốc 60dB trên toàn bộ dải băng thông hoạt động từ 1MHz đến 9MHz. Độ lợi điện áp của tín hiệu mong muốn được cân bằng chính xác ở mức 0dB, giúp hệ số nhiễu của tầng IF-PPF chỉ dừng lại ở mức 16dB và IIP3 đạt 19dBm.

Thứ hai, khối lọc thông thấp tích cực LPF Elliptic bậc 5 thiết kế nguyên khối đạt độ suy hao dải chặn lên đến 60dB tại dải tần từ 18MHz trở lên, triệt tiêu hoàn toàn can nhiễu từ các kênh lân cận n+2. Nhờ tích hợp khối vi chỉnh tụ điện chuyển mạch 4-bit, sai số tần số cắt được kiểm soát chặt chẽ trong phạm vi dưới 1% ngay cả khi quy trình sản xuất dao động 15%. Độ nhấp nhô dải thông được khống chế dưới 1dB với hệ số nhiễu 20dB và IIP3 đạt 20dBm.

Thứ ba, khối khuếch đại trung tần IF-VGA 4 tầng kết hợp khối IF-AGC cung cấp phạm vi biến thiên độ lợi rộng từ 11dB đến 35dB với độ phân giải bước nhảy chính xác 1dB. Mạch duy trì ổn định biên độ điện áp ngõ ra tại 2Vpp trên tải vi sai 2kΩ với độ méo phi tuyến cực thấp, thể hiện qua điểm chặn phi tuyến ngõ ra OIP3 đạt mức 140dBµV và hệ số nhiễu tại độ lợi cực đại chỉ 15dB.

Thứ tư, khi ghép nối toàn bộ khối xử lý trung tần, toàn hệ thống đạt tổng độ lợi biến thiên từ 28dB đến 52dB, bảo đảm khả năng tiếp nhận độ nhạy công suất ngõ vào từ -79dBm đến -25dBm mà không xuất hiện hiện tượng bão hòa tín hiệu.

Thảo luận kết quả

Thành công của thiết kế bắt nguồn từ chiến lược tối ưu hóa cấu trúc tầng bậc và bù trừ tham số ký sinh chủ động. Việc chèn hai tầng khuếch đại tích cực vào sau tầng RC thứ 2 và thứ 5 trong chuỗi IF-PPF đã giải quyết triệt để sự đánh đổi kinh điển giữa mức suy hao 21dB của 7 tầng RC thụ động và yêu cầu độ ồn hệ thống. Khi dữ liệu mô phỏng được biểu diễn trên đồ thị đáp ứng tần số biên độ - pha (Bode Plot), đường cong đáp ứng của tín hiệu mong muốn duy trì một mặt phẳng đồng đều từ 1MHz đến 9MHz, trong khi đáp ứng của tín hiệu ảnh bị dìm sâu xuống dưới ngưỡng -60dB.

Khi so sánh với các nghiên cứu và sản phẩm thương mại quốc tế, giải pháp này thể hiện tính ưu việt rõ nét. Điển hình, vi mạch Si2141 của hãng Silicon Labs lựa chọn xử lý số hóa hoàn toàn tín hiệu IF để đạt độ triệt ảnh 70dB nhưng đòi hỏi khối ADC công suất lớn và bộ DSP phức tạp, dẫn đến tổng tiêu thụ năng lượng cao. Ngược lại, thiết kế trong luận văn này tương đương về mặt hiệu năng triệt ảnh 60dB so với dòng chip TDA18271HD của NXP nhưng đạt ưu thế vượt trội về khả năng tích hợp on-chip toàn diện mà không phụ thuộc linh kiện SAW ngoài.

Biểu đồ kiểm thử góc quét PVT chứng minh rằng dù tại nhiệt độ cực hạn 125 độ C hay điện áp sụt giảm 5%, biên độ điện áp ngõ ra vẫn được mạch IF-AGC khóa chặt tại mức điện áp mong muốn, bảo đảm tương thích tuyệt đối với các bộ giải mã baseband hiện đại.

Đề xuất và khuyến nghị

Dựa trên kết quả nghiên cứu và thực tế phát triển công nghệ bán dẫn, bốn giải pháp mang tính hành động cao được đề xuất nhằm nâng cao năng lực ứng dụng của công trình:

Thứ nhất, tiến hành triển khai đóng gói tích hợp hệ thống trên chip (SoC) hoàn chỉnh bằng cách ghép nối khối trung tần với các khối cao tần RF Front-End (LNA, RF-VGA, RF-PPF, Mixer) trên cùng một đế bán dẫn trong vòng 12 đến 18 tháng tới. Mục tiêu giảm 40% chi phí hóa đơn nguyên vật liệu (BOM) và tiết kiệm 35% diện tích bo mạch máy thu truyền hình. Chủ thể thực hiện là các nhóm nghiên cứu vi mạch tại trường đại học phối hợp cùng các trung tâm thiết kế vi mạch quốc gia.

Thứ hai, nâng cấp cơ chế tự động hiệu chuẩn (Auto-calibration Engine) cho bộ lọc LPF bằng cách tích hợp vi mạch điều khiển số vòng quét thông minh trong thời gian 6 đến 9 tháng. Giải pháp này giúp tự động hóa quá trình bù trừ nhiệt độ và điện áp trôi theo thời gian thực, duy trì sai số tần số cắt luôn dưới mức 0.5%.

Thứ ba, mở rộng khả năng cấu hình đa băng thông linh hoạt cho khối LPF để hỗ trợ toàn diện các chế độ băng thông 1.7MHz, 5MHz, 6MHz, 7MHz và 8MHz theo khung quy chuẩn DVB-T2 quốc tế trong thời hạn 12 tháng. Mục tiêu phục vụ các thiết bị thu đa năng cho cả thị trường nội địa lẫn xuất khẩu khu vực Đông Nam Á.

Thứ tư, tối ưu hóa mức tiêu thụ năng lượng của toàn bộ các tầng khuếch đại Opamp bằng kỹ thuật phân cực thích nghi (Adaptive Biasing) và ngắt nguồn mềm (Power-down Mode) trong 6 tháng tiếp theo. Mục tiêu cắt giảm tổng dòng tiêu thụ tĩnh từ mức 35mA xuống dưới 25mA ở chế độ hoạt động bình thường, hướng tới các thiết bị thu truyền hình di động trên ô tô và điện thoại thông minh.

Đối tượng nên tham khảo luận văn

Nội dung và kết quả của luận văn mang lại giá trị thực tiễn và học thuật sâu sắc cho bốn nhóm đối tượng chuyên môn:

Kỹ sư thiết kế vi mạch tích hợp tương tự và vô tuyến (Analog/RFIC Engineers): Tài liệu cung cấp bản hướng dẫn chi tiết từ khâu tính toán truyền hàm, thiết kế tầng khuếch đại Opamp hai tầng tốc độ cao có độ lợi 63dB, băng thông 400MHz, đến kỹ thuật layout đối xứng chống nhiễu cho mạng lọc nhiều tầng.

Học viên cao học, nghiên cứu sinh và giảng viên chuyên ngành Điện tử - Viễn thông: Luận văn là tài liệu tham khảo chuẩn mực về phương pháp phân tích hệ thống thu vô tuyến Low-IF, cách tính toán phân bổ độ lợi, hệ số nhiễu theo công thức Friis và phương pháp đo kiểm phi tuyến bậc ba IIP3/OIP3 bằng công cụ EDA.

Các doanh nghiệp sản xuất thiết bị điện tử gia dụng và đầu thu kỹ thuật số (Set-Top-Box): Ban công nghệ của doanh nghiệp có thể sử dụng các kết quả và cấu trúc mạch này để làm cơ sở định giá, đánh giá giải pháp tích hợp vi mạch nội địa hóa nhằm thay thế các linh kiện ngoại nhập đắt tiền trong dây chuyền sản xuất tivi thông minh.

Cơ quan quản lý tần số và các tổ chức tiêu chuẩn hóa truyền thông: Nguồn dữ liệu thực nghiệm chuẩn xác từ luận văn hỗ trợ đắc lực cho việc xây dựng, cập nhật các quy chuẩn kỹ thuật quốc gia về thiết bị thu truyền hình số mặt đất tại Việt Nam.

Câu hỏi thường gặp

Khối IF-PPF triệt tiêu tín hiệu tần số ảnh dựa trên nguyên lý vật lý nào? Mạch IF-PPF sử dụng sự dịch pha 90 độ giữa chuỗi tín hiệu vi sai I và Q. Mạng lọc RC 9 tầng tạo ra các điểm cực chọn lọc, cho phép chuỗi tín hiệu mong muốn có chiều quay pha dương đi qua với độ lợi 0dB và suy hao cực sâu chuỗi tín hiệu ảnh có chiều quay pha âm, đạt độ triệt ảnh trên 60dB trong băng thông từ 1MHz đến 9MHz.

Vì sao mạch lọc LPF Elliptic bậc 5 lại cần cơ chế hiệu chuẩn tần số cắt bằng mảng tụ chuyển mạch? Do sai số chế tạo trong quy trình CMOS 130nm có thể làm sai lệch giá trị điện trở và tụ điện tới 15%, làm trôi tần số cắt 9MHz. Mảng tụ chuyển mạch 4-bit đóng vai trò bù trừ sai số này, giúp đưa độ sai lệch tần số cắt thực tế về mức dưới 1%, bảo đảm chất lượng dải thông.

Sự kết hợp giữa khối IF-VGA và IF-AGC mang lại lợi ích gì cho chip giải mã phía sau? Bộ đôi này tự động điều chỉnh độ lợi khuếch đại từ 11dB đến 35dB theo bước nhảy 1dB dựa trên mức công suất tín hiệu thu từ -79dBm đến -25dBm. Cơ chế này đảm bảo biên độ ngõ ra luôn cố định chính xác tại 2Vpp trên tải vi sai 2kΩ, tránh hiện tượng quá tải cho bộ giải mã ADC tiếp theo.

Tại sao nghiên cứu không sử dụng bộ lọc thạch anh hoặc SAW filter ngoài chip? Bộ lọc SAW ngoài chip có hệ số phẩm chất cao nhưng làm tăng diện tích bo mạch, tăng số lượng chân cắm IC và đẩy giá thành sản xuất thiết bị lên cao. Việc tích hợp toàn bộ bộ lọc LPF tích cực lên chip giúp giảm chi phí sản xuất và tối ưu hóa diện tích khối phần cứng.

Thông số độ tuyến tính IIP3 bằng 19dBm của khối IF có vai trò như thế nào trong môi trường thu thực tế? Chỉ số IIP3 cao ở mức 19dBm giúp khối trung tần không bị bão hòa hay phát sinh méo điều chế bậc ba khi có sự xuất hiện của các tín hiệu can nhiễu từ kênh lân cận với công suất lớn hơn tín hiệu cần thu tới 38dB, bảo đảm chất lượng hình ảnh luôn sắc nét.

Kết luận

Luận văn đã giải quyết trọn vẹn và xuất sắc mục tiêu thiết kế khối xử lý tín hiệu trung tần cho chip thu truyền hình số DVB-T2 với các dấu ấn khoa học nổi bật:

  • Hiện thực hóa thành công cấu trúc lọc đa pha IF-PPF 9 tầng đạt hệ số triệt tín hiệu tần số ảnh trên 60dB trên toàn dải thông 8MHz với độ lợi 0dB.
  • Thiết kế hoàn chỉnh mạch lọc thông thấp LPF Elliptic bậc 5 tích hợp mảng tụ bù trừ sai số quy trình sản xuất, đạt độ suy hao dải chặn 60dB tại 18MHz và sai số tần số cắt dưới 1%.
  • Chế tạo thành công khối IF-VGA kết hợp IF-AGC với dải biến thiên độ lợi 11dB đến 35dB bước nhảy 1dB, duy trì điện áp ngõ ra ổn định 2Vpp trên tải 2kΩ.
  • Hoàn thiện bản vẽ layout vật lý đạt chuẩn kiểm tra LVS và DRC trên tiến trình CMOS 130nm với độ bền vững cao dưới mọi điều kiện kiểm thử PVT.
  • Đóng góp quy trình thiết kế vi mạch tương tự có tính ứng dụng cao, tạo tiền đề tự chủ công nghệ sản xuất vi mạch thu truyền hình số tại Việt Nam.

Đóng góp quan trọng nhất của công trình là chứng minh khả năng thay thế hoàn toàn các linh kiện rời đắt tiền bên ngoài bằng giải pháp vi mạch tích hợp cao cấp trên nền tảng công nghệ CMOS bán dẫn phổ thông. Lộ trình phát triển tiếp theo bao gồm việc thực hiện chế tạo mẫu chip thử nghiệm (Tape-out) trong vòng 12 tháng tới và tiến hành đo kiểm thực tế trên bo mạch ứng dụng. Các kỹ sư, nhà nghiên cứu và doanh nghiệp quan tâm có thể khai thác toàn diện các sơ đồ nguyên lý và layout chi tiết trong luận văn để triển khai ứng dụng vào các dự án thương mại hóa vi mạch viễn thông.