Giáo Trình Ngôn Ngữ Mô Tả Phần Cứng Verilog Tại ĐH Quốc Gia TP.HCM

Giáo trình ngôn ngữ mô tả phần cứng Verilog từ ĐH Quốc Gia TP HCM cung cấp kiến thức cơ bản và nâng cao cho sinh viên ngành điện tử.

• Tác giả: Ts. Vũ Đức Lung
• Trường học: Đại học Quốc gia Thành phố Hồ Chí Minh
• Chuyên ngành: Kĩ thuật máy tính, Điện tử
• Đề tài: Ngôn Ngữ Mô Tả Phần Cứng Verilog
• Loại tài liệu: Giáo trình
• Năm xuất bản: 2012
• Địa điểm: Thành phố Hồ Chí Minh

Mục lục chi tiết

• LỜI NÓI ĐẦU
• 1. CHƯƠNG 1: DẪN NHẬP THIẾT KẾ HỆ THỐNG SỐ VỚI VERILOG
• 1.1. Qui trình thiết kế số
• 1.2. Dẫn nhập thiết kế
• 1.3. Testbench trong Verilog
• 1.4. Đánh giá thiết kế
• 2. CHƯƠNG 2: TỪ KHÓA TRONG MÔI TRƯỜNG MÔ TẢ THIẾT KẾ BỞI VERILOG
• 3. CHƯƠNG 3: LOẠI DỮ LIỆU TRONG VERILOG
• 3.1. Những hệ thống giá trị
• 3.2. Khai báo loại dữ liệu net
• 3.3. Khai báo loại dữ liệu biến - reg
• 3.4. Khai báo tham số
• 4. CHƯƠNG 4: TOÁN TỬ, TOÁN HẠNG VÀ BIỂU THỨC
• 5. CHƯƠNG 5: CẤU TRÚC PHÂN HẠNG VÀ MODULE
• 6. CHƯƠNG 6: MÔ HÌNH THIẾT KẾ CẤU TRÚC (STRUCTURAL MODEL)
• 6.1. Những linh kiện cơ bản
• 6.2. Mô tả mạch tổ hợp và mạch tuần tự sử dụng mô hình cấu trúc
• 6.3. Khai báo khởi tạo UDP tuần tự
• 7. CHƯƠNG 7: MÔ HÌNH THIẾT KẾ HÀNH VI (BEHAVIORAL MODEL)
• 7.1. Phép gán nối tiếp hay phép gán liên tục - mô hình thiết kế RTL (continuous assignment)
• 7.2. Phép gán qui trình - mô hình thiết kế ở mức độ thuật toán (procedural assignment)
• 7.3. Phát biểu có điều kiện
• 7.4. Phát biểu Case
• 7.5. Phát biểu vòng lặp
• 7.6. Điều khiển định thời (procedural timing controls)
• 7.7. Phát biểu khối
• 7.8. Cấu trúc qui trình
• 7.9. Phân biệt giữa tác vụ (task) và hàm (function)
• 8. CHƯƠNG 8: PHƯƠNG PHÁP THIẾT KẾ VÀ SỬ DỤNG TÁC VỤ VÀ HÀM
• 9. CHƯƠNG 9: KIỂM TRA CHỨC NĂNG CỦA THIẾT KẾ
• 9.1. Kiểm tra mạch tổ hợp
• 9.2. Kiểm tra mạch tuần tự
• 9.3. Kĩ thuật tạo testbench
• 9.4. Kĩ thuật chèn (assertion) dùng để kiểm tra thiết kế

Tóm tắt

I. Tổng quan về Giáo Trình Verilog tại ĐH Quốc Gia TP

Giáo trình Verilog tại ĐH Quốc Gia TP.HCM được biên soạn nhằm cung cấp cho sinh viên những kiến thức cơ bản và nâng cao về ngôn ngữ mô tả phần cứng Verilog. Ngôn ngữ này đã trở thành một công cụ thiết yếu trong thiết kế vi mạch, giúp sinh viên nắm vững các khái niệm và kỹ thuật cần thiết để phát triển các hệ thống số hiện đại.

1.1. Lịch sử phát triển ngôn ngữ Verilog

Ngôn ngữ Verilog được phát triển vào những năm 1980 và nhanh chóng trở thành tiêu chuẩn trong ngành công nghiệp thiết kế phần cứng. Sự phát triển của Verilog đã mở ra một kỷ nguyên mới cho việc thiết kế vi mạch, cho phép các kỹ sư mô tả các hệ thống phức tạp một cách dễ dàng và hiệu quả.

1.2. Mục tiêu của giáo trình Verilog

Giáo trình này nhằm trang bị cho sinh viên những kiến thức cần thiết để thiết kế và kiểm tra các mạch số, từ việc mô tả thiết kế đến tổng hợp phần cứng. Nó cũng giúp sinh viên làm quen với các công cụ EDA và CAD hiện đại.

II. Thách thức trong việc học ngôn ngữ mô tả phần cứng Verilog

Việc học ngôn ngữ Verilog không chỉ đơn thuần là việc nắm vững cú pháp mà còn bao gồm việc hiểu rõ các khái niệm thiết kế phần cứng. Sinh viên thường gặp khó khăn trong việc áp dụng lý thuyết vào thực tiễn, đặc biệt là trong việc thiết kế các mạch phức tạp.

2.1. Khó khăn trong việc áp dụng lý thuyết

Nhiều sinh viên gặp khó khăn trong việc chuyển đổi từ lý thuyết sang thực hành. Việc thiết kế mạch số yêu cầu sự hiểu biết sâu sắc về các khái niệm như mạch tổ hợp và mạch tuần tự, điều này có thể gây khó khăn cho những người mới bắt đầu.

2.2. Thiếu kinh nghiệm thực hành

Thiếu kinh nghiệm thực hành là một trong những thách thức lớn nhất. Sinh viên cần có cơ hội thực hành thiết kế và mô phỏng các mạch để củng cố kiến thức lý thuyết và phát triển kỹ năng thực tế.

III. Phương pháp học hiệu quả ngôn ngữ Verilog

Để học ngôn ngữ Verilog một cách hiệu quả, sinh viên cần áp dụng các phương pháp học tập tích cực. Việc kết hợp lý thuyết với thực hành sẽ giúp sinh viên nắm vững kiến thức và kỹ năng cần thiết.

3.1. Học qua dự án thực tế

Tham gia vào các dự án thực tế sẽ giúp sinh viên áp dụng kiến thức đã học vào thực tiễn. Việc làm việc trong nhóm cũng giúp phát triển kỹ năng giao tiếp và hợp tác.

3.2. Sử dụng công cụ mô phỏng

Sử dụng các công cụ mô phỏng như ModelSim hoặc Vivado sẽ giúp sinh viên kiểm tra và đánh giá thiết kế của mình một cách hiệu quả. Việc mô phỏng giúp phát hiện lỗi và cải thiện thiết kế trước khi thực hiện tổng hợp phần cứng.

IV. Ứng dụng thực tiễn của Verilog trong thiết kế phần cứng

Ngôn ngữ Verilog được sử dụng rộng rãi trong ngành công nghiệp thiết kế phần cứng. Nó cho phép các kỹ sư thiết kế các hệ thống số phức tạp với độ chính xác cao và hiệu suất tốt.

4.1. Thiết kế vi mạch tích hợp

Verilog được sử dụng để thiết kế các vi mạch tích hợp (IC) với hàng triệu cổng logic. Việc sử dụng Verilog giúp giảm thiểu thời gian thiết kế và tăng cường độ chính xác của sản phẩm cuối cùng.

4.2. Ứng dụng trong hệ thống nhúng

Verilog cũng được sử dụng trong thiết kế các hệ thống nhúng, nơi mà việc tối ưu hóa hiệu suất và tiêu thụ năng lượng là rất quan trọng. Các kỹ sư có thể sử dụng Verilog để mô tả và kiểm tra các hệ thống nhúng phức tạp.

V. Kết luận và tương lai của ngôn ngữ Verilog

Ngôn ngữ Verilog đã chứng minh được giá trị của mình trong ngành công nghiệp thiết kế phần cứng. Với sự phát triển không ngừng của công nghệ, Verilog sẽ tiếp tục đóng vai trò quan trọng trong việc thiết kế các hệ thống số hiện đại.

5.1. Tương lai của Verilog trong thiết kế phần cứng

Với sự phát triển của công nghệ, Verilog sẽ tiếp tục được cải tiến và mở rộng. Các kỹ sư thiết kế sẽ cần nắm vững ngôn ngữ này để đáp ứng nhu cầu ngày càng cao của ngành công nghiệp.

5.2. Khuyến nghị cho sinh viên

Sinh viên nên chủ động tìm kiếm cơ hội thực hành và tham gia vào các dự án thực tế để nâng cao kỹ năng của mình. Việc nắm vững ngôn ngữ Verilog sẽ mở ra nhiều cơ hội nghề nghiệp trong tương lai.

Nội dung chính

Giáo trình Ngôn ngữ Mô tả Phần cứng Verilog

Tác giả: TS. Vũ Đức Lung, ThS. Lâm Đức Khải, Ks. Phan Đình Duy
Đơn vị xuất bản: Trường Đại học Công nghệ Thông tin – Đại học Quốc gia Thành phố Hồ Chí Minh
Năm xuất bản: 2012
Tài liệu tham khảo chính: IEEE Standard for Verilog Hardware Description Language (2006); Verilog Digital System Design (Second Edition, McGraw-Hill); The Complete Verilog Book (Vivek Sagdeo, Sun Microsystems, Inc.).

---

Tổng quan về giáo trình

Giáo trình Ngôn ngữ mô tả phần cứng Verilog được biên soạn nhằm phục vụ công tác đào tạo bậc đại học và sau đại học thuộc khối ngành Kỹ thuật máy tính, Điện tử – Viễn thông và Thiết kế vi mạch. Trong chương trình đào tạo, học phần này giữ vai trò cầu nối giữa lý thuyết thiết kế logic số cơ bản và quy trình hiện thực hóa vi mạch số phức tạp trên các nền tảng phần cứng chuyên dụng.

Mục tiêu học tập của giáo trình là trang bị cho người học phương pháp luận thiết kế hệ thống số hiện đại bằng ngôn ngữ mô tả phần cứng Verilog HDL. Sau khi hoàn thành nội dung, người học có khả năng:

1. Nắm vững cú pháp chuẩn, các loại dữ liệu đặc thù của phần cứng và hệ thống toán tử trong Verilog.
2. Mô hình hóa chính xác các mạch số tổ hợp và mạch số tuần tự ở nhiều mức độ trừu tượng khác nhau (từ mức chuyển mạch, mức cổng logic, mức truyền thanh ghi RTL đến mức thuật toán/hành vi).
3. Vận hành quy trình thiết kế tự động bằng công cụ EDA/CAD: từ mô tả thiết kế, viết testbench kiểm tra chức năng, phân tích cú pháp, tối ưu hóa logic, binding, sắp xếp cell và đi dây (place and route), phân tích định thời, đến tổng hợp phần cứng trên FPGA/CPLD hoặc ASIC.

Cấu trúc giáo trình gồm 9 chương, được thiết kế theo tiến trình sư phạm từ nền tảng cú pháp, cấu trúc phân cấp, đến các phương pháp mô hình hóa và kỹ thuật kiểm tra thiết kế chuyên sâu. Giáo trình tiếp cận trực tiếp từ các tiêu chuẩn công nghiệp quốc tế của IEEE (IEEE Std 1364-1995, IEEE Std 1364-2001) và các nghiên cứu chuyên khảo từ Sun Microsystems và McGraw-Hill, đảm bảo tính chuẩn xác về mặt học thuật và khả năng ứng dụng thực tế trong môi trường công nghiệp bán dẫn.

---

Nội dung kiến thức cốt lõi

Các chương và chủ đề chính

• Chương 1: Dẫn nhập thiết kế hệ thống số với Verilog
  Trình bày lịch sử hình thành ngôn ngữ từ Gateway Design Automation, Cadence, Open Verilog International (OVI) đến quá trình chuẩn hóa IEEE. Khái quát quy trình thiết kế tự động (EDA Flow) cho ASIC, Custom IC và FPGA/PLD: mô tả thiết kế, kiểm tra tiền tổng hợp (presynthesis verification), phân tích cú pháp, chuyển đổi cấu trúc phần cứng, tối ưu hóa logic Boolean, quá trình binding, sắp xếp cell và đi dây kết nối (place and route), mô phỏng hậu tổng hợp (postsynthesis simulation) và phân tích định thời (timing analysis).

• Chương 2: Qui ước về từ khóa và cú pháp cơ bản
  Định nghĩa các quy tắc cú pháp cơ bản: xử lý khoảng trắng, hai kiểu chú thích (dòng đơn // và khối /* */), biểu diễn hằng số nguyên (định dạng cơ số nhị phân b, thập phân d, bát phân o, thập lục phân h, số có dấu s), số bù 2, giá trị logic không xác định (x) và tổng trở cao (z). Trình bày chuẩn số thực IEEE 754-1985, xử lý chuỗi ký tự ASCII 8-bit, quy tắc định danh (identifier, escaped identifier với ký tự \), cùng hệ thống tác vụ/hàm hệ thống ($time, $display, $monitor, $stop, $finish) và giao tiếp lập trình PLI (Programming Language Interface).

• Chương 3: Loại dữ liệu trong Verilog
  Phân tích chi tiết hai nhóm kiểu dữ liệu chính:

  • Nhóm kiểu dữ liệu net (dây nối vật lý): wire, wand, wor, tri, tri0, tri1, triand, trior, trireg, supply0, supply1. Bảng phân giải logic (resolution tables) khi có nhiều nguồn cùng điều khiển net. Mô hình hóa mức độ mạnh logic (128 trạng thái) và đặc tính lưu trữ điện dung / phân rã điện tích trên trireg.
  • Nhóm kiểu dữ liệu biến (variable): reg (thanh ghi lưu trữ giá trị), integer (số nguyên 32-bit tính toán bù 2), time (thời gian mô phỏng 64-bit), real (số thực dấu chấm động).
  • Quy tắc khai báo cổng (input, output, inout), khai báo mảng bit-vector 1 chiều (vectored, scalared), và mảng bộ nhớ 2 chiều (memory array). Cơ chế quản lý tham số thiết kế qua parameter, localparam và phát biểu gán tham số defparam.

• Chương 4: Toán tử, toán hạng và biểu thức
  Hệ thống toán tử hoàn chỉnh: toán tử số học (+, -, *, /, %, **), toán tử quan hệ (>, <, >=, <=), toán tử so sánh bằng (==, !=, ===, !==), toán tử logic (&&, ||, !), toán tử thao tác bit (&, |, ^, ~, ~^), toán tử giảm/thu gọn (reduction), toán tử dịch bit logic và số học (>>, <<, >>>, <<<), toán tử điều kiện (?:), toán tử ghép nối ({}) và lặp bit ({{}}). Quy tắc xác định độ rộng bit (bit-length evaluation) và quy tắc tính toán biểu thức có dấu/không dấu.

• Chương 5: Cấu trúc phân cấp và module
  Khái niệm module mức cao nhất (top-level module), kỹ thuật gọi và khởi tạo linh kiện (instantiation). Quy tắc khai báo, liên kết port theo thứ tự danh sách (by ordered list) và theo tên tường minh (by name). Xử lý ghép nối port không tương đồng về kích thước và kiểu dữ liệu.

• Chương 6: Mô hình thiết kế cấu trúc (Structural Model)
  Xây dựng mạch từ các cổng logic cơ bản (and, nand, or, nor, xor, xnor, buf, not), cổng ba trạng thái (bufif1, bufif0, notif1, notif0), công tắc truyền tín hiệu MOS/CMOS, nguồn kéo pullup/pulldown. Định nghĩa phần tử cơ bản người dùng tự định nghĩa (User Defined Primitives – UDP) cho cả mạch tổ hợp và mạch tuần tự (tích cực mức hoặc tích cực cạnh). Mô hình hóa thời gian trễ cổng theo định dạng min:typ:max.

• Chương 7: Mô hình thiết kế hành vi (Behavioral Model)
  Phân biệt hai phương pháp mô tả:

  • Phép gán liên tục (continuous assignment assign) đại diện cho mô hình RTL của mạch tổ hợp.
  • Phép gán quy trình (procedural assignment) bên trong các khối initial và always. Phân tích bản chất và quy tắc sử dụng của phép gán qui trình kín (blocking assignment =) cho mạch tổ hợp và phép gán qui trình hở (non-blocking assignment <=) cho mạch tuần tự. Các cấu trúc rẽ nhánh (if-else-if, case, casex, casez), cấu trúc lặp, điều khiển định thời theo độ trễ (#) và sự kiện (@), khối thực thi tuần tự begin-end và khối song song fork-join. Phương pháp thiết kế máy trạng thái hữu hạn (FSM) kiểu Moore và Mealy.

• Chương 8: Tác vụ (Task) và Hàm (Function)
  Phân biệt sự khác nhau giữa task (có thể chứa điều khiển thời gian, có nhiều ngõ ra) và function (thực thi không tiêu tốn thời gian mô phỏng, trả về một giá trị duy nhất). Cơ chế truyền tham số, quản lý bộ nhớ, tính đệ quy và ứng dụng hàm hằng số (constant functions) trong việc tính toán tham số cấu hình phần cứng.

• Chương 9: Kiểm tra thiết kế (Verification)
  Kỹ thuật xây dựng môi trường kiểm tra (testbench) hoàn chỉnh cho mạch tổ hợp và mạch tuần tự. Tạo tín hiệu đồng bộ, phát sinh vector kiểm tra ngẫu nhiên, điều khiển kịch bản mô phỏng. Giới thiệu kỹ thuật xác minh dựa trên assertion (chèn thiết bị giám sát) sử dụng Thư viện kiểm tra mở OVL (Open Verification Library) để phát hiện vi phạm định thời và lỗi logic.

Kiến thức nền tảng được xây dựng

1. Lý thuyết mô hình hóa phần cứng: Khái niệm trừu tượng hóa hệ thống số thành các mức: mức chuyển mạch (switch), mức cổng (gate), mức truyền thanh ghi (RTL) và mức hành vi thuật toán (behavioral).
2. Nguyên lý phân giải mạch và định thời: Nguyên tắc xử lý xung đột logic trên đường truyền chung (wired-logic, tri-state), cơ chế lưu trữ điện tích trên tụ ký sinh (trireg), và mô hình định thời trễ đường truyền min:typ:max.
3. Cơ chế hoạt động của công cụ tự động hóa EDA: Các giai đoạn chuyển dịch từ mô tả RTL sang cổng logic (synthesis), tối ưu hóa hàm Boolean, quá trình mapping vào công nghệ phần cứng cụ thể (ASIC standard-cells hoặc FPGA LUTs), và phân tích thời gian tĩnh (STA).

Kỹ năng phát triển

• Kỹ năng kỹ thuật (Technical skills): Viết mã nguồn Verilog HDL chuẩn cú pháp; mô tả chính xác mạch tổ hợp (bộ cộng, bộ giải mã, ALU) và mạch tuần tự (thanh ghi, bộ đếm, máy trạng thái FSM); phân định chính xác việc sử dụng phép gán blocking = và non-blocking <=.
• Kỹ năng phân tích (Analytical skills): Đọc hiểu và phân tích dạng sóng mô phỏng (waveforms); so sánh đối chiếu sự khác biệt giữa mô phỏng tiền tổng hợp (lý tưởng, không trễ cổng) và mô phỏng hậu tổng hợp (chứa trễ thực tế); nhận diện các rủi ro tiềm ẩn về định thời như xung đột tín hiệu (hazards, glitches), hiện tượng chạy đua (race conditions), vi phạm thời gian thiết lập (setup time) và thời gian giữ (hold time).
• Năng lực thực hành (Practical competencies): Xây dựng module testbench độc lập; tạo xung nhịp clock và reset tự động; tích hợp thư viện OVL để giám sát thiết kế; sử dụng các công cụ EDA tiêu chuẩn (như Altera Quartus II, ModelSim) để biên dịch, tối ưu và tổng hợp netlist phần cứng.

---

Phương pháp giảng dạy và học tập

Giáo trình áp dụng phương pháp sư phạm tích hợp lý thuyết ngôn ngữ với thực hành quy trình công nghệ:

Thành phần phương pháp	Cách thức triển khai chi tiết trong giáo trình
Tiếp cận sư phạm (Pedagogical approach)	Kết hợp phương pháp tiếp cận từ dưới lên (bottom-up - nắm vững cú pháp, toán tử, loại dữ liệu) và từ trên xuống (top-down - phân rã hệ thống thành cấu trúc phân cấp các module con). Lý thuyết luôn đi kèm sơ đồ mạch nguyên lý hoặc mã nguồn đối sánh.
Mẫu thiết kế & Minh họa (Examples)	Từng khái niệm đều có đoạn mã nguồn mẫu minh họa trực tiếp (như mã nguồn mạch đếm nhị phân, flip-flop D, bộ cộng fulladder, mạch điều khiển bus tri-state, phân rã điện tích trên nmos). Kết quả mô phỏng được biểu diễn qua dạng sóng thời gian thực hoặc bản ghi văn bản từ hàm $monitor.
Bài tập thực hành (Practical exercises)	Cuối mỗi chương đều có hệ thống câu hỏi lý thuyết chuyên sâu và bài tập ứng dụng (như so sánh Verilog và VHDL, so sánh Verilog và C, giải thích cơ chế hàm hệ thống, viết mô hình mạch số cụ thể).
Phương pháp đánh giá (Assessment)	Đánh giá năng lực người học qua 3 mức độ: (1) Tính chuẩn xác về cú pháp và ngữ nghĩa Verilog; (2) Khả năng tổng hợp ra phần cứng thực tế (synthesizable code); (3) Độ bao phủ kiểm tra (verification coverage) thông qua testbench và assertion.
Hướng dẫn tự học (Self-study guidelines)	Người học được định hướng thực hiện chu trình khép kín trên máy tính: Đọc hiểu cú pháp -> Soạn thảo mã nguồn module -> Xây dựng testbench -> Chạy mô phỏng trên ModelSim/Quartus II -> Phân tích dạng sóng -> Tổng hợp phần cứng và tối ưu.

---

Điểm nổi bật và cập nhật

• Cập nhật tiêu chuẩn IEEE: Giáo trình được biên soạn dựa trên tiêu chuẩn quốc tế IEEE Std 1364-1995 và IEEE Std 1364-2001/2006. Nội dung tích hợp các tính năng mở rộng của chuẩn Verilog-2001 như: khai báo port trực tiếp tại tiêu đề module, xử lý số học có dấu (signed), các hàm hệ thống nâng cao cho phép truy xuất tập tin ngẫu nhiên, và cơ chế quản lý cấu hình thư viện.
• Gắn liền với công cụ EDA công nghiệp: Giáo trình không dừng lại ở mức mô tả lý thuyết ngôn ngữ thuần túy mà liên kết trực tiếp với các bộ công cụ phát triển phần cứng phổ biến như Altera Quartus II và ModelSim. Người học được tiếp cận giao diện mô phỏng dạng sóng thực tế và kết quả tổng hợp sơ đồ mạch (RTL viewer / technology map viewer).
• Tích hợp kỹ thuật xác minh nâng cao: Điểm nổi bật trong phương pháp kiểm tra thiết kế của giáo trình là việc đưa vào kỹ thuật kiểm tra bằng assertion thông qua Open Verification Library (OVL). Phương pháp này giúp người thiết kế giám sát trực tiếp các điều kiện biên và phát hiện vi phạm định thời mà không cần phụ thuộc hoàn toàn vào việc dò tìm thủ công trên dạng sóng mô phỏng.

---

Đối tượng sử dụng giáo trình

1. Sinh viên đại học: Dành cho sinh viên năm thứ 2, năm thứ 3 và năm thứ 4 chuyên ngành Kỹ thuật máy tính, Công nghệ kỹ thuật Điện tử – Viễn thông, Công nghệ vi mạch bán dẫn và Khoa học máy tính định hướng phần cứng.
2. Học viên cao học: Học viên theo học các chương trình thạc sĩ chuyên ngành Kỹ thuật máy tính, Kỹ thuật điện tử, phục vụ cho các hướng nghiên cứu về thiết kế hệ thống nhúng (Embedded Systems), kiến trúc máy tính (Computer Architecture) và thiết kế vi mạch tích hợp (VLSI/ASIC Design).
3. Điều kiện tiên quyết (Prerequisites): Người học cần trang bị trước các kiến thức nền tảng bao gồm: Đại số Boolean, Lý thuyết mạch số và Hệ thống số (thiết kế mạch logic tổ hợp, flip-flop, thanh ghi, bộ đếm, máy trạng thái FSM). Kiến thức cơ bản về một ngôn ngữ lập trình cấu trúc (như C) là lợi thế khi tiếp cận các cấu trúc điều khiển quy trình.
4. Giảng viên và kỹ sư nghiên cứu: Giảng viên sử dụng làm tài liệu giảng dạy chính thức cho học phần Ngôn ngữ mô tả phần cứng hoặc Thiết kế vi mạch số; kỹ sư thiết kế phần cứng tại các doanh nghiệp sử dụng làm tài liệu tra cứu chuẩn về cú pháp, bảng phân giải logic và kỹ thuật viết testbench.

---

Câu hỏi thường gặp

1. Giáo trình này phù hợp với ai?

Giáo trình được thiết kế chuẩn hóa cho sinh viên đại học, học viên cao học chuyên ngành Kỹ thuật máy tính, Điện tử, cũng như các kỹ sư bắt đầu tiếp cận lĩnh vực thiết kế vi mạch số sử dụng ngôn ngữ Verilog HDL.

2. Cần kiến thức nền nào để học?

Người học cần hoàn thành học phần cơ sở về Thiết kế số / Hệ thống số. Cần nắm vững bảng chân trị logic, các cổng logic cơ bản, phương pháp tối thiểu hóa hàm Boolean, nguyên lý hoạt động của flip-flop, thanh ghi và máy trạng thái hữu hạn.

3. Điểm khác biệt cốt lõi của giáo trình là gì?

Giáo trình trình bày đồng thời và phân định rạch ròi 3 mô hình thiết kế: mô hình cấu trúc (gate/switch/UDP), mô hình RTL (phép gán liên tục assign), và mô hình hành vi thuật toán (always/initial). Đồng thời, nội dung gắn liền với quy trình tự động hóa EDA thực tế và tích hợp kỹ thuật xác minh hiện đại với thư viện OVL.

4. Làm sao để tự học hiệu quả?

Người học cần kết hợp song song việc đọc hiểu lý thuyết cú pháp với việc thực hành trên các phần mềm EDA (như Altera Quartus II, ModelSim). Sau khi viết mô hình phần cứng, bắt buộc phải viết testbench kiểm tra chức năng, chạy mô phỏng đối chiếu dạng sóng, và thực hiện bước tổng hợp để quan sát sơ đồ phần cứng thực sự được tạo ra.

5. Có tài liệu bổ trợ nào kèm theo?

Giáo trình dựa trên 3 nguồn tài liệu tham khảo chính:

• IEEE Standard for Verilog Hardware Description Language (IEEE Std 1364, 2006).
• Verilog Digital System Design (Second Edition, McGraw-Hill).
• The Complete Verilog Book (Vivek Sagdeo, Sun Microsystems, Inc.).
  Ngoài ra, cuối mỗi chương đều cung cấp các câu hỏi định hướng nghiên cứu sâu về công cụ và công nghệ.

---

Kết luận

Giáo trình Ngôn ngữ mô tả phần cứng Verilog cung cấp hệ thống tri thức hoàn chỉnh và chuẩn xác về ngôn ngữ Verilog HDL, phục vụ trực tiếp cho công tác đào tạo thiết kế vi mạch số tại bậc đại học và sau đại học. Lộ trình học tập được thiết kế khoa học từ cú pháp cơ bản (Chương 1–4), tổ chức module phân cấp (Chương 5), các phương pháp mô hình hóa cấu trúc và hành vi (Chương 6–7), cho đến tối ưu hóa mã nguồn và kỹ thuật xác minh thiết kế nâng cao (Chương 8–9). Để mở rộng kiến thức chuyên sâu về phân tích định thời tĩnh (STA) và tối ưu hóa diện tích/công suất trên silicon, người học có thể tham khảo thêm các tiêu chuẩn IEEE Std 1364 và tài liệu hướng dẫn kỹ thuật của các bộ công cụ EDA liên quan.

Trích đoạn nội dung tài liệu

Chương 1. Dẫn nhập thiết kế hệ thống số với Verilog Khi kích thước và độ phức tạp của hệ thống thiết kế ngày càng tăng, nhiều công cụ hỗ trợ thiết kế trên máy tính (CAD) được sử dụng vào quá trình thiết kế phần cứng. Thời kì đầu, những công cụ mô phỏng và tạo ra phần cứng đã đưa ra phương pháp thiết kế, kiểm tra, phân tích, tổng hợp và tự động tạo ra phần cứng một cách phức tạp. Sự phát triển không ngừng của những công cụ thiết kế một cách tự động là do sự phát triển của những ngôn ngữ mô tả phần cứng (HDLs) và những phương pháp thiết kế dựa trên những ngôn ngữ này.

Dựa trên những ngôn ngữ mô tả phần cứng (HDLs), những công cụ CAD trong thiết kế hệ thống số được phát triển và được những kĩ sư thiết kế phần cứng sử dụng rộng rãi. Hiện tại, người ta vẫn đang tiếp tục nghiên cứu để tìm ra những ngôn ngữ mô tả phần cứng tốt hơn. Một trong những ngôn ngữ mô tả phần cứng được sử dụng rộng rãi nhất đó là ngôn ngữ Verilog HDL. Do được chấp nhận rộng rãi trong ngành công nghiệp thiết kế số, Verilog đã trở thành một kiến thức được đòi hỏi phải biết đối với những kĩ sư cũng như sinh viên làm việc và học tập trong lĩnh vực phần cứng máy tính.

Chương này sẽ trình bày những công cụ và môi trường làm việc có sẵn tương thích với ngôn ngữ Verilog mà một kĩ sư thiết kế có thể sử dụng trong qui trình thiết kế tự động của mình để giúp đẩy nhanh tiến độ thiết kế. Đầu tiên sẽ trình bày từng bước về thiết kế phân cấp, thiết kế mức cao từ việc mô tả thiết kế bằng ngôn ngữ Verilog đến việc tạo ra phần cứng của thiết kế đó. Những qui trình và những từ khóa chuyên môn cũng sẽ được minh họa ở phần này. Kế tiếp sẽ thảo luận những công cụ CAD hiện có tương thích với Verilog và chức năng của nó trong môi trường thiết kế tự động.

Phần cuối cùng của chương này sẽ nói về một số đặc tính của Verilog khiến nó trở thành một ngôn ngữ được nhiều kĩ sư thiết kế phần cứng lựa chọn.1 Qui trình thiết kế số Trong thiết kế một hệ thống số sử dụng môi trường thiết kế tự động, qui trình thiết kế bắt đầu bằng việc mô tả thiết kế tại nhiều mức độ trừu tượng khác nhau và kết thúc bằng việc tạo ra danh sách các linh kiện cũng như các đường kết nối giữa các linh kiện với nhau (netlist) cho một mạch tích hợp với ứng dụng cụ thể (ASIC), mạch in (layout) cho một mạch tích hợp theo yêu cầu khách hàng (custom IC), hoặc một chương trình cho một thiết bị logic có khả năng lập trình được (PLD).1 mô tả từng bước trong qui trình thiết kế này. Bước đầu của thiết kế, một thiết kế sẽ được mô tả bởi sự hỗn hợp giữa mô tả ở mức độ hành vi (behavioural) Verilog, sử dụng những gói (module) thiết kế Verilog đã được thiết kế sẵn, và việc gán hệ thống các bus và wire để liên kết các gói thiết kế này [Type text] Page 13 Giáo trình ngôn ngữ Verilog HDL thành một hệ thống hoàn chỉnh. Kĩ sư thiết kế cũng phải có trách nhiệm tạo ra dữ liệu để kiểm tra (testbench) xem thiết kế đúng chức năng hay chưa cũng như dùng để kiểm tra thiết kế sau khi tổng hợp. Việc kiểm tra thiết kế có thể thực hiện được bằng việc mô phỏng, chèn những kĩ thuật kiểm tra, kiểm tra thông thường hoặc kết hợp cả ba phương pháp trên.

Sau bước kiểm tra đánh giá thiết kế (bước này được gọi là kiểm tra tiền tổng hợp (presynthesis verification)), thiết kế sẽ được tiếp tục bằng việc tổng hợp để tạo ra phần cứng thực sự cho hệ thống thiết kế cuối cùng (ASIC, custom IC hay FPLD,…). Nếu hệ thống thiết kế là ASIC, thiết kế sẽ sẽ được sản xuất bởi nhà sản xuất khác; nếu là custom IC, thiết kế sẽ được sản xuất trực tiếp; nếu là FPLD, thiết kế sẽ được nạp lên thiết bị lập trình được.1 Luồng thiết kế ASIC Sau bước tổng hợp và trước khi phần cứng thực sự được tạo ra, một quá trình mô phỏng khác (hậu tổng hợp (postsynthesis)) phải được thực hiện. Việc mô phỏng này, ta có [Type text] Page 14 Giáo trình ngôn ngữ Verilog HDL thể sử dụng testbench tương tự testbench đã sử dụng trong mô phỏng tiền tổng hợp (presynthesis). Bằng phương pháp này, mô hình thiết kế ở mức độ hành vi và mô hình phần cứng của thiết kế được kiểm tra với cùng dữ liệu ngõ vào.

Sự khác nhau giữa mô phỏng tiền tổng hợp và hậu tổng hợp đó là mức độ chi tiết có thể đạt được từ mỗi loại mô phỏng. Những phần tiếp theo sẽ mô tả tỉ mỉ về mỗi khối trong Hình 1.1 Dẫn nhập thiết kế Bước đầu tiên trong thiết kế hệ thống số là bước dẫn nhập thiết kế. Trong bước này, thiết kế được mô tả bằng Verilog theo phong cách phân cấp từ cao xuống thấp (top- down). Một thiết kế hoàn chỉnh có thể bao gồm những linh kiện ở mức cổng hoặc mức transistor, những khối (module) phần cứng có chức năng phức tạp hơn được mô tả ở mức độ hành vi, hoặc những linh kiện được liệt kê bởi cấu trúc bus.

Do những thiết kế Verilog ở mức cao thường được mô tả ở mức độ mà tại đó, nó mô tả hệ thống những thanh ghi và sự truyền dữ liệu giữa những thanh ghi này thông qua hệ thống bus, vì vậy, việc mô tả hệ thống thiết kế ở mức độ này được xem như là mức độ truyền dữ liệu giữa các thanh ghi (RTL - Register Transfer Level). Một thiết kế hoàn chỉnh được mô tả như vậy sẽ tạo ra được phần cứng tương ứng thực sự rõ ràng. Những cấu trúc thiết kế Verilog ở mức độ RTL sử dụng những phát biểu qui trình (producedural statements), phép gán liên tục (continuous assignments), và những phát biểu gọi sử dụng các khối (module) đã xây dựng sẵn. Những phát biểu qui trình Verilog (procedural statements) được dùng để mô tả mức độ hành vi ở mức cao.

Một hệ thống hoặc một linh kiện được mô tả ở mức độ hành vi thì tương tự với việc mô tả trong ngôn ngữ phần mềm. Ví dụ, chúng ta có thể mô tả một linh kiện bằng việc kiểm tra điều kiện ngõ vào của nó, bật cờ hiệu, chờ cho đến khi có sự kiện nào đó xảy ra, quan sát những tín hiệu bắt tay và tạo ra ngõ ra. Mô tả hệ thống một cách qui trình như vậy, cấu trúc if-else, case của Verilog cũng như những ngôn ngữ phần mềm khác đều sử dụng như nhau. Những phép gán liên tục (continuous assignment) trong Verilog là những phép gán cho việc thể hiện chức năng những khối logic, những phép gán bus, hoặc mô tả việc kết nối giữa hệ thống bus và các chân ngõ vào, ngõ ra.

Kết hợp với những hàm Boolean và những biểu thức có điều kiện, những cấu trúc ngôn ngữ này có thể được dùng để mô tả những linh kiện và hệ thống theo những phép gán thanh ghi và bus của chúng. Những phát biểu gọi sử dụng khối Verilog đã được thiết kế sẵn (instantiantion statements) được dùng cho những linh kiện mức thấp trong một thiết kế ở mức độ cao [Type text] Page 15 Giáo trình ngôn ngữ Verilog HDL hơn. Thay vì mô tả ở mức độ hành vi, chức năng, hoặc bus của một hệ thống, chúng ta có thể mô tả một hệ thống bằng Verilog bằng cách kết nối những linh kiện ở mức độ thấp hơn. Những linh kiện này có thể nhỏ như là mức cổng hay transistor, hoặc có thể lớn như là một bộ vi xử lí hoàn chỉnh.2 Testbench trong Verilog Một hệ thống được thiết kế dùng Verilog phải được mô phỏng và kiểm tra xem thiết kế đã đúng chức năng hay chưa trước khi tạo ra phần cứng.

Trong quá trình này, những lỗi thiết kế và sự không tương thích giữa những linh kiện dùng trong thiết kế có thể được phát hiện. Việc chạy mô phỏng và ki ể m tra một thiết kế đòi hỏi phải tạo ra một dữ liệu ngõ vào kiểm tra và quá trình quan sát kết quả sau khi chạy mô phỏng, dữ liệu dùng để kiểm tra này được gọi là testbench. Một testbench sử dụng cấu trúc mức cao của Verilog để tạo ra dữ liệu kiểm tra, quan sát đáp ứng ngõ ra, và cả việc kết nối giữa những tín hiệu trong thiết kế. Bên trong testbench, hệ thống thiết kế cần chạy mô phỏng sẽ được gọi ra (instantiate) trong testbench.

Dữ liệu testbench cùng với hệ thống thiết kế sẽ tạo ra một mô hình mô phỏng mà sẽ được sử dụng bởi một công cụ mô phỏng Verilog.3 Đánh giá thiết kế Một nhiêm vụ quan trọng trong bất kì thiết kế số nào cũng cần đó là đánh giá thiết kế. Đánh giá thiết kế là quá trình mà người thiết kế sẽ kiểm tra thiết kế của họ có sai sót nào có thể xảy ra trong suốt quá trình thiết kế hay không. Một sai sót thiết kế có thể xảy ra do sự mô tả thiết kế mơ hồ, do sai sót của người thiết kế, hoặc sử dụng không đúng những khối trong thiết kế. Đánh giá thiết kế có thể thực hiện bằng mô phỏng, bằng việc chèn những kĩ thuật kiểm tra, hoặc kiểm tra thông thường.1 Mô phỏng Chạy mô phỏng dùng trong việc đánh giá thiết kế, được thực hiện trước khi thiết kế được tổng hợp.

Bước chạy mô phỏng này được hiểu như mô phỏng ở mức độ hành vi, mức độ RTL hay tiền tổng hợp. Ở mức độ RTL, một thiết kế bao gồm xung thời gian clock nhưng không bao gồm trì hoãn thời gian trên cổng và dây kết nối (wire). Chạy mô phỏng ở mức độ này sẽ chính xác theo xung clock. Thời gian của việc chạy mô phỏng ở mức độ RTL là theo tín hiệu xung clock, không quan tâm đến những vấn đề như: nguy hiểm tiềm ẩn có thể khiến thiết kế bị lỗi (hazards, glitch), hiện tượng chạy đua không kiểm soát giữa những tín hiệu (race conditions), những vi phạm về thời gian setup và hold của tín hiệu ngõ vào, và những vấn đề liên quan đến định thời khác.

Ưu điểm của việc mô phỏng này là tốc độ chạy mô phỏng nhanh so với chạy mô phỏng ở mức cổng hoặc mức transistor. [Type text] Page 16 Giáo trình ngôn ngữ Verilog HDL Chạy mô phỏng cho một thiết kế đòi hỏi dữ liệu kiểm tra. Thông thường trong môi trường mô phỏng Verilog sẽ cung cấp nhiều phương pháp khác nhau để đưa dữ liệu kiểm tra này vào thiết kế để kiểm tra.