Chương 1. Dẫn nhập thiết kế hệ thống số với Verilog Khi kích thước và độ phức tạp của hệ thống thiết kế ngày càng tăng, nhiều công cụ hỗ trợ thiết kế trên máy tính (CAD) được sử dụng vào quá trình thiết kế phần cứng. Thời kì đầu, những công cụ mô phỏng và tạo ra phần cứng đã đưa ra phương pháp thiết kế, kiểm tra, phân tích, tổng hợp và tự động tạo ra phần cứng một cách phức tạp. Sự phát triển không ngừng của những công cụ thiết kế một cách tự động là do sự phát triển của những ngôn ngữ mô tả phần cứng (HDLs) và những phương pháp thiết kế dựa trên những ngôn ngữ này.
Dựa trên những ngôn ngữ mô tả phần cứng (HDLs), những công cụ CAD trong thiết kế hệ thống số được phát triển và được những kĩ sư thiết kế phần cứng sử dụng rộng rãi. Hiện tại, người ta vẫn đang tiếp tục nghiên cứu để tìm ra những ngôn ngữ mô tả phần cứng tốt hơn. Một trong những ngôn ngữ mô tả phần cứng được sử dụng rộng rãi nhất đó là ngôn ngữ Verilog HDL. Do được chấp nhận rộng rãi trong ngành công nghiệp thiết kế số, Verilog đã trở thành một kiến thức được đòi hỏi phải biết đối với những kĩ sư cũng như sinh viên làm việc và học tập trong lĩnh vực phần cứng máy tính.
Chương này sẽ trình bày những công cụ và môi trường làm việc có sẵn tương thích với ngôn ngữ Verilog mà một kĩ sư thiết kế có thể sử dụng trong qui trình thiết kế tự động của mình để giúp đẩy nhanh tiến độ thiết kế. Đầu tiên sẽ trình bày từng bước về thiết kế phân cấp, thiết kế mức cao từ việc mô tả thiết kế bằng ngôn ngữ Verilog đến việc tạo ra phần cứng của thiết kế đó. Những qui trình và những từ khóa chuyên môn cũng sẽ được minh họa ở phần này. Kế tiếp sẽ thảo luận những công cụ CAD hiện có tương thích với Verilog và chức năng của nó trong môi trường thiết kế tự động.
Phần cuối cùng của chương này sẽ nói về một số đặc tính của Verilog khiến nó trở thành một ngôn ngữ được nhiều kĩ sư thiết kế phần cứng lựa chọn.1 Qui trình thiết kế số Trong thiết kế một hệ thống số sử dụng môi trường thiết kế tự động, qui trình thiết kế bắt đầu bằng việc mô tả thiết kế tại nhiều mức độ trừu tượng khác nhau và kết thúc bằng việc tạo ra danh sách các linh kiện cũng như các đường kết nối giữa các linh kiện với nhau (netlist) cho một mạch tích hợp với ứng dụng cụ thể (ASIC), mạch in (layout) cho một mạch tích hợp theo yêu cầu khách hàng (custom IC), hoặc một chương trình cho một thiết bị logic có khả năng lập trình được (PLD).1 mô tả từng bước trong qui trình thiết kế này. Bước đầu của thiết kế, một thiết kế sẽ được mô tả bởi sự hỗn hợp giữa mô tả ở mức độ hành vi (behavioural) Verilog, sử dụng những gói (module) thiết kế Verilog đã được thiết kế sẵn, và việc gán hệ thống các bus và wire để liên kết các gói thiết kế này [Type text] Page 13 Giáo trình ngôn ngữ Verilog HDL thành một hệ thống hoàn chỉnh. Kĩ sư thiết kế cũng phải có trách nhiệm tạo ra dữ liệu để kiểm tra (testbench) xem thiết kế đúng chức năng hay chưa cũng như dùng để kiểm tra thiết kế sau khi tổng hợp. Việc kiểm tra thiết kế có thể thực hiện được bằng việc mô phỏng, chèn những kĩ thuật kiểm tra, kiểm tra thông thường hoặc kết hợp cả ba phương pháp trên.
Sau bước kiểm tra đánh giá thiết kế (bước này được gọi là kiểm tra tiền tổng hợp (presynthesis verification)), thiết kế sẽ được tiếp tục bằng việc tổng hợp để tạo ra phần cứng thực sự cho hệ thống thiết kế cuối cùng (ASIC, custom IC hay FPLD,…). Nếu hệ thống thiết kế là ASIC, thiết kế sẽ sẽ được sản xuất bởi nhà sản xuất khác; nếu là custom IC, thiết kế sẽ được sản xuất trực tiếp; nếu là FPLD, thiết kế sẽ được nạp lên thiết bị lập trình được.1 Luồng thiết kế ASIC Sau bước tổng hợp và trước khi phần cứng thực sự được tạo ra, một quá trình mô phỏng khác (hậu tổng hợp (postsynthesis)) phải được thực hiện. Việc mô phỏng này, ta có [Type text] Page 14 Giáo trình ngôn ngữ Verilog HDL thể sử dụng testbench tương tự testbench đã sử dụng trong mô phỏng tiền tổng hợp (presynthesis). Bằng phương pháp này, mô hình thiết kế ở mức độ hành vi và mô hình phần cứng của thiết kế được kiểm tra với cùng dữ liệu ngõ vào.
Sự khác nhau giữa mô phỏng tiền tổng hợp và hậu tổng hợp đó là mức độ chi tiết có thể đạt được từ mỗi loại mô phỏng. Những phần tiếp theo sẽ mô tả tỉ mỉ về mỗi khối trong Hình 1.1 Dẫn nhập thiết kế Bước đầu tiên trong thiết kế hệ thống số là bước dẫn nhập thiết kế. Trong bước này, thiết kế được mô tả bằng Verilog theo phong cách phân cấp từ cao xuống thấp (top- down). Một thiết kế hoàn chỉnh có thể bao gồm những linh kiện ở mức cổng hoặc mức transistor, những khối (module) phần cứng có chức năng phức tạp hơn được mô tả ở mức độ hành vi, hoặc những linh kiện được liệt kê bởi cấu trúc bus.
Do những thiết kế Verilog ở mức cao thường được mô tả ở mức độ mà tại đó, nó mô tả hệ thống những thanh ghi và sự truyền dữ liệu giữa những thanh ghi này thông qua hệ thống bus, vì vậy, việc mô tả hệ thống thiết kế ở mức độ này được xem như là mức độ truyền dữ liệu giữa các thanh ghi (RTL - Register Transfer Level). Một thiết kế hoàn chỉnh được mô tả như vậy sẽ tạo ra được phần cứng tương ứng thực sự rõ ràng. Những cấu trúc thiết kế Verilog ở mức độ RTL sử dụng những phát biểu qui trình (producedural statements), phép gán liên tục (continuous assignments), và những phát biểu gọi sử dụng các khối (module) đã xây dựng sẵn. Những phát biểu qui trình Verilog (procedural statements) được dùng để mô tả mức độ hành vi ở mức cao.
Một hệ thống hoặc một linh kiện được mô tả ở mức độ hành vi thì tương tự với việc mô tả trong ngôn ngữ phần mềm. Ví dụ, chúng ta có thể mô tả một linh kiện bằng việc kiểm tra điều kiện ngõ vào của nó, bật cờ hiệu, chờ cho đến khi có sự kiện nào đó xảy ra, quan sát những tín hiệu bắt tay và tạo ra ngõ ra. Mô tả hệ thống một cách qui trình như vậy, cấu trúc if-else, case của Verilog cũng như những ngôn ngữ phần mềm khác đều sử dụng như nhau. Những phép gán liên tục (continuous assignment) trong Verilog là những phép gán cho việc thể hiện chức năng những khối logic, những phép gán bus, hoặc mô tả việc kết nối giữa hệ thống bus và các chân ngõ vào, ngõ ra.
Kết hợp với những hàm Boolean và những biểu thức có điều kiện, những cấu trúc ngôn ngữ này có thể được dùng để mô tả những linh kiện và hệ thống theo những phép gán thanh ghi và bus của chúng. Những phát biểu gọi sử dụng khối Verilog đã được thiết kế sẵn (instantiantion statements) được dùng cho những linh kiện mức thấp trong một thiết kế ở mức độ cao [Type text] Page 15 Giáo trình ngôn ngữ Verilog HDL hơn. Thay vì mô tả ở mức độ hành vi, chức năng, hoặc bus của một hệ thống, chúng ta có thể mô tả một hệ thống bằng Verilog bằng cách kết nối những linh kiện ở mức độ thấp hơn. Những linh kiện này có thể nhỏ như là mức cổng hay transistor, hoặc có thể lớn như là một bộ vi xử lí hoàn chỉnh.2 Testbench trong Verilog Một hệ thống được thiết kế dùng Verilog phải được mô phỏng và kiểm tra xem thiết kế đã đúng chức năng hay chưa trước khi tạo ra phần cứng.
Trong quá trình này, những lỗi thiết kế và sự không tương thích giữa những linh kiện dùng trong thiết kế có thể được phát hiện. Việc chạy mô phỏng và ki ể m tra một thiết kế đòi hỏi phải tạo ra một dữ liệu ngõ vào kiểm tra và quá trình quan sát kết quả sau khi chạy mô phỏng, dữ liệu dùng để kiểm tra này được gọi là testbench. Một testbench sử dụng cấu trúc mức cao của Verilog để tạo ra dữ liệu kiểm tra, quan sát đáp ứng ngõ ra, và cả việc kết nối giữa những tín hiệu trong thiết kế. Bên trong testbench, hệ thống thiết kế cần chạy mô phỏng sẽ được gọi ra (instantiate) trong testbench.
Dữ liệu testbench cùng với hệ thống thiết kế sẽ tạo ra một mô hình mô phỏng mà sẽ được sử dụng bởi một công cụ mô phỏng Verilog.3 Đánh giá thiết kế Một nhiêm vụ quan trọng trong bất kì thiết kế số nào cũng cần đó là đánh giá thiết kế. Đánh giá thiết kế là quá trình mà người thiết kế sẽ kiểm tra thiết kế của họ có sai sót nào có thể xảy ra trong suốt quá trình thiết kế hay không. Một sai sót thiết kế có thể xảy ra do sự mô tả thiết kế mơ hồ, do sai sót của người thiết kế, hoặc sử dụng không đúng những khối trong thiết kế. Đánh giá thiết kế có thể thực hiện bằng mô phỏng, bằng việc chèn những kĩ thuật kiểm tra, hoặc kiểm tra thông thường.1 Mô phỏng Chạy mô phỏng dùng trong việc đánh giá thiết kế, được thực hiện trước khi thiết kế được tổng hợp.
Bước chạy mô phỏng này được hiểu như mô phỏng ở mức độ hành vi, mức độ RTL hay tiền tổng hợp. Ở mức độ RTL, một thiết kế bao gồm xung thời gian clock nhưng không bao gồm trì hoãn thời gian trên cổng và dây kết nối (wire). Chạy mô phỏng ở mức độ này sẽ chính xác theo xung clock. Thời gian của việc chạy mô phỏng ở mức độ RTL là theo tín hiệu xung clock, không quan tâm đến những vấn đề như: nguy hiểm tiềm ẩn có thể khiến thiết kế bị lỗi (hazards, glitch), hiện tượng chạy đua không kiểm soát giữa những tín hiệu (race conditions), những vi phạm về thời gian setup và hold của tín hiệu ngõ vào, và những vấn đề liên quan đến định thời khác.
Ưu điểm của việc mô phỏng này là tốc độ chạy mô phỏng nhanh so với chạy mô phỏng ở mức cổng hoặc mức transistor. [Type text] Page 16 Giáo trình ngôn ngữ Verilog HDL Chạy mô phỏng cho một thiết kế đòi hỏi dữ liệu kiểm tra. Thông thường trong môi trường mô phỏng Verilog sẽ cung cấp nhiều phương pháp khác nhau để đưa dữ liệu kiểm tra này vào thiết kế để kiểm tra.