Giáo Trình Ngôn Ngữ Mô Tả Phần Cứng Verilog: Phần 1

2012

115
0
0

Phí lưu trữ

30.000 VNĐ

Mục lục chi tiết

LỜI NÓI ĐẦU

1. CHƯƠNG 1: DẪN NHẬP THIẾT KẾ HỆ THỐNG SỐ VỚI VERILOG

1.1. Qui trình thiết kế số

1.2. Testbench trong Verilog

1.3. Đánh giá thiết kế

1.4. Biên dịch và tổng hợp thiết kế

2. CHƯƠNG 2: TỪ KHÓA TRONG MÔI TRƯỜNG MÔ TẢ THIẾT KẾ BỞI VERILOG

3. CHƯƠNG 3: CÁC LOẠI DỮ LIỆU TRONG THIẾT KẾ MẠCH BỞI VERILOG

4. CHƯƠNG 4: TOÁN TỬ VÀ BIỂU THỨC HỖ TRỢ BỞI VERILOG

5. CHƯƠNG 5: CẤU TRÚC THIẾT KẾ VÀ PHƯƠNG THỨC SỬ DỤNG THIẾT KẾ CON

6. CHƯƠNG 6: PHƯƠNG PHÁP THIẾT KẾ SỬ DỤNG MÔ HÌNH CẤU TRÚC

7. CHƯƠNG 7: PHƯƠNG THỨC THIẾT KẾ SỬ DỤNG MÔ HÌNH RTL VÀ MÔ HÌNH HÀNH VI

8. CHƯƠNG 8: PHƯƠNG PHÁP THIẾT KẾ VÀ SỬ DỤNG TÁC VỤ VÀ HÀM

9. CHƯƠNG 9: PHƯƠNG PHÁP KIỂM TRA CHỨC NĂNG CỦA THIẾT KẾ

Giáo trình ngôn ngữ mô tả phần cứng verilog phần 1

Bạn đang xem trước tài liệu:

Giáo trình ngôn ngữ mô tả phần cứng verilog phần 1